JPH1022817A - 論理回路及び半導体集積回路配列 - Google Patents

論理回路及び半導体集積回路配列

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JPH1022817A
JPH1022817A JP8171185A JP17118596A JPH1022817A JP H1022817 A JPH1022817 A JP H1022817A JP 8171185 A JP8171185 A JP 8171185A JP 17118596 A JP17118596 A JP 17118596A JP H1022817 A JPH1022817 A JP H1022817A
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transistor
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Abstract

(57)【要約】 【課題】 ジャンクション容量の影響による各入力に対
する出力の遅延時間を平均化でき、且つ、多入力の場合
にも容易に適用できるＮＡＮＤ回路及びＮＯＲ回路など
の論理回路を提供すること。 【解決手段】 本発明の提案する論理回路は、２以上の
入力信号を受けて論理動作を行う論理回路において、論
理部は、前記入力信号と同数のＭＯＳ型トランジスタが
直列に接続されてなるトランジスタ列を４列有してお
り、階層的なイメージに従い出力差を生じないように各
列に含まれるＭＯＳ型トランジスタのゲートが互いに接
続されて構成されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、複数の入力を有す
るＮＡＮＤ回路又はＮＯＲ回路などの回路において用い
られる複数のトランジスタが直列接続された回路に関
し、特に、該回路を半導体を用いて集積化するための半
導体集積回路配列に関する。
【０００２】
【従来の技術】ＭＯＳ型トランジスタで構成されたＮ入
力否定論理積（以下、ＮＡＮＤ）回路のように、ｎチャ
ネルＭＯＳ型トランジスタがＮ個直列に接続されてなる
論理部を備えた論理回路、及びｎ入力否定論理和（以
下、ＮＯＲ）回路のようにｐチャネルＭＯＳ型トランジ
スタがＮ個直列に接続されてなる論理部を備えた論理回
路においては、その入力の違いによる入力配線（ゲート
を含む）のアンバランス、並びに、出力に見える対ゲー
ト容量、ジャンクション容量、及び配線のアンバランス
等により夫々の出力間に時間差が生じないように設計す
ることが望まれている。
【０００３】この種の例としては、従来、特開昭６２−
２０２６１６号（以下、従来例）に開示されているもの
が挙げられる。
【０００４】従来例は、ＮＡＮＤ回路およびＮＯＲ回路
においてスイッチング動作をする論理部、ｎチャネルＭ
ＯＳ型トランジスタおよびがＮ個直列に接続されている
トランジスタ列をＮ個又はＮ！個並列接続して構成して
おり、更に、各列のｎチャネル又はｐチャネルＭＯＳ型
トランジスタのゲートが、サイクリックに接続されてい
る。
【０００５】このような構成を有する従来例のＮＡＮＤ
回路およびＮＯＲ回路は、Ｎ入力の夫々に対する出力間
の遅延時間の時間差をなくすことができる。
【０００６】
【発明が解決しようとする課題】しかしながら、上述し
た従来例においては、論理部に用いられる素子数が多く
面積が大きくなり、夫々を接続する配線の引き回しが複
雑になる。例えば、４又は５入力になると、論理部に用
いられるトランジスタの数は、４！又は５！と膨大な数
になってしまう。
【０００７】また、従来例においては、電気的な回路図
だけしか示されていないため、従来例に示された回路を
具体的に集積回路化した場合における問題点については
何等記述されていない。従って、従来例に示された回路
例をそのまま集積化した場合、素子数の増加に伴う面積
の拡大は避けることができない。
【０００８】ここで、面積の拡大は、そのままチップ面
積の増加に結び付き、チップ縮小化に支障をきたす。ま
た、素子数の増加に伴い、引き回される配線も長く複雑
になり、そこでのアンバランスもつきやすくなってしま
う。
【０００９】そこで、本発明の目的は、ジャンクション
容量の影響による各入力に対する出力の遅延時間を平均
化でき、且つ、多入力の場合にも容易に適用できるＮＡ
ＮＤ回路およびＮＯＲ回路などの論理回路を提供するこ
とにある。
【００１０】本発明の他の目的は集積回路を構成するの
に適した半導体集積回路配列を提供することにある。
【００１１】本発明の他の目的は、前記ＮＡＮＤ回路お
よびＮＯＲ回路などに適したレイアウトパターンを有す
る半導体集積回路配列を提供することにある。
【００１２】
【課題を解決するための手段】本発明は、上述の課題を
解決するために以下に示す手段を提供する。
【００１３】即ち、本発明によれば、２以上の入力信号
を受けて論理動作を行う論理回路において、論理部は、
前記入力信号と同数のＭＯＳ型トランジスタが直列に接
続されてなるトランジスタ列を４列有しており、出力差
を生じないように各列に含まれるＭＯＳ型トランジスタ
のゲートが互いに接続されていることを特徴とする論理
回路が得られる。
【００１４】また、本発明によれば、３以上の入力信号
を受けて論理動作を行う論理回路において、論理部は、
前記入力信号と同数のＭＯＳ型トランジスタが直列に接
続されてなるトランジスタ列を２列有しており、出力差
を生じないように各列に含まれるＭＯＳ型トランジスタ
のゲートが互いに接続されていることを特徴とする論理
回路が得られる。
【００１５】更に、本発明によれば、所定方向に長さを
備え且つ該長さ方向に直角な方向に幅を備え、前記長さ
方向の中央部に中央領域を有し且つ当該中央領域を挟む
両側に２つの端部領域を有する素子領域に対して、複数
のＭＯＳ型トランジスタを配列した半導体集積回路配列
において、前記中央領域上に前記幅方向において延在す
る第１の電極リードと、前記２つの端部領域上から夫々
引き出された第２のリードと、前記２つの端部領域上の
前記第１のリードと各第２のリードとの間の領域に、前
記第１の電極リードを挟んで対称的に、且つ、前記第１
の電極リードと前記幅方向において並行に延在する複数
のＭＯＳ型トランジスタ用のゲート電極リードとを備え
ており、前記第２のリードは、前記第１の電極リードと
重ならないように、互いに接続されて第２の電極リード
を構成していることを特徴とする半導体集積回路配列が
得られる。
【００１６】また、本発明によれば、同様の原理にて２
つの素子領域から構成された半導体集積回路配列が得ら
れる。
【００１７】更に、本発明のよれば、上記いずれかの半
導体集積回路配列において、電源に接続される電源端子
を有する電源供給部を更に備えており、前記第１及び第
２の電極リードの一方は、前記電源供給部に接続されて
おり、該第１及び第２の電極リードの一方と前記電源供
給部との接続点は、出力端子であり、前記第１及び第２
の電極リードの他方は、グラウンドに接続されるアース
端子であり、前記複数のゲート電極リードは、前記２つ
の端部領域において夫々一つずつを一対として接続され
ており、一の前記一対のゲート電極リードと出力端子と
の間に介挿されている前記ＭＯＳ型トランジスタの総数
は、他の前記一対のゲート電極リードと出力端子との間
に介挿されているＭＯＳ型トランジスタの総数と等しく
なる様に構成されていることを特徴とする半導体集積回
路配列が得られる。
【００１８】また、本発明によれば、上記いずれかの半
導体集積回路配列において、グラウンドに接続されるア
ース端子を有する接地制御部を更に備えており、前記第
１及び第２の電極リードの一方は、前記接地制御部に接
続されており、該第１及び第２の電極リードの一方と前
記接地制御部との接続点は、出力端子であり、前記第１
及び第２の電極リードの他方は、電源に接続される電源
端子であり、前記複数のゲート電極リードは、前記２つ
の端部領域において夫々一つずつを一対として接続され
ており、一の前記一対のゲート電極リードと出力端子と
の間に介挿されている前記ＭＯＳ型トランジスタの総数
は、他の前記一対のゲート電極リードと出力端子との間
に介挿されているＭＯＳ型トランジスタの総数と等しく
なる様に構成されていることを特徴とする半導体集積回
路配列が得られる。
【００１９】
【発明の実施の形態】以下に、本発明の論理回路及び半
導体集積回路配列に関して、様々な実施の形態を図面を
用いて説明する。
【００２０】ここで、本発明の論理回路とは、複数の入
力を有するＮＡＮＤ回路又はＮＯＲ回路などであり、入
力の数と同数のトランジスタが直列接続されてなるトラ
ンジスタ列を備える論理部に特徴を有するものである。
【００２１】（第１の実施の形態）以下に、本発明の第
１の実施の形態の論理回路について、図面を用いて説明
する。
【００２２】本発明の第１の実施の形態の論理回路は、
図１に示されるような構成を備えている。
【００２３】即ち、Ａ及びＢ入力の２つの入力と同数の
トランジスタが直列接続されてなるトランジスタ列が４
列並列に接続された論理部を備えている。
【００２４】この論理部は、２つの電源端子２及び３を
備えており、後述するように、該２つの電源端子２及び
３が、夫々、電源制御部や接地制御部、又は電源やグラ
ンドに接続されてＮＡＮＤ回路又はＮＯＲ回路の論理動
作を行うものである。
【００２５】以下に、図１を参照して、更に詳細に説明
する。
【００２６】尚、以下において、第１のトランジスタと
は、図１において最左のトランジスタ列のことを呼び、
また、最左のトランジスタ列から右にいくにしたがっ
て、第２のトランジスタ列から順に第ｎのトランジスタ
列と呼ぶことにする。
【００２７】また、図１において、各トランジスタ列を
構成するＭＯＳ型トランジスタの内で電源端子２に最も
近いものを第１のトランジスタと呼び、以下電源端子３
に近付くに従って第ｎのトランジスタと呼ぶ。
【００２８】第１のトランジスタ列の第１のＭＯＳ型ト
ランジスタのゲートには、入力Ａが入力されている。ま
た、第１のトランジスタ列の第１のＭＯＳ型トランジス
タのゲートは、第２のトランジスタ列の第２のＭＯＳ型
トランジスタのゲートに接続されている。
【００２９】更に、第２のトランジスタ列の第２のＭＯ
Ｓ型トランジスタのゲートは、第３のトランジスタ列の
第２のＭＯＳ型トランジスタのゲートに接続されてお
り、また、第３のトランジスタ列の第２のＭＯＳ型トラ
ンジスタのゲートは、第４のトランジスタ列の第１のＭ
ＯＳ型トランジスタのゲートに接続されている。
【００３０】同様にして、第１のトランジスタ列の第２
のＭＯＳ型トランジスタは、入力Ｂが入力されていると
共に、第２乃至第４のトランジスタ列の順に、第１のＭ
ＯＳ型トランジスタ、第１のＭＯＳ型トランジスタ、及
び第２のＭＯＳ型トランジスタの夫々のゲートに接続さ
れている。
【００３１】このようにして構成された論理部を有する
論理回路においては、各電源端子２又は３から数えて、
あるゲートが接続されたＭＯＳ型トランジスタとの間に
介挿されている他のＭＯＳ型トランジスタの総数は、他
のゲートが接続されたＭＯＳ型トランジスタとの間に介
挿されているたのＭＯＳ型トランジスタの総数と等し
い。即ち、各入力に関係する寄生容量が等しいため、各
入力に対する出力に差が生じない。
【００３２】次にこのような論理回路を半導体集積回路
として集積化する際のレイアウトである半導体集積回路
配列について、図２を用いて説明する。
【００３３】図２を参照すると、所定方向に長さ（図２
におけるｘ方向）を有し、且つ、該長さ方向に直角な方
向に幅（図２におけるｙ方向）を有する第１及び第２の
素子領域１１及び１２が幅方向に並べられた構成を備え
ている。
【００３４】また、第１及び第２の素子領域１１及び１
２の夫々は、長さ方向（図２におけるｘ方向）の中央部
に中央領域１１ａ及び１２ａを有し、且つ、中央領域１
１ａ及び１２ａを挟む両側に２つの端部領域１１ｂ及び
１２ｂを有している。
【００３５】この第１及び第２の素子領域１１及び１２
は、夫々中央領域１１ａ及び１２ａ上に幅方向（図２に
おけるｙ方向）に延びるように第１及び第２のリード２
１及び３１が設けられている。また、第１及び第２の素
子領域１１及び１２は、夫々２つの端部領域１１ｂ及び
１２ｂから各々引き出されて第１及び第２の素子領域１
１及び１２の夫々の長さ方向の両端を接続するように、
且つ、第１及び第２のリード２１及び３１と重ならない
ように第３及び第４のリード２２及び３２が設けられて
いる。
【００３６】更に、第１及び第２の素子領域１１及び１
２の夫々２つの端部領域１１ｂ及び１２ｂの各々には、
夫々第１及び第２のリード２１及び３１を挟んで対称的
に、所定の間隔をあけて幅方向に並行に延びるように複
数のゲート電極リード４１及び４２が設けられている。
【００３７】この複数のゲート電極リード４１及び４２
は、夫々前述した論理回路の入力数と同数である。即
ち、本実施の形態の論理回路は、２入力であるため、ゲ
ート電極リード４１及び４２は、第１及び第２の素子領
域１１及び１２の夫々の２つの端部領域１１ｂ及び１２
ｂ毎に夫々２本ずつ設けられている。また、複数のゲー
ト電極リード４１及び４２の夫々と、複数のゲート電極
リード４１及び４２の夫々の長さ方向における両端と
は、各々ＭＯＳ型トランジスタを形成している。このこ
とから理解されるように、第１及び第２の素子領域１１
及び１２において、複数のゲート電極リード４１及び４
２の夫々の長さ方向における両端は、ドレイン領域又は
ソース領域である。また、各々のＭＯＳ型トランジスタ
のドレイン領域及び／又はソース領域は、各々のＭＯＳ
型トランジスタと長さ方向において隣り合うＭＯＳ型ト
ランジスタのソース領域及び／又はドレイン領域と共用
されている。
【００３８】更に、第１の素子領域１１の各ゲート電極
リード４１は、夫々第２の素子領域１２の各ゲート電極
リード４２と接続されて、各々ゲート電極リード４を構
成している。ここで、各ゲート電極リード４は、互いに
重ならないように構成されている。
【００３９】また、第１の素子領域１１の第１のリード
２１は、第２の素子領域１２の第４のリード３２と、第
１の素子領域１１と第２の素子領域１２との間で接続さ
れて第１の電極リード２を構成している。
【００４０】更に、第１の素子領域１１の第３のリード
２２は、第２の素子領域１２の第２のリード３１と、第
１の電極リード２と重ならないように接続されて第２の
電極リード３を構成している。
【００４１】このような構成を有する半導体集積回路配
列においては、プロセスなどの条件により素子領域の右
側及び左側の各端部領域において、形状若しくは、注入
されるイオンの量の差により、各端部領域の容量に差が
ついてしまうといった予期せぬ場合においても、４つの
端部領域を有しているため、ある程度平滑化されてほぼ
一定の出力波形が得られることになる。
【００４２】また、設計通りに集積化された半導体集積
回路が熱源の存在によって異なる出力波形が得られると
いった問題も、同様に、４つの端部領域を有しているた
め、熱源の影響を分散することができることにより解消
されている。
【００４３】更に、このような４つのトランジスタ列が
並列接続されてなる論理部を集積化した半導体集積回路
を用いてＮＡＮＤ回路を構成するには、図３に示される
ように、電源に接続される電源端子ＶDDを有する電源制
御部５を４つのトランジスタ列が並列接続されてなる論
理部の一端（例えば、第１の電極リード２）に接続する
ようにして、また、２つのトランジスタ列が並列接続さ
れた回路の他端（例えば、第２の電極リード３）をグラ
ンドに接続するようにすればよい。
【００４４】その際、複数のゲート電極リード４は、第
１の素子領域１１の２つの端部領域１１ｂ（又は、第２
の素子領域１２の２つの端部領域１２ｂ）において夫々
一つずつを一対として接続する。また、任意の一対のゲ
ート電極リード４間に存在する他のゲート電極リード４
の総数は、他の一対のゲート電極リード４間に存在する
他のゲート電極リード４の総数と等しくなるように接続
する。
【００４５】即ち、任意の一対のゲート電極リード４と
出力端子（例えば、第１の電極リード２）との間に介挿
されているＭＯＳ型トランジスタの総数が、他の一対の
ゲート電極リード４と出力端子（例えば、第１の電極リ
ード２）との間に介挿されているＭＯＳ型トランジスタ
の総数とが、等しくなるように構成されている。
【００４６】また、このようにして接続された各一対の
ゲート電極リード４を、ＮＡＮＤ回路における各入力端
子とし、前述の４つのトランジスタ列が並列接続された
回路の一端（例えば、第１の電極リード２）と電源制御
部５との接続点をＮＡＮＤ回路における出力端子とす
る。
【００４７】このように構成されたＮＡＮＤ回路は、任
意の一対のゲート電極リード４と出力端子間に介挿され
ているＭＯＳ型トランジスタの総数が、他の一対のゲー
ト電極リード４と出力端子間に介挿されているＭＯＳ型
トランジスタの総数と等しくなるように構成されている
ため、任意の入力端子に入力された場合に出力に関与す
るＭＯＳ型トランジスタのジャンクション容量が等しく
なり、バランスのとれた遅延特性を有するＮＡＮＤ回路
が得られる。
【００４８】ここで、電源制御部５の一例としては、図
４に示される様に、各トランジスタ列のｎチャネルＭＯ
Ｓ型トランジスタの数、即ちＮＡＮＤ回路の入力数と同
数のｐチャネルＭＯＳ型トランジスタから構成されるも
のが挙げられる。各ｐチャネルＭＯＳ型トランジスタ
は、夫々のソースを互いに接続されて電源端子ＶDDとし
ている。また、各ｐチャネルＭＯＳ型トランジスタは、
夫々のドレインを互いに接続されて、更に、前述のトラ
ンジスタ列の一端（例えば、第１の電極リード２）に接
続されている。また、各ｐチャネルＭＯＳ型トランジス
タのゲートは、夫々ＮＡＮＤ回路の各入力となる各ゲー
ト電極リード４に接続されている。
【００４９】また、電源制御部５の他の例としては、図
５に示される様に、一つのデプレッションタイプのｎチ
ャネルＭＯＳ型トランジスタで構成されるものが挙げら
れる。このデプレッションタイプのｎチャネルＭＯＳ型
トランジスタは、ゲート及びソースを前述のトランジス
タ列の一端（例えば、第１の電極リード２）に接続さ
れ、ドレインを電源端子ＶDDとしている。尚、この場合
において、４つのトランジスタ列を構成している各ＭＯ
Ｓ型トランジスタは、全てエンハンスドタイプのｎチャ
ネルＭＯＳ型トランジスタであるとする。
【００５０】次に、本実施の形態の４つのトランジスタ
列が並列接続されてなる論理部を集積化した半導体集積
回路を用いてＮＯＲ回路を構成する場合について説明す
る。
【００５１】尚、４つのトランジスタ列を構成する各Ｍ
ＯＳ型トランジスタは、ｐチャネルＭＯＳ型トランジス
タである。
【００５２】本実施の形態の半導体集積回路配列で構成
された半導体集積回路を用いてＮＯＲ回路を構成するに
は、図６に示されるように、グウンドに接続されるアー
ス端子を有する接地制御部６を４つのトランジスタ列が
並列接続されてなる論理部の一端（例えば、第２の電極
リード３）に接続するようにして、また、論理部の他端
（例えば、第１の電極リード２）を電源に接続する電源
端子ＶDDとすればよい。
【００５３】また、４つのトランジスタ列が並列接続さ
れた回路の一端（例えば、第２の電極リード３）と接地
制御部６との接続点を出力端子とする。
【００５４】その際、複数のゲート電極リード４の接続
は、上述のＮＡＮＤ回路の場合の接続と同様とする。即
ち、ＮＯＲ回路は、任意の一対のゲート電極リード４と
出力端子間に介挿されているＭＯＳ型トランジスタの総
数が、他の一対のゲート電極リード４と出力端子間に介
挿されているＭＯＳ型トランジスタの総数と等しくなる
ように構成されている。
【００５５】ここで、接地制御部６の一例としては、図
７に示される様に、各トランジスタ列のｐチャネルＭＯ
Ｓ型トランジスタの数、即ちＮＯＲ回路の入力数と同数
のｎチャネルＭＯＳ型トランジスタから構成されるもの
が挙げられる。各ｎチャネルＭＯＳ型トランジスタは、
夫々のソースを互いに接続されてアース端子としてい
る。また、各ｎチャネルＭＯＳ型トランジスタは、夫々
のドレインを互いに接続されて、更に、前述のトランジ
スタ列の一端（例えば、第２の電極リード３）に接続さ
れている。また、各ｎチャネルＭＯＳ型トランジスタの
ゲートは、夫々ＮＯＲ回路の各入力となる各ゲート電極
リード４に接続されている。
【００５６】尚、以上説明してきた第１の実施の形態に
おいて、４つのトランジスタ列が並列接続されてなる論
理部をＮＡＮＤ回路又はＮＯＲ回路に適用する場合、第
１の電極リード２と第２の電極リード３とは、どちらを
出力端子としてもよいことは言うまでもないことであ
る。
【００５７】また、上記説明において、例として挙げた
電源供給部５及び接地制御部６は夫々一般的なものであ
るため、集積化のための配列は省略してあるが、該電源
供給部５及び接地制御部６の一般的な配列と本実施の形
態の回路配列（２つのトランジスタ列が並列接続されて
なる回路の配列）と組み合わせてＮＡＮＤ回路又はＮＯ
Ｒ回路を集積化することは、容易に可能である。
【００５８】次に、上述した論理部、即ち２入力の論理
部の回路構成に基づいて、多入力（Ｎ入力）の論理部の
回路を階層的なイメージで構成する方法を説明し、実際
に３入力、４入力、及び５入力の回路を例として挙げ、
図面を用いて説明する。
【００５９】まず、ここで言う階層的なイメージとは、
例えば、３入力の場合においては、１入力と２入力の組
み合わせとして考えるように、Ｎ入力を（Ｎ−ｎ）入力
とｎ入力とに分けて、一旦、（Ｎ−ｎ）入力の論理部と
ｎ入力の論理部とを構成し、図８に示されるように、夫
々をたすき掛けするようにしてＮ入力の論理部を構成す
ることをいう。
【００６０】寄生容量の総和といった観点からすると、
このような階層的なイメージに囚われることなく、前述
したように、任意の一対のゲート電極リード４と出力端
子間に介挿されているＭＯＳ型トランジスタの総数が、
他の一対のゲート電極リード４と出力端子間に介挿され
ているＭＯＳ型トランジスタの総数と等しくなるように
論理部を構成すれば良い。
【００６１】しかしながら、このような条件だけに基づ
いて回路を構成しようとすると、入力数が多くなるに従
って、回路構成が複雑になり、間違った接続をしてしま
う恐れもある。
【００６２】そこで、本実施の形態においては、このよ
うな階層的なイメージに基づいて、論理部の回路構成を
することを推奨する。
【００６３】以下に、３入力乃至５入力の論理部につい
て、図９乃至図１１を用いて順次説明していく。
【００６４】まず、３入力の論理部は、図９に示される
ように、２入力の論理部と１入力の論理部とをたすき掛
けして構成されている。尚、図９においては、図８にお
けるαを２入力、βを１入力として描かれてあるが、逆
であっても変わらないことは言うまでもない。
【００６５】次に、４入力の論理部は、図１０に示され
るように、２つの２入力の論理部をたすき掛けして構成
されている。ここで、１入力の論理部と３入力の論理部
とをたすき掛けして構成しても良いことは言うまでもな
い。
【００６６】同様に、５入力の論理部は、図１１に示さ
れるように、１入力の論理部と４入力の論理部とをたす
き掛けして構成さている。尚、２入力の論理部と３入力
の論理部との組み合わせとして構成しても良いことは言
うまでもない。
【００６７】次に、このようにして構成された多入力の
論理部をレイアウトする場合の半導体集積回路配列を、
３入力の場合を例にとり説明する。
【００６８】図１２を参照すると、３入力の論理部を集
積化する際の半導体集積回路配列の一例が示されてい
る。前述の図２に示される２入力の論理部に関する半導
体集積回路配列と比較すると、容易に理解されるよう
に、ゲート電極リード４の数だけが異なっている。
【００６９】即ち、本実施の形態において説明した半導
体集積回路配列は、Ｎ入力の論理部を集積化する際に対
応しているものであり、単に入力と同数ずつのゲート電
極リード４を第１及び第２の素子領域１１及び１２の２
つの端部領域１１ｂ及び１２ｂに設ければ良いことが理
解される。
【００７０】また、各ゲート電極リード４は、４つの端
部領域１１ｂ及び１２ｂのいずれか一つを論理部の第１
乃至第４のトランジスタ列のいずれかに対応させて考え
ると理解しやすい。
【００７１】（第２の実施の形態）以下に、本発明の第
２の実施の形態について図面を用いて説明する。
【００７２】第２の実施の形態の論理回路は、図１３に
示されるように２つのトランジスタ列を有する論理部を
備えている。
【００７３】更に詳しくは、論理部は、Ａ〜Ｅ入力に夫
々対応した５つのＭＯＳ型トランジスタが直列に接続さ
れてなるトランジスタ列を２列並列に接続して構成され
ている。また、第１のトランジスタ列における第１のＭ
ＯＳ型トランジスタのゲートは、第２のトランジスタ列
における電源端子３から数えて１番目のＭＯＳ型トラン
ジスタのゲートと接続されている。同様に、第１のトラ
ンジスタ列における第２のＭＯＳ型トランジスタのゲー
トは、第２のトランジスタ列における電源端子３から数
えて２番目のＭＯＳ型トランジスタのゲートと接続され
ている。このようにして第１のトランジスタ列における
第ｎのＭＯＳ型トランジスタのゲートは、第２のトラン
ジスタ列における電源端子３から数えてｎ番目のＭＯＳ
型トランジスタのゲートと接続されている。
【００７４】次に、このような構成の論理部を集積化す
る際の半導体集積回路配列の例を２つ説明する。
【００７５】一方の例は、図１４に示されるような構成
を備えている。
【００７６】即ち、所定方向に長さ（図１４におけるｘ
方向）を有し、且つ、該長さ方向に直角な方向に幅（図
１４におけるｙ方向）を有する素子領域１を備えてい
る。
【００７７】また、素子領域１は長さ方向（図１４にお
けるｘ方向）の中央部に中央領域１ａを有し、且つ、中
央領域１ａを挟む両側に２つの端部領域１ｂを有してい
る。
【００７８】この素子領域１の中央領域１ａ上には幅方
向（図１４におけるｙ方向）に延びるように第１の電極
リード２が設けられている。また、素子領域１の２つの
端部領域１ｂから夫々引き出された第１及び第２のリー
ド３ａ及び３ｂが設けられている。更に、第１及び第２
のリード３ａ及び３ｂは、第１の電極リード２と重なら
ない様に互いに接続されて第２の電極リード３を構成し
ている。
【００７９】更に、２つの端部領域上の第１の電極リー
ド２と第１及び第２のリード３ａ及び３ｂとの間の夫々
の領域には、第１の電極リード２を挟んで対称的に、所
定の間隔をあけて幅方向に並行に延びるように複数のゲ
ート電極リード４が設けられている。
【００８０】この複数のゲート電極リード４は、前述し
た論理回路の入力数と同数である。また、複数のゲート
電極リード４の夫々と、複数のゲート電極リード４の夫
々の長さ方向における両端とは、各々ＭＯＳ型トランジ
スタを形成している。このことから理解されるように、
素子領域１において、複数のゲート電極リード４の夫々
の長さ方向における両端は、ドレイン領域又はソース領
域である。また、各々のＭＯＳ型トランジスタのドレイ
ン領域及び／又はソース領域は、各々のＭＯＳ型トラン
ジスタと長さ方向において隣り合うＭＯＳ型トランジス
タのソース領域及び／又はドレイン領域と共用されてい
る。
【００８１】もう一方の例は、図１５に示されるような
構成を備えている。
【００８２】即ち、所定方向に長さ（図１５におけるｘ
方向）を有し、且つ、該長さ方向に垂直な方向に幅（図
１５におけるｙ方向）を有する第１及び第２の素子領域
１３及び１４を幅方向に並べた構成を備えている。
【００８３】また、第１及び第２の素子領域１３及び１
４は、夫々、長さ方向の両端部に２つの最端部領域１３
ｃ及び１４ｃを有している。
【００８４】第１の素子領域１３の最端部領域１３ｃの
一方から引き出された第１のリード２３と、長さ方向に
おいて第１のリード２３と反対側に位置する第２の素子
領域１４の最端部領域１４ｃの一方から引き出された第
２のリード２４とを、第１の素子領域１３と第２の素子
領域１４との間で電気的に接続するようにして構成され
た第１の電極リード２が設けられている。
【００８５】更に、第１の素子領域１３の最端部領域１
３ｃの他方から引き出された第３のリード３３と、第２
の素子領域１４の最端部領域１４ｃの他方から引き出さ
れた第４のリード３４とを、第１の電極リード２と重な
らないように電気的に接続する第２の電極リード３が設
けられている。
【００８６】また、第１及び第２の素子領域１３及び１
４上の夫々２つの最端部領域１３ｃ及び１４ｃで挟まれ
た各々の領域には、所定の間隔をあけて幅方向に並行に
延びるように複数のゲート電極リード４４及び４５が設
けられている。
【００８７】この複数のゲート電極リード４４及び４５
は、夫々、前述した論理回路の入力数と同数である。ま
た、複数のゲート電極リード４４及び４５の夫々と、複
数のゲート電極リード４４及び４５の夫々の長さ方向に
おける両端とは、各々ＭＯＳ型トランジスタを形成して
いる。このことから理解されるように、第１及び第２の
素子領域１３及び１４において、複数のゲート電極リー
ド４４及び４５の夫々の長さ方向における両端は、ドレ
イン領域又はソース領域である。また、各々のＭＯＳ型
トランジスタのドレイン領域及び／又はソース領域は、
各々のＭＯＳ型トランジスタと長さ方向において隣り合
うＭＯＳ型トランジスタのソース領域及び／又はドレイ
ン領域と共用されている。
【００８８】更に、第１の素子領域１３の各ゲート電極
リード４４は、夫々第２の素子領域１４の各ゲート電極
リード４５と接続されて、ゲート電極リード４を構成し
ている。ここで、各ゲート電極リード４は、互いに重な
らないように構成されている。
【００８９】このような半導体集積回路配列で構成され
た論理部を有する論理回路は、素子数は少ないものの、
第１の実施の形態において説明したような半導体集積回
路特有の問題の影響を受けやすい。
【００９０】その他、各入力に対する出力差をなくす原
理や、ＮＡＮＤ回路及びＮＯＲ回路の構成等に関しては
第１の実施の形態と同様である。
【００９１】尚、本実施の形態は、５入力の場合のみに
ついて説明するが、例えば３入力や４入力等、他の多入
力の場合に関しても有効なのは言うまでもない。
【００９２】
【発明の効果】以上説明してきた様に、本発明によれ
ば、ジャンクション容量の影響による各入力に対する出
力の遅延時間を平均化でき、且つ、多入力の場合にも容
易に適用できるＮＡＮＤ回路及びＮＯＲ回路などの論理
回路を得ることができる。
【００９３】また、本発明によれば、該論理回路を集積
化するのに適した半導体集積回路配列を得ることができ
る。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の４つのトランジス
タ列が並列接続されてなる論理部を示す回路図である。
【図２】図１に示される回路を集積化する際の配列を示
す図である。
【図３】本発明の第１の実施の形態の論理部をＮＡＮＤ
回路に適用した回路を示す回路図である。
【図４】図３における電源制御部の一例を示す回路図で
ある。
【図５】図３における電源制御部の他の例を示す回路図
である。
【図６】本発明の第１の実施の形態の論理部をＮＯＲ回
路に適用した回路を示す回路図である。
【図７】図６における接地制御部の一例を示す回路図で
ある。
【図８】多入力の論理部の構成の際に利用する階層的な
イメージを示す図である。
【図９】図８に示される階層的なイメージを利用して構
成した３入力の論理部を示す図である。
【図１０】図８に示される階層的なイメージを利用して
構成した４入力の論理部を示す図である。
【図１１】図８に示される階層的なイメージを利用して
構成した５入力の論理部を示す図である。
【図１２】図９に示される回路を集積化する際の配列を
示す図である。
【図１３】本発明の第２の実施の形態の論理部を示す回
路図である。
【図１４】図１３に示される回路を集積化する際の配列
を示す図である。
【図１５】図１３に示される回路を集積化する際の他の
配列を示す図である。
【符号の説明】 １ 素子領域 １ａ 中央領域 １ｂ 端部領域 ２ 第１の電極リード（電源端子） ３ 第２の電極リード（電源端子） ４ ゲート電極リード ５ 電源制御部 ＶDD 電源端子 ６ 接地制御部 １１ 第１の素子領域 １１ａ 中央領域 １１ｂ 端部領域 １２ 第２の素子領域 １２ａ 中央領域 １２ｂ 端部領域 ２１ 第１のリード ３１ 第２のリード ２２ 第３のリード ３２ 第４のリード ４１ ゲート電極リード ４２ ゲート電極リード １３ 第１の素子領域 １３ｃ 最端部領域 １４ 第２の素子領域 １４ｃ 最端部領域 ２３ 第１のリード ２４ 第２のリード ３３ 第３のリード ３４ 第４のリード

Claims (28)

    【特許請求の範囲】
  1. 【請求項１】 ２以上の入力端子を備えており、夫々の
    入力端子へ入力された入力信号を受けて、当該入力信号
    に従い論理動作を行い、該論理動作の結果を出力信号と
    して出力する論理回路であって、 ２つの電源端子間に接続されて前記論理動作を行う論理
    部を備える論理回路において、 前記論理部は、前記２つの電源端子間に接続された第１
    乃至第４のトランジスタ列を備えており、 前記第１乃至第４のトランジスタ列は、夫々、前記入力
    端子と同数のＭＯＳ型トランジスタが直列に接続されて
    構成されており、 前記第１のトランジスタ列に含まれる一つの前記ＭＯＳ
    型トランジスタのゲートと、前記第２乃至第４の夫々の
    トランジスタ列の内に含まれる一つの前記ＭＯＳ型トラ
    ンジスタのゲートとが接続されており、 第１の総数と第２の総数とが等しくなるように構成され
    ており、 前記第１の総数は、前記第１のトランジスタ列に含まれ
    る第１のＭＯＳ型トランジスタと前記２つの電源端子の
    内の一方の電源端子との間に介挿されているＭＯＳ型ト
    ランジスタの数と、前記第２乃至第４の夫々のトランジ
    スタ列に含まれるＭＯＳ型トランジスタであって該第１
    のＭＯＳ型トランジスタのゲートと夫々ゲートが接続さ
    れた第２乃至第４のＭＯＳ型トランジスタと前記一方の
    電源端子との間に夫々介挿されているＭＯＳ型トランジ
    スタの数との和であり、 前記第２の総数は、前記第１のトランジスタ列に含まれ
    る第１のＭＯＳ型トランジスタとは別のＭＯＳ型トラン
    ジスタである第５のＭＯＳ型トランジスタと前記一方の
    電源端子との間に介挿されているＭＯＳ型トランジスタ
    の数と、前記第２乃至第４の夫々トランジスタ列に含ま
    れるＭＯＳ型トランジスタであって該第５のＭＯＳ型ト
    ランジスタのゲートと夫々ゲートが接続された第６乃至
    第８のＭＯＳ型トランジスタと前記一方の電源端子との
    間に夫々介挿されているＭＯＳ型トランジスタの数との
    和であることを特徴とする論理回路。
  2. 【請求項２】 ３以上の入力端子を備えており、夫々の
    入力端子へ入力された入力信号を受けて、当該入力信号
    に従い論理動作を行い、該論理動作の結果を出力信号と
    して出力する論理回路であって、 ２つの電源端子間に接続されて前記論理動作を行う論理
    部を備える論理回路において、 前記論理部は、前記２つの電源端子間に接続された第１
    及び第２のトランジスタ列を備えており、 前記第１及び第２のトランジスタ列は、夫々、前記入力
    端子と同数のＭＯＳ型トランジスタが直列に接続されて
    構成されており、 前記第１のトランジスタ列に含まれる一つの前記ＭＯＳ
    型トランジスタのゲートと、前記第２のトランジスタ列
    の内に含まれる一つの前記ＭＯＳ型トランジスタのゲー
    トとが接続されており、 第１の総数と第２の総数とが等しくなるように構成され
    ており、 前記第１の総数は、前記第１のトランジスタ列に含まれ
    る第１のＭＯＳ型トランジスタと前記２つの電源端子の
    内の一方の電源端子との間に介挿されているＭＯＳ型ト
    ランジスタの数と、前記第２のトランジスタ列に含まれ
    るＭＯＳ型トランジスタであって該第１のＭＯＳ型トラ
    ンジスタのゲートとゲートが接続された第２のＭＯＳ型
    トランジスタと前記一方の電源端子との間に介挿されて
    いるＭＯＳ型トランジスタの数との和であり、 前記第２の総数は、前記第１のトランジスタ列に含まれ
    る第１のＭＯＳ型トランジスタとは別のＭＯＳ型トラン
    ジスタである第３のＭＯＳ型トランジスタと前記一方の
    電源端子との間に介挿されているＭＯＳ型トランジスタ
    の数と、前記第２のトランジスタ列に含まれるＭＯＳ型
    トランジスタであって該第３のＭＯＳ型トランジスタの
    ゲートとゲートが接続された第４のＭＯＳ型トランジス
    タと前記一方の電源端子との間に介挿されているＭＯＳ
    型トランジスタの数との和であることを特徴とする論理
    回路。
  3. 【請求項３】 所定方向に長さを備え且つ該長さ方向に
    直角な方向に幅を備え、前記長さ方向の中央部に中央領
    域を有し且つ当該中央領域を挟む両側に２つの端部領域
    を有する素子領域に対して、複数のＭＯＳ型トランジス
    タを配列した半導体集積回路配列において、 前記中央領域上に前記幅方向において延在する第１のリ
    ードと、 前記２つの端部領域上から夫々引き出された第２のリー
    ドと、 前記２つの端部領域上の前記第１のリードと各第２のリ
    ードとの間の領域に、前記第１のリードを挟んで対称的
    に、且つ、前記第１のリードと前記幅方向において並行
    に延在する複数のＭＯＳ型トランジスタ用のゲート電極
    リードとを備えていることを特徴とする半導体集積回路
    配列。
  4. 【請求項４】 請求項３に記載の半導体集積回路配列に
    おいて、 前記素子領域は、前記各ＭＯＳ型トランジスタのドレイ
    ン領域及びソース領域を形成する複数の拡散領域を備え
    ており、 前記第１のリードの両側に位置する少なくとも２つの前
    記ＭＯＳ型トランジスタは、前記拡散領域の一つを共用
    していることを特徴とする半導体集積回路配列。
  5. 【請求項５】 請求項３に記載の半導体集積回路配列に
    おいて、 互いに隣接した前記ゲート電極を有する前記ＭＯＳ型ト
    ランジスタは、前記拡散領域を共用するように構成され
    ていることを特徴とする半導体集積回路配列。
  6. 【請求項６】 請求項３に記載の半導体集積回路配列に
    おいて、 前記第１のリードは、第１の電極リードであり、 前記第２のリードは、前記第１の電極リードと重ならな
    いように、互いに接続されて第２の電極リードを構成し
    ていることを特徴とする半導体集積回路配列。
  7. 【請求項７】 請求項６に記載の半導体集積回路配列に
    おいて、 電源に接続される電源端子を有する電源供給部を更に備
    えており、 前記第１及び第２の電極リードの一方は、前記電源供給
    部に接続されており、 該第１及び第２の電極リードの一方と前記電源供給部と
    の接続点は、出力端子であり、 前記第１及び第２の電極リードの他方は、グラウンドに
    接続されるアース端子であり、 前記複数のゲート電極リードは、前記２つの端部領域に
    おいて夫々一つずつを一対として接続されており、 一の前記一対のゲート電極リードと出力端子との間に介
    挿されている前記ＭＯＳ型トランジスタの総数は、他の
    前記一対のゲート電極リードと出力端子との間に介挿さ
    れているＭＯＳ型トランジスタの総数と等しくなる様に
    構成されていることを特徴とする半導体集積回路配列。
  8. 【請求項８】 請求項７に記載の半導体集積回路配列に
    おいて、 前記ＭＯＳ型トランジスタは、全てｎチャネルＭＯＳ型
    トランジスタであり、 前記電源供給部は、前記各端部領域に存在する前記ゲー
    ト電極リードの数と同数のｐチャネルＭＯＳ型トランジ
    スタで構成されており、 前記各ｐチャネルＭＯＳ型トランジスタは、夫々のソー
    スを互いに接続されて前記電源端子としており、 前記各ｐチャネルＭＯＳ型トランジスタは、夫々のドレ
    インを互いに接続されて、且つ、前記第１及び第２の電
    極リードの一方と接続されており、 前記各ｐチャネルＭＯＳ型トランジスタのゲートは、夫
    々、前記一対のゲート電極リードに接続されていること
    を特徴とする半導体集積回路配列。
  9. 【請求項９】 請求項７に記載の半導体集積回路配列に
    おいて、 前記ＭＯＳ型トランジスタは、全てエンハンスドタイプ
    のｎチャネルＭＯＳ型トランジスタであり、 前記電源供給部は、一つのデプレッションタイプのｎチ
    ャネルＭＯＳ型トランジスタで構成されており、 該デプレッションタイプのｎチャネルＭＯＳ型トランジ
    スタのゲート及びソースは、前記第１及び第２の電極リ
    ードの一方と接続されており、 前記デプレッションタイプのｎチャネルＭＯＳ型トラン
    ジスタのドレインは、前記電源端子であることを特徴と
    する半導体集積回路配列。
  10. 【請求項１０】 請求項６に記載の半導体集積回路配列
    において、 グラウンドに接続されるアース端子を有する接地制御部
    を更に備えており、 前記第１及び第２の電極リードの一方は、前記接地制御
    部に接続されており、 該第１及び第２の電極リードの一方と前記接地制御部と
    の接続点は、出力端子であり、 前記第１及び第２の電極リードの他方は、電源に接続さ
    れる電源端子であり、 前記複数のゲート電極リードは、前記２つの端部領域に
    おいて夫々一つずつを一対として接続されており、 一の前記一対のゲート電極リードと出力端子との間に介
    挿されている前記ＭＯＳ型トランジスタの総数は、他の
    前記一対のゲート電極リードと出力端子との間に介挿さ
    れているＭＯＳ型トランジスタの総数と等しくなる様に
    構成されていることを特徴とする半導体集積回路配列。
  11. 【請求項１１】 請求項１０に記載の半導体集積回路配
    列において、 前記ＭＯＳ型トランジスタは、全てｐチャネルＭＯＳ型
    トランジスタであり、 前記接地制御部は、前記各端部領域に存在する前記ゲー
    ト電極リードの数と同数のｎチャネルＭＯＳ型トランジ
    スタで構成されており、 前記各ｎチャネルＭＯＳ型トランジスタは、夫々のソー
    スを互いに接続されて前記アース端子としており、 前記各ｎチャネルＭＯＳ型トランジスタは、夫々のドレ
    インを互いに接続されて、且つ、前記第１及び第２の電
    極リードの一方と接続されており、 前記各ｎチャネルＭＯＳ型トランジスタのゲートは、夫
    々、前記一対のゲート電極リードに接続されていること
    を特徴とする半導体集積回路配列。
  12. 【請求項１２】 請求項３に記載の半導体集積回路配列
    であって、 前記長さ方向に長さを備え且つ該長さ方向に直角な方向
    に幅を備え、前記長さ方向の中央部に中央領域を有し、
    当該中央領域を挟む両側に２つの端部領域を有する付加
    的な素子領域である付加的素子領域を更に備え、該付加
    的素子領域に対して、前記複数と同数の付加的ＭＯＳ型
    トランジスタを更に配列した半導体集積回路配列におい
    て、 前記付加的素子領域の中央領域上に前記幅方向において
    延在する第１の付加的リードと、 前記付加的素子領域の２つの端部領域から引き出された
    第２の付加的リードと、 前記付加的素子領域の前記２つの端部領域上の前記第１
    の付加的リードと第２の付加的リードとの間の領域に、
    前記第１の付加的リードを挟んで対称的に、且つ、前記
    第１の付加的リードと前記幅方向において並行に延在す
    る前記複数と同数のＭＯＳ型トランジスタ用の付加的ゲ
    ート電極リードとを備えていることを特徴とする半導体
    集積回路配列。
  13. 【請求項１３】 請求項１２に記載の半導体集積回路配
    列において、 前記付加的素子領域は、前記各付加的ＭＯＳ型トランジ
    スタのドレイン領域及びソース領域を形成する複数の付
    加的拡散領域によって構成され、 前記第１の付加的リードの両側に位置する少なくとも２
    つの前記付加的ＭＯＳ型トランジスタは、前記付加的拡
    散領域の一つを共用しており、 互いに隣接した前記付加的ゲート電極リードを有する前
    記付加的ＭＯＳ型トランジスタは、前記付加的拡散領域
    を共用するように構成されていることを特徴とする半導
    体集積回路配列。
  14. 【請求項１４】 請求項１２に記載の半導体集積回路配
    列において、 前記第１のリードと前記第２の付加的リードの夫々と
    を、前記素子領域と前記付加的素子領域との間で接続す
    るようにして構成された第１の電極リードと、 前記第２のリードの夫々と前記第１の付加的リードと
    を、前記第１の電極リードと重ならないように接続して
    構成された第２の電極リードとを備えることを特徴とす
    る半導体集積回路配列。
  15. 【請求項１５】 請求項１４に記載の半導体集積回路配
    列において、 前記素子領域の各ゲート電極リードと、夫々対応する前
    記付加的素子領域の各ゲート電極リードとは、各々連続
    して形成されたゲート電極リード線であり、 各ゲート電極リード線は、互いに重ならない様に構成さ
    れていることを特徴とする半導体集積回路配列。
  16. 【請求項１６】 請求項１５に記載の半導体集積回路配
    列において、 電源に接続される電源端子を有する電源供給部を更に備
    えており、 前記第１及び第２の電極リードの一方は、前記電源供給
    部に接続されており、 該第１及び第２の電極リードの一方と前記電源供給部と
    の接続点は、出力端子であり、 前記第１及び第２の電極リードの他方は、グラウンドに
    接続されるアース端子であり、 前記複数のゲート電極リード線は、前記素子領域の前記
    ２つの端部領域において夫々一つずつを一対として接続
    されており、 一の前記一対のゲート電極リード線と出力端子との間に
    介挿されている前記ＭＯＳ型トランジスタの総数は、他
    の前記一対のゲート電極リード線と出力端子との間に介
    挿されているＭＯＳ型トランジスタの総数と等しくなる
    様に構成されていることを特徴とする半導体集積回路配
    列。
  17. 【請求項１７】 請求項１６に記載の半導体集積回路配
    列において、 前記ＭＯＳ型トランジスタは、全てｎチャネルＭＯＳ型
    トランジスタであり、 前記電源供給部は、前記素子領域の前記各端部領域に存
    在する前記ゲート電極リード線の数と同数のｐチャネル
    ＭＯＳ型トランジスタで構成されており、 前記各ｐチャネルＭＯＳ型トランジスタは、夫々のソー
    スを互いに接続されて前記電源端子としており、 前記各ｐチャネルＭＯＳ型トランジスタは、夫々のドレ
    インを互いに接続されて、且つ、前記第１及び第２の電
    極リードの一方と接続されており、 前記各ｐチャネルＭＯＳ型トランジスタのゲートは、夫
    々、前記一対のゲート電極リード線に接続されているこ
    とを特徴とする半導体集積回路配列。
  18. 【請求項１８】 請求項１７に記載の半導体集積回路配
    列において、 前記ＭＯＳ型トランジスタは、全てエンハンスドタイプ
    のｎチャネルＭＯＳ型トランジスタであり、 前記電源供給部は、一つのデプレッションタイプのｎチ
    ャネルＭＯＳ型トランジスタで構成されており、 該デプレッションタイプのｎチャネルＭＯＳ型トランジ
    スタのゲート及びソースは、前記第１及び第２の電極リ
    ードの一方と接続されており、 前記デプレッションタイプのｎチャネルＭＯＳ型トラン
    ジスタのドレインは、前記電源端子であることを特徴と
    する半導体集積回路配列。
  19. 【請求項１９】 請求項１５に記載の半導体集積回路配
    列において、 グラウンドに接続されるアース端子を有する接地制御部
    を更に備えており、 前記第１及び第２の電極リードの一方は、前記接地制御
    部に接続されており、 該第１及び第２の電極リードの一方と前記接地制御部と
    の接続点は、出力端子であり、 前記第１及び第２の電極リードの他方は、電源に接続さ
    れる電源端子であり、 前記複数のゲート電極リード線は、前記２つの端部領域
    において夫々一つずつを一対として接続されており、 一の前記一対のゲート電極リード線と出力端子との間に
    介挿されている前記ＭＯＳ型トランジスタの総数は、他
    の前記一対のゲート電極リード線と出力端子との間に介
    挿されているＭＯＳ型トランジスタの総数と等しくなる
    様に構成されていることを特徴とする半導体集積回路配
    列。
  20. 【請求項２０】 請求項１９に記載の半導体集積回路配
    列において、 前記ＭＯＳ型トランジスタは、全てｐチャネルＭＯＳ型
    トランジスタであり、 前記接地制御部は、前記素子領域の前記各端部領域に存
    在する前記ゲート電極リード線の数と同数のｎチャネル
    ＭＯＳ型トランジスタで構成されており、 前記各ｎチャネルＭＯＳ型トランジスタは、夫々のソー
    スを互いに接続されて前記アース端子としており、 前記各ｎチャネルＭＯＳ型トランジスタは、夫々のドレ
    インを互いに接続されて、且つ、前記第１及び第２の電
    極リードの一方と接続されており、 前記各ｎチャネルＭＯＳ型トランジスタのゲートは、夫
    々、前記一対のゲート電極リード線に接続されているこ
    とを特徴とする半導体集積回路配列。
  21. 【請求項２１】 所定方向に長さを備え且つ該長さ方向
    に直角な方向に幅を備え、前記長さ方向の両端部に２つ
    の最端部領域を有する第１及び第２の素子領域に対し
    て、夫々所定数のＭＯＳ型トランジスタを配列した半導
    体集積回路配列において、 前記第１及び第２の素子領域は、前記幅方向に並べられ
    ており、 前記第１の素子領域の前記最端部領域の一方から引き出
    された第１のリードと、前記長さ方向において前記第１
    のリードと反対側に位置する前記第２の素子領域の前記
    最端部領域の一方から引き出された第２のリードとを、
    前記第１の素子領域と第２の素子領域との間で電気的に
    接続するように配された第１の電極リードと、 前記第１の素子領域の前記最端部領域の他方から引き出
    された第３のリードと、前記第２の素子領域の前記最端
    部領域の他方から引き出された第４のリードとを、前記
    第１の電極リードと重ならないように電気的に接続する
    第２の電極リードと、 前記第１及び第２の各素子領域上において、夫々２つの
    前記最端部領域間に、所定の間隔をあけて前記幅方向に
    並行に延在する前記各ＭＯＳ型トランジスタ用のゲート
    電極リードを備えており、 前記第１の素子領域上に設けられた前記各ＭＯＳ型トラ
    ンジスタ用のゲート電極リードは、夫々前記第２の素子
    領域上に設けられた前記各ＭＯＳ型トランジスタ用のゲ
    ート電極リードの一つと電気的に接続されて、夫々ゲー
    ト電極リード線を構成しており、 前記各ゲート電極リード線の夫々は、互いに重ならない
    様に構成されていることを特徴とする半導体集積回路配
    列。
  22. 【請求項２２】 請求項２１に記載の半導体集積回路配
    列において、 電源に接続される電源端子を有する電源供給部を更に備
    えており、 前記第１及び第２の電極リードの一方は、前記電源供給
    部に接続されており、 該第１及び第２の電極リードの一方と前記電源供給部と
    の接続点は、出力端子であり、 前記第１及び第２の電極リードの他方は、グラウンドに
    接続されるアース端子であり、 前記複数のゲート電極リード線の内の一つと前記出力端
    子との間に介挿されている前記ＭＯＳ型トランジスタの
    総数は、前記複数のゲート電極リード線の内の他の一つ
    と前記出力端子との間に介挿されているＭＯＳ型トラン
    ジスタの総数と等しくなる様に構成されていることを特
    徴とする半導体集積回路配列。
  23. 【請求項２３】 請求項２２に記載の半導体集積回路配
    列において、 前記ＭＯＳ型トランジスタは、全てｎチャネルＭＯＳ型
    トランジスタであり、 前記電源供給部は、前記素子領域に存在する前記ゲート
    電極リード線の数と同数のｐチャネルＭＯＳ型トランジ
    スタで構成されており、 前記各ｐチャネルＭＯＳ型トランジスタは、夫々のソー
    スを互いに接続されて前記電源端子としており、 前記各ｐチャネルＭＯＳ型トランジスタは、夫々のドレ
    インを互いに接続されて、且つ、前記第１及び第２の電
    極リードの一方と接続されており、 前記各ｐチャネルＭＯＳ型トランジスタのゲートは、夫
    々、前記各ゲート電極リード線に接続されていることを
    特徴とする半導体集積回路配列。
  24. 【請求項２４】 請求項２２に記載の半導体集積回路配
    列において、 前記ＭＯＳ型トランジスタは、全てエンハンスドタイプ
    のｎチャネルＭＯＳ型トランジスタであり、 前記電源供給部は、一つのデプレッションタイプのｎチ
    ャネルＭＯＳ型トランジスタで構成されており、 該デプレッションタイプのｎチャネルＭＯＳ型トランジ
    スタのゲート及びソースは、前記第１及び第２の電極リ
    ードの一方と接続されており、 前記デプレッションタイプのｎチャネルＭＯＳ型トラン
    ジスタのドレインは、前記電源端子であることを特徴と
    する半導体集積回路配列。
  25. 【請求項２５】 請求項２１に記載の半導体集積回路配
    列において、 グラウンドに接続されるアース端子を有する接地制御部
    を更に備えており、 前記第１及び第２の電極リードの一方は、前記接地制御
    部に接続されており、 該第１及び第２の電極リードの一方と前記接地制御部と
    の接続点は、出力端子であり、 前記第１及び第２の電極リードの他方は、電源に接続さ
    れる電源端子であり、 前記複数のゲート電極リード線の内の一つと前記出力端
    子との間に介挿されている前記ＭＯＳ型トランジスタの
    総数は、前記複数のゲート電極リード線の内の他の一つ
    と前記出力端子との間に介挿されているＭＯＳ型トラン
    ジスタの総数と等しくなる様に構成されていることを特
    徴とする半導体集積回路配列。
  26. 【請求項２６】 請求項２５に記載の半導体集積回路配
    列において、 前記ＭＯＳ型トランジスタは、全てｐチャネルＭＯＳ型
    トランジスタであり、 前記接地制御部は、前記素子領域に存在する前記ゲート
    電極リード線の数と同数のｎチャネルＭＯＳ型トランジ
    スタで構成されており、 前記各ｎチャネルＭＯＳ型トランジスタは、夫々のソー
    スを互いに接続されて前記アース端子としており、 前記各ｎチャネルＭＯＳ型トランジスタは、夫々のドレ
    インを互いに接続されて、且つ、前記第１及び第２の電
    極リードの一方と接続されており、 前記各ｎチャネルＭＯＳ型トランジスタのゲートは、夫
    々、前記ゲート電極リード線に接続されていることを特
    徴とする半導体集積回路配列。
  27. 【請求項２７】 複数のＭＯＳ型トランジスタを配列し
    た半導体集積回路配列において、 予め定められた方向に延びる第１の電極リードと、 該第１の電極リードに対して間隔を置き、且つ、前記第
    １の電極リードを挟むように配列された一対の第２の電
    極リードとを有し、 前記第１及び各第２の電極リード間に前記予め定められ
    た方向に延びる前記複数のＭＯＳ型トランジスタのゲー
    ト電極リードを配列した構成を備え、 前記複数のゲート電極リードは、前記第１及び各第２の
    電極リードからの距離に応じた間隔を置いて配列されて
    いることを特徴とする半導体集積回路配列。
  28. 【請求項２８】 所定数のＭＯＳ型トランジスタが直列
    に接続されてなるトランジスタ列を複数備えており、 前記複数のトランジスタ列の夫々は、前記各ＭＯＳ型ト
    ランジスタのソース領域及び／又はドレイン領域が、該
    ＭＯＳ型トランジスタと隣り合う前記各ＭＯＳ型トラン
    ジスタのドレイン領域及び／又はソース領域を共用して
    おり、 前記複数のトランジスタ列の一端を接続するように配さ
    れた第１の電極リードと、 前記第１の電極リードと重ならないように、且つ、前記
    複数のトランジスタ列の他端を接続するように配された
    第２の電極リードと、 前記複数のトランジスタ列の内の各トランジスタ列に含
    まれる一つの前記ＭＯＳ型トランジスタのゲート電極
    と、前記一つのＭＯＳ型トランジスタのゲート電極に対
    応する前記複数のトランジスタ列の内の他のトランジス
    タ列に含まれる一つの前記ＭＯＳ型トランジスタのゲー
    ト電極とを電気的に接続するゲート配線とを有してお
    り、 前記各トランジスタ列において一のゲート配線により接
    続された前記各ＭＯＳ型トランジスタと前記第１の電極
    リードとの間に介挿されているＭＯＳ型トランジスタの
    総数が、前記各トランジスタ列において他のゲート配線
    により接続された前記各ＭＯＳ型トランジスタと前記第
    １の電極リードとの間に介挿されているＭＯＳ型トラン
    ジスタの総数と等しくなるように構成されており、 前記各ゲート配線は、互いに重ならないように構成され
    ていることを特徴とする半導体集積回路配列。
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