JPH10228395A - 制御用コントローラの異常診断装置 - Google Patents
制御用コントローラの異常診断装置Info
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- JPH10228395A JPH10228395A JP9031781A JP3178197A JPH10228395A JP H10228395 A JPH10228395 A JP H10228395A JP 9031781 A JP9031781 A JP 9031781A JP 3178197 A JP3178197 A JP 3178197A JP H10228395 A JPH10228395 A JP H10228395A
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Abstract
(57)【要約】
【課題】数ヵ月に１度程度発生するハード又はソフトの
異常原因を確実に解析できる制御用コントローラの異常
診断装置を提供する。 【解決手段】マイクロコンピュータを利用した制御用コ
ントローラにおいて、プログラムの動作モード、アドレ
ス、データ等の実行状態を、実行ステップからメモリ容
量分さかのぼった時点までの一定ステップ分について常
時保持する各トレースメモリ１０，１１，１２と、これ
らトレースメモリ１０，１１，１２へのプログラム実行
状態の書き込み及びこれらトレースメモリ１０，１１，
１２からの実行状態の読み取りを制御するトレース制御
回路１４とを備え、トレース制御回路１４は、マイクロ
コンピュータの自己検出機能によってプログラムの異常
が検出されたとき、その異常検出信号に基づいてその時
点での各トレースメモリ１０，１１，１２の内容を保持
する。
異常原因を確実に解析できる制御用コントローラの異常
診断装置を提供する。 【解決手段】マイクロコンピュータを利用した制御用コ
ントローラにおいて、プログラムの動作モード、アドレ
ス、データ等の実行状態を、実行ステップからメモリ容
量分さかのぼった時点までの一定ステップ分について常
時保持する各トレースメモリ１０，１１，１２と、これ
らトレースメモリ１０，１１，１２へのプログラム実行
状態の書き込み及びこれらトレースメモリ１０，１１，
１２からの実行状態の読み取りを制御するトレース制御
回路１４とを備え、トレース制御回路１４は、マイクロ
コンピュータの自己検出機能によってプログラムの異常
が検出されたとき、その異常検出信号に基づいてその時
点での各トレースメモリ１０，１１，１２の内容を保持
する。
Description
【０００１】
【発明の属する技術分野】本発明は、マイクロコンピュ
ータを利用した制御用コントローラの異常診断装置に関
する。
ータを利用した制御用コントローラの異常診断装置に関
する。
【０００２】
【従来の技術】工場の生産ラインには、マイクロコンピ
ュータを利用した制御用コントローラが広く使用されて
いるが、この制御用コントローラは、現場の電磁ノイズ
による暴走や、制御プログラミングのバグなどによっ
て、異常な動作を生じることがある。
ュータを利用した制御用コントローラが広く使用されて
いるが、この制御用コントローラは、現場の電磁ノイズ
による暴走や、制御プログラミングのバグなどによっ
て、異常な動作を生じることがある。
【０００３】この異常動作は、その現象に再現性がある
場合には、その原因を特定できる場合が多い。しかしな
がら、その現象に再現性がなく、数時間から数ヶ月に１
度起きるような現象である場合には、その原因の特定が
難しいばかりでなく、原因がハードにあるのかソフトに
あるのかといった判別すら困難である。そのため、現象
に再現性のない異常動作の場合には、有効な対策を講じ
ることができないのが実情である。
場合には、その原因を特定できる場合が多い。しかしな
がら、その現象に再現性がなく、数時間から数ヶ月に１
度起きるような現象である場合には、その原因の特定が
難しいばかりでなく、原因がハードにあるのかソフトに
あるのかといった判別すら困難である。そのため、現象
に再現性のない異常動作の場合には、有効な対策を講じ
ることができないのが実情である。
【０００４】そこで、プログラムの実行状態を監視し
て、異常が発生したときの状態を後から解析できる装置
が必要となる。このようなマイクロコンピュータのプロ
グラム実行状態を監視する装置として、例えば特開平１
−２１７５２６号公報に記載されたマイクロコンピュー
タシステムがある（これを従来技術１という）。
て、異常が発生したときの状態を後から解析できる装置
が必要となる。このようなマイクロコンピュータのプロ
グラム実行状態を監視する装置として、例えば特開平１
−２１７５２６号公報に記載されたマイクロコンピュー
タシステムがある（これを従来技術１という）。
【０００５】この従来技術１のシステムは、インサーキ
ット・エミュレータを用いているが、これはプログラム
開発時に制御用コントローラのＣＰＵやメモリの機能の
一部を、ケーブル等を通じてインサーキット・エミュレ
ータの内部に取り込み、解析を行うものである。
ット・エミュレータを用いているが、これはプログラム
開発時に制御用コントローラのＣＰＵやメモリの機能の
一部を、ケーブル等を通じてインサーキット・エミュレ
ータの内部に取り込み、解析を行うものである。
【０００６】また、組込機器のプログラム異常診断装置
として、特開平４−２９４４３２号公報に記載のものが
ある（これを従来技術２という）。この従来技術２の装
置は、モジュール化した各プログラムを所定の手続きに
より実行開始する前に、そのモジュールの開始アドレス
を所定のメモリ領域に順次記憶し、所定コードのリモコ
ン信号またはキー入力によりメモリ領域に記憶したデー
タを、最後に記憶したアドレスの次から順に読み出すよ
うになっている。
として、特開平４−２９４４３２号公報に記載のものが
ある（これを従来技術２という）。この従来技術２の装
置は、モジュール化した各プログラムを所定の手続きに
より実行開始する前に、そのモジュールの開始アドレス
を所定のメモリ領域に順次記憶し、所定コードのリモコ
ン信号またはキー入力によりメモリ領域に記憶したデー
タを、最後に記憶したアドレスの次から順に読み出すよ
うになっている。
【０００７】
【発明が解決しようとする課題】しかしながら、従来技
術１のシステムは、ＣＰＵやメモリの機能の一部を、ケ
ーブル等を通じてインサーキット・エミュレータの内部
に取り込むものであるため、電磁ノイズのある場所や温
度環境の劣悪な現場では用いることができないといった
問題があった。
術１のシステムは、ＣＰＵやメモリの機能の一部を、ケ
ーブル等を通じてインサーキット・エミュレータの内部
に取り込むものであるため、電磁ノイズのある場所や温
度環境の劣悪な現場では用いることができないといった
問題があった。
【０００８】また、従来技術２の装置は、プログラムの
モジュール単位の実行履歴しかトレースできないため、
具体的な異常内容の解析が行えず、またノイズ等でハー
ドウエアが暴走した際の異常究明も行えないといった問
題があった。
モジュール単位の実行履歴しかトレースできないため、
具体的な異常内容の解析が行えず、またノイズ等でハー
ドウエアが暴走した際の異常究明も行えないといった問
題があった。
【０００９】本発明はこのような問題点を解決すべく創
案されたものであって、その目的は、現場で制御を行っ
ている状態で、数ヶ月に１度程度発生するハード又はソ
フトの異常原因を確実に解析できる制御用コントローラ
の異常診断装置を提供することにある。
案されたものであって、その目的は、現場で制御を行っ
ている状態で、数ヶ月に１度程度発生するハード又はソ
フトの異常原因を確実に解析できる制御用コントローラ
の異常診断装置を提供することにある。
【００１０】
【課題を解決するための手段】上記課題を解決するた
め、本発明の請求項１記載の制御用コントローラの異常
診断装置は、マイクロコンピュータを利用した制御用コ
ントローラにおいて、プログラムの動作モード、アドレ
ス、データ等の実行状態を、実行ステップからメモリ容
量分さかのぼった時点までの一定ステップ分について常
時保持するトレースメモリと、このトレースメモリへの
プログラム実行状態の書き込み及びトレースメモリから
の実行状態の読み取りを制御するトレース制御回路とを
備え、前記トレース制御回路は、前記マイクロコンピュ
ータの自己検出機能によってプログラムの異常が検出さ
れたとき、その異常検出信号に基づいてその時点での前
記トレースメモリの内容を保持し、前記マイクロコンピ
ュータからの読み取り要求信号に基づいて前記トレース
メモリの内容を外部に転送するものである。
め、本発明の請求項１記載の制御用コントローラの異常
診断装置は、マイクロコンピュータを利用した制御用コ
ントローラにおいて、プログラムの動作モード、アドレ
ス、データ等の実行状態を、実行ステップからメモリ容
量分さかのぼった時点までの一定ステップ分について常
時保持するトレースメモリと、このトレースメモリへの
プログラム実行状態の書き込み及びトレースメモリから
の実行状態の読み取りを制御するトレース制御回路とを
備え、前記トレース制御回路は、前記マイクロコンピュ
ータの自己検出機能によってプログラムの異常が検出さ
れたとき、その異常検出信号に基づいてその時点での前
記トレースメモリの内容を保持し、前記マイクロコンピ
ュータからの読み取り要求信号に基づいて前記トレース
メモリの内容を外部に転送するものである。
【００１１】また、本発明の請求項２記載の制御用コン
トローラの異常診断装置は、請求項１記載のものにおい
て、前記マイクロコンピュータと前記トレースメモリと
の間にバッファを介挿したものである。
トローラの異常診断装置は、請求項１記載のものにおい
て、前記マイクロコンピュータと前記トレースメモリと
の間にバッファを介挿したものである。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照して説明する。図１は、本発明の異常診
断装置を搭載した通常のリアルタイム制御用コントロー
ラの電気的構成を示すブロック図である。
て、図面を参照して説明する。図１は、本発明の異常診
断装置を搭載した通常のリアルタイム制御用コントロー
ラの電気的構成を示すブロック図である。
【００１３】このリアルタイム制御用コントローラは、
ＣＰＵ１、割り込みコントローラ２、ＲＯＭやＲＡＭ等
のメモリ３、タイマー４、Ｉ／Ｏインターフェイス５、
これらの間で信号のやりとりを行うための制御バス６、
アドレスバス７及びデータバス８を備えるとともに、バ
ッファ９、制御バス６上の信号を書き込む制御モードト
レースメモリ１０、アドレスバス７上の信号を書き込む
アドレストレースメモリ１１、データバス８上の信号を
書き込むデータトレースメモリ１２、各トレースメモリ
１０，１１，１２のアドレスを制御するリングカウンタ
１３、及びこれらバッファ９、制御モードトレースメモ
リ１０、アドレストレースメモリ１１、データトレース
メモリ１２、リングカウンタ１３を制御するトレース制
御回路１４を備えている。
ＣＰＵ１、割り込みコントローラ２、ＲＯＭやＲＡＭ等
のメモリ３、タイマー４、Ｉ／Ｏインターフェイス５、
これらの間で信号のやりとりを行うための制御バス６、
アドレスバス７及びデータバス８を備えるとともに、バ
ッファ９、制御バス６上の信号を書き込む制御モードト
レースメモリ１０、アドレスバス７上の信号を書き込む
アドレストレースメモリ１１、データバス８上の信号を
書き込むデータトレースメモリ１２、各トレースメモリ
１０，１１，１２のアドレスを制御するリングカウンタ
１３、及びこれらバッファ９、制御モードトレースメモ
リ１０、アドレストレースメモリ１１、データトレース
メモリ１２、リングカウンタ１３を制御するトレース制
御回路１４を備えている。
【００１４】リアルタイム制御用コントローラは、通
常、定期的なタイマー割り込みや、Ｉ／Ｏインターフェ
イス５に接続された図示しない各種Ｉ／Ｏ機器からの割
り込み信号に基づいて、必要な処理プログラムを実行す
る。この際、ＣＰＵ１からは、動作状態（リード／ライ
ト、割り込み等）を示す信号が制御バス６に出力され、
メモリ３やＩ／Ｏインターフェイス５の該当するアドレ
スやデータが、アドレスバス７やデータバス８にそれぞ
れ出力される。各トレースメモリ１０，１１，１２に
は、これらのバス６，７，８上の信号が、トレース制御
回路１４の指示に従って書き込まれる。
常、定期的なタイマー割り込みや、Ｉ／Ｏインターフェ
イス５に接続された図示しない各種Ｉ／Ｏ機器からの割
り込み信号に基づいて、必要な処理プログラムを実行す
る。この際、ＣＰＵ１からは、動作状態（リード／ライ
ト、割り込み等）を示す信号が制御バス６に出力され、
メモリ３やＩ／Ｏインターフェイス５の該当するアドレ
スやデータが、アドレスバス７やデータバス８にそれぞ
れ出力される。各トレースメモリ１０，１１，１２に
は、これらのバス６，７，８上の信号が、トレース制御
回路１４の指示に従って書き込まれる。
【００１５】なお、ＣＰＵ１が例えば１６ビットのＣＰ
Ｕである場合には、制御バス６に１０本、アドレスバス
７に２０本、データバス８に１６本程度の信号線がある
ので、各トレースメモリ１０，１１，１２には、これら
の信号を全て記録できるだけのデータ幅が必要である。
Ｕである場合には、制御バス６に１０本、アドレスバス
７に２０本、データバス８に１６本程度の信号線がある
ので、各トレースメモリ１０，１１，１２には、これら
の信号を全て記録できるだけのデータ幅が必要である。
【００１６】図２は、トレース制御回路１４によるトレ
ース時の動作フローチャートを示している。すなわち、
電源投入後、リセット状態が解除されると、トレース制
御回路１４は、まずバッファ９の方向を、各バス６，
７，８の信号を各トレースメモリ１０，１１，１２に読
み込む方向に設定し、トレース制御回路１４による制御
動作がＣＰＵ１や割り込みコントローラ２等に影響を及
ぼさないようにする。また同時に、各トレースメモリ１
０，１１，１２のアドレスを制御するリングカウンタ１
３の値を「０」にリセットする（ステップＳ１）。
ース時の動作フローチャートを示している。すなわち、
電源投入後、リセット状態が解除されると、トレース制
御回路１４は、まずバッファ９の方向を、各バス６，
７，８の信号を各トレースメモリ１０，１１，１２に読
み込む方向に設定し、トレース制御回路１４による制御
動作がＣＰＵ１や割り込みコントローラ２等に影響を及
ぼさないようにする。また同時に、各トレースメモリ１
０，１１，１２のアドレスを制御するリングカウンタ１
３の値を「０」にリセットする（ステップＳ１）。
【００１７】この状態においてＣＰＵ１の動作が始まる
と、トレース制御回路１４は制御バス６を監視して、命
令コードのフェッチ、メモリ３やＩ／Ｏインターフェイ
ス５のリード、ライト、割り込み等の状態を示す各バス
６，７，８上の信号が有効であるかどうかを確認する
（ステップＳ２）。そして、各バス６，７，８上の信号
が有効であることを確認するたびに、それぞれのバス
６，７，８上の信号（データ）を、バッファ９を介して
各トレースメモリ１０，１１，１２に書き込む（ステッ
プＳ３）。
と、トレース制御回路１４は制御バス６を監視して、命
令コードのフェッチ、メモリ３やＩ／Ｏインターフェイ
ス５のリード、ライト、割り込み等の状態を示す各バス
６，７，８上の信号が有効であるかどうかを確認する
（ステップＳ２）。そして、各バス６，７，８上の信号
が有効であることを確認するたびに、それぞれのバス
６，７，８上の信号（データ）を、バッファ９を介して
各トレースメモリ１０，１１，１２に書き込む（ステッ
プＳ３）。
【００１８】各トレースメモリ１０，１１，１２への書
き込みを終了すると、トレース制御回路１４はリングカ
ウンタ１３の値を１インクリメントしてアドレスを更新
する（ステップＳ４）。
き込みを終了すると、トレース制御回路１４はリングカ
ウンタ１３の値を１インクリメントしてアドレスを更新
する（ステップＳ４）。
【００１９】トレース制御回路１４では、このようなス
テップＳ２〜ステップＳ４の処理を繰り返す。その結
果、リングカウンタ１３の値が各トレースメモリ１０，
１１，１２の容量の上限（例えば、１Ｋバイトであれば
１０２４ステップ）を超えた場合には、ステップＳ５か
らステップＳ６へと動作を進めて、リングカウンタ１３
を「０」にリセットし、再びステップＳ２へ戻って動作
を繰り返す。
テップＳ２〜ステップＳ４の処理を繰り返す。その結
果、リングカウンタ１３の値が各トレースメモリ１０，
１１，１２の容量の上限（例えば、１Ｋバイトであれば
１０２４ステップ）を超えた場合には、ステップＳ５か
らステップＳ６へと動作を進めて、リングカウンタ１３
を「０」にリセットし、再びステップＳ２へ戻って動作
を繰り返す。
【００２０】このような処理動作によって、各トレース
メモリ１０，１１，１２には、プログラムの実行ステッ
プからメモリ容量分さかのぼった時点までの命令やデー
タの履歴が、常時保存されることになる。
メモリ１０，１１，１２には、プログラムの実行ステッ
プからメモリ容量分さかのぼった時点までの命令やデー
タの履歴が、常時保存されることになる。
【００２１】ところで、一般的なリアルタイム制御用コ
ントローラの場合、外部の電磁ノイズによってバス６，
７，８上の信号が異常になると、ＣＰＵ１の自己検出機
能によって自己の命令セットにない無効命令を検出し、
例えばホールト信号や外部バスリセット信号を発行す
る。また、プログラムのバグによって不正確な命令（例
えば、０除算等）が実行された場合にも、同様に自己検
出機能が働く。また、プログラムが暴走した場合は、ウ
ォッチドッグ回路等からＣＰＵ１に割り込みを入れて、
強制的にイニシャル状態に戻すことができる。
ントローラの場合、外部の電磁ノイズによってバス６，
７，８上の信号が異常になると、ＣＰＵ１の自己検出機
能によって自己の命令セットにない無効命令を検出し、
例えばホールト信号や外部バスリセット信号を発行す
る。また、プログラムのバグによって不正確な命令（例
えば、０除算等）が実行された場合にも、同様に自己検
出機能が働く。また、プログラムが暴走した場合は、ウ
ォッチドッグ回路等からＣＰＵ１に割り込みを入れて、
強制的にイニシャル状態に戻すことができる。
【００２２】そこで、これらの異常を検出した時点で、
ＣＰＵ１から出力される異常検出信号をトレース制御回
路１４にトリガ信号として与え、異常発生時の各トレー
スメモリ１０，１１，１２の動作を制御する。
ＣＰＵ１から出力される異常検出信号をトレース制御回
路１４にトリガ信号として与え、異常発生時の各トレー
スメモリ１０，１１，１２の動作を制御する。
【００２３】図３は、トレース制御回路１４による異常
発生時の動作フローチャートを示している。すなわち、
トレース制御回路１４は、異常検出信号を認識すると、
まず各トレースメモリ１０，１１，１２を書き込み禁止
にしてメモリ内容を保護し（ステップＳ１１）、同時に
リングカウンタ１３を停止させる（ステップＳ１２）。
発生時の動作フローチャートを示している。すなわち、
トレース制御回路１４は、異常検出信号を認識すると、
まず各トレースメモリ１０，１１，１２を書き込み禁止
にしてメモリ内容を保護し（ステップＳ１１）、同時に
リングカウンタ１３を停止させる（ステップＳ１２）。
【００２４】一方、ＣＰＵ１は、異常が発生すると正常
復帰するための処理を実行し、正常復帰後、各トレース
メモリ１０，１１，１２の内容の読み取り処理を起動す
る。この処理が起動されると、トレース制御回路１４
は、ＣＰＵ１が各トレースメモリ１０，１１，１２の内
容を読み取れるようバッファ９の向きを設定し（ステッ
プＳ１３，Ｓ１４）、各トレースメモリ１０，１１，１
２の内容をメモリ３に転送する（ステップＳ１５，Ｓ１
６）。転送されたデータは、例えば制御用コントローラ
の画面やプリンタへ出力される。又は、制御用コントロ
ーラからさらに上位の図示しないホストコンピュータに
通信で再転送する。
復帰するための処理を実行し、正常復帰後、各トレース
メモリ１０，１１，１２の内容の読み取り処理を起動す
る。この処理が起動されると、トレース制御回路１４
は、ＣＰＵ１が各トレースメモリ１０，１１，１２の内
容を読み取れるようバッファ９の向きを設定し（ステッ
プＳ１３，Ｓ１４）、各トレースメモリ１０，１１，１
２の内容をメモリ３に転送する（ステップＳ１５，Ｓ１
６）。転送されたデータは、例えば制御用コントローラ
の画面やプリンタへ出力される。又は、制御用コントロ
ーラからさらに上位の図示しないホストコンピュータに
通信で再転送する。
【００２５】これにより、異常発生時点から数Ｋステッ
プさかのぼった時点までの実行履歴を解析でき、異常の
原因を特定しやすくなる。なお、リアルタイムオペレー
ティングシステムを搭載していれば、制御動作を継続し
たままこれらの解析処理を行うことができる。
プさかのぼった時点までの実行履歴を解析でき、異常の
原因を特定しやすくなる。なお、リアルタイムオペレー
ティングシステムを搭載していれば、制御動作を継続し
たままこれらの解析処理を行うことができる。
【００２６】
【発明の効果】本発明の請求項１記載の制御用コントロ
ーラの異常診断装置は、マイクロコンピュータを利用し
た制御用コントローラにおいて、プログラムの動作モー
ド、アドレス、データ等の実行状態を、実行ステップか
らメモリ容量分さかのぼった時点までの一定ステップ分
について常時保持するトレースメモリと、このトレース
メモリへのプログラム実行状態の書き込み及びトレース
メモリからの実行状態の読み取りを制御するトレース制
御回路とを備え、トレース制御回路は、マイクロコンピ
ュータの自己検出機能によってプログラムの異常が検出
されたとき、その異常検出信号に基づいてその時点での
トレースメモリの内容を保持するとともに、マイクロコ
ンピュータからの読み取り要求信号に基づいてトレース
メモリの内容を外部に転送する構成としている。つま
り、異常発生直前の状態をトレースメモリに保存し、そ
の内容を解析することで、現場で数ヶ月に１度起こるよ
うな発生頻度の低い異常でも、発生した瞬間の状態を記
録できる。また、制御バス、アドレスバス、データバス
の内容を解析することにより、異常の原因がハードによ
るものであるのか、ソフトによるものであるのかの判断
が行え、またソフトによるものであればどのようなバグ
であるのかの推定も行える。
ーラの異常診断装置は、マイクロコンピュータを利用し
た制御用コントローラにおいて、プログラムの動作モー
ド、アドレス、データ等の実行状態を、実行ステップか
らメモリ容量分さかのぼった時点までの一定ステップ分
について常時保持するトレースメモリと、このトレース
メモリへのプログラム実行状態の書き込み及びトレース
メモリからの実行状態の読み取りを制御するトレース制
御回路とを備え、トレース制御回路は、マイクロコンピ
ュータの自己検出機能によってプログラムの異常が検出
されたとき、その異常検出信号に基づいてその時点での
トレースメモリの内容を保持するとともに、マイクロコ
ンピュータからの読み取り要求信号に基づいてトレース
メモリの内容を外部に転送する構成としている。つま
り、異常発生直前の状態をトレースメモリに保存し、そ
の内容を解析することで、現場で数ヶ月に１度起こるよ
うな発生頻度の低い異常でも、発生した瞬間の状態を記
録できる。また、制御バス、アドレスバス、データバス
の内容を解析することにより、異常の原因がハードによ
るものであるのか、ソフトによるものであるのかの判断
が行え、またソフトによるものであればどのようなバグ
であるのかの推定も行える。
【００２７】また、本発明の請求項２記載の制御用コン
トローラの異常診断装置は、請求項１記載のものにおい
て、マイクロコンピュータとトレースメモリとの間にバ
ッファを介挿した構成としたので、マイクロコンピュー
タの動作に全く影響を及ぼさないで、トレース制御回路
１４によるトレース制御が行える。
トローラの異常診断装置は、請求項１記載のものにおい
て、マイクロコンピュータとトレースメモリとの間にバ
ッファを介挿した構成としたので、マイクロコンピュー
タの動作に全く影響を及ぼさないで、トレース制御回路
１４によるトレース制御が行える。
【図１】本発明の異常診断装置を搭載した通常のリアル
タイム制御用コントローラの電気的構成を示すブロック
図である。
タイム制御用コントローラの電気的構成を示すブロック
図である。
【図２】トレース制御回路によるトレース時の動作フロ
ーチャートである。
ーチャートである。
【図３】トレース制御回路による異常発生時の動作フロ
ーチャートである。
ーチャートである。
１ ＣＰＵ ２ 割り込みコントローラ ３ メモリ ４ タイマー ５ Ｉ／Ｏインターフェイス ６ 制御バス ７ アドレスバス ８ データバス ９ バッファ １０ 制御モードトレースメモリ １１ アドレストレースメモリ １２ データトレースメモリ １３ リングカウンタ １４ トレース制御回路
Claims (2)
- 【請求項１】 マイクロコンピュータを利用した制御用
コントローラにおいて、 プログラムの動作モード、アドレス、データ等の実行状
態を、実行ステップからメモリ容量分さかのぼった時点
までの一定ステップ分について常時保持するトレースメ
モリと、 このトレースメモリへのプログラム実行状態の書き込み
及びトレースメモリからの実行状態の読み取りを制御す
るトレース制御回路とを備え、 前記トレース制御回路は、前記マイクロコンピュータの
自己検出機能によってプログラムの異常が検出されたと
き、その異常検出信号に基づいてその時点での前記トレ
ースメモリの内容を保持し、前記マイクロコンピュータ
からの読み取り要求信号に基づいて前記トレースメモリ
の内容を外部に転送することを特徴とする制御用コント
ローラの異常診断装置。 - 【請求項２】 前記マイクロコンピュータと前記トレー
スメモリとの間にバッファが介挿されていることを特徴
とする請求項１記載の制御用コントローラの異常診断装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9031781A JPH10228395A (ja) | 1997-02-17 | 1997-02-17 | 制御用コントローラの異常診断装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9031781A JPH10228395A (ja) | 1997-02-17 | 1997-02-17 | 制御用コントローラの異常診断装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10228395A true JPH10228395A (ja) | 1998-08-25 |
Family
ID=12340611
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9031781A Pending JPH10228395A (ja) | 1997-02-17 | 1997-02-17 | 制御用コントローラの異常診断装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10228395A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004524596A (ja) * | 2000-09-08 | 2004-08-12 | ネットワーク・アプライアンス・インコーポレイテッド | パニック・メッセージ解析機 |
| WO2005062182A1 (ja) * | 2003-12-19 | 2005-07-07 | Renesas Technology Corp. | 半導体集積回路装置 |
| WO2009031210A1 (ja) * | 2007-09-05 | 2009-03-12 | Fujitsu Limited | 情報処理装置、情報処理装置の制御方法および制御プログラム |
| WO2022185535A1 (ja) * | 2021-03-05 | 2022-09-09 | 日本電信電話株式会社 | 原因工程特定装置、原因工程特定方法及びプログラム |
-
1997
- 1997-02-17 JP JP9031781A patent/JPH10228395A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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