JPH10228397A - ウォッチドッグタイマ - Google Patents
ウォッチドッグタイマInfo
- Publication number
- JPH10228397A JPH10228397A JP9029103A JP2910397A JPH10228397A JP H10228397 A JPH10228397 A JP H10228397A JP 9029103 A JP9029103 A JP 9029103A JP 2910397 A JP2910397 A JP 2910397A JP H10228397 A JPH10228397 A JP H10228397A
- Authority
- JP
- Japan
- Prior art keywords
- watchdog timer
- timeout
- counter
- signal
- timeout value
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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- Debugging And Monitoring (AREA)
Abstract
(57)【要約】
【課題】 タイムアウトまでの時間経過は自由に外部か
ら設定できるとともに、外部から停止可能なウオッチド
ッグタイマを得る。 【解決手段】 ＰＲＴ入力及びＥＮ入力をハイレベルと
すると、カウンタ１は、８ビットカウンタとすると、０
〜２５５までカウントアップした後０に戻る。タイムア
ウト値設定ラッチ２に８Ｅh を設定すると、カウンタ１
が８Ｅh になったときに比較器３よりＷＤＴタイムアウ
ト信号が出力される。タイムアウト設定ラッチに００h
を設定すると、デコーダ５はローレベルを出力する。Ｗ
ＤＴ停止入力端子４の状態に関わらず、ローレベルを出
力してカウンタ１を停止させる。プログラムのデバグ等
の目的の場合、ＷＤＴ停止入力端子４をローレベルに接
続すると、デコーダ５の出力の如何に関わらず、カウン
タ１を停止させることができる。
ら設定できるとともに、外部から停止可能なウオッチド
ッグタイマを得る。 【解決手段】 ＰＲＴ入力及びＥＮ入力をハイレベルと
すると、カウンタ１は、８ビットカウンタとすると、０
〜２５５までカウントアップした後０に戻る。タイムア
ウト値設定ラッチ２に８Ｅh を設定すると、カウンタ１
が８Ｅh になったときに比較器３よりＷＤＴタイムアウ
ト信号が出力される。タイムアウト設定ラッチに００h
を設定すると、デコーダ５はローレベルを出力する。Ｗ
ＤＴ停止入力端子４の状態に関わらず、ローレベルを出
力してカウンタ１を停止させる。プログラムのデバグ等
の目的の場合、ＷＤＴ停止入力端子４をローレベルに接
続すると、デコーダ５の出力の如何に関わらず、カウン
タ１を停止させることができる。
Description
【０００１】
【発明の属する技術分野】本発明はウオッチドッグタイ
マに関し、特にＣＰＵの暴走等を監視するソフトウエア
停止機能付きウオッチドッグタイマに関する。
マに関し、特にＣＰＵの暴走等を監視するソフトウエア
停止機能付きウオッチドッグタイマに関する。
【０００２】
【従来の技術】ウオッチドッグタイマ（ＷＤＴ）は、ク
ロックを計数して時間経過を監視する一種のタイマで、
コンピュータプログラムが正常に動作しておれば、ＣＰ
Ｕはプログラムリセット信号（ＰＲＴ）を発生し、例え
ば５．１２秒ごとにウオッチドッグタイマをリセットす
る。ＣＰＵが停止、あるいは暴走等の異常状態になると
プログラムリセット信号（ＰＲＴ）が発生しないので、
ウオッチドッグタイマは計数を続け、例えば７．６８秒
が経過するとタイムアウトとなりＣＰＵの異常を警報す
る。
ロックを計数して時間経過を監視する一種のタイマで、
コンピュータプログラムが正常に動作しておれば、ＣＰ
Ｕはプログラムリセット信号（ＰＲＴ）を発生し、例え
ば５．１２秒ごとにウオッチドッグタイマをリセットす
る。ＣＰＵが停止、あるいは暴走等の異常状態になると
プログラムリセット信号（ＰＲＴ）が発生しないので、
ウオッチドッグタイマは計数を続け、例えば７．６８秒
が経過するとタイムアウトとなりＣＰＵの異常を警報す
る。
【０００３】今日、ＣＰＵはあらゆるシステムや制御手
段の中枢にあり、その停止、暴走等の異常状態をウオッ
チする時間間隔も、システムや制御の目的に応じて異な
っている。そこで、各種ＣＰＵ制御システムの多様な時
間間隔をウオッチする必要が生じる。
段の中枢にあり、その停止、暴走等の異常状態をウオッ
チする時間間隔も、システムや制御の目的に応じて異な
っている。そこで、各種ＣＰＵ制御システムの多様な時
間間隔をウオッチする必要が生じる。
【０００４】特開平５−６１７２５号公報には図３に示
すようなウオッチドッグタイマ回路が提案されている。
図３において、入力の時間情報Ｔを計数情報ＣＤに変換
するデコーダ１１と、デコーダ１１の計数情報ＣＤに従
って対応する時間を計数するタイマ回路１２とを備え、
外部より時間情報Ｔを設定可能に構成する。好ましく
は、計数情報ＣＤは、カウンタ回路に対するプリセット
数情報または分周回路に対する分周数情報である。
すようなウオッチドッグタイマ回路が提案されている。
図３において、入力の時間情報Ｔを計数情報ＣＤに変換
するデコーダ１１と、デコーダ１１の計数情報ＣＤに従
って対応する時間を計数するタイマ回路１２とを備え、
外部より時間情報Ｔを設定可能に構成する。好ましく
は、計数情報ＣＤは、カウンタ回路に対するプリセット
数情報または分周回路に対する分周数情報である。
【０００５】プログラムリセット信号（ＰＲＴ）が来な
い場合、タイマ回路１２は計数情報ＣＤにより定められ
る数（時間経過）までクロックを計数して、タイムアウ
ト情報（ＣＰＵ警報）を出す。
い場合、タイマ回路１２は計数情報ＣＤにより定められ
る数（時間経過）までクロックを計数して、タイムアウ
ト情報（ＣＰＵ警報）を出す。
【０００６】
【発明が解決しようとする課題】例えばソフトウエア
（プログラム）のデバグ中など、ウオッチドッグタイマ
を停止させる必要が生じる。特開平５−６１７２５号公
報記載の提案の場合、タイムアウトまでの時間経過は自
由に外部から設定できるが、ウオッチドッグタイマを停
止させることはできない問題が残る。
（プログラム）のデバグ中など、ウオッチドッグタイマ
を停止させる必要が生じる。特開平５−６１７２５号公
報記載の提案の場合、タイムアウトまでの時間経過は自
由に外部から設定できるが、ウオッチドッグタイマを停
止させることはできない問題が残る。
【０００７】本発明の目的は、タイムアウトまでの時間
経過は自由に外部から設定できるとともに、外部から停
止可能なウオッチドッグタイマを提供することである。
経過は自由に外部から設定できるとともに、外部から停
止可能なウオッチドッグタイマを提供することである。
【０００８】
【課題を解決するための手段】本発明によるＣＰＵの暴
走等の異常を監視し、コンピュータプログラムが正常に
動作しているときはプログラムリセット信号によるリセ
ット動作を受け、あらかじめ定められたタイムアウト値
に達すると警報信号であるタイムアウト信号を出力する
クロックのカウンタ回路を有するウオッチドッグタイマ
は、外部からデータを入力することによって前記タイム
アウト値を設定するタイムアウト値設定手段と、前記カ
ウンタ回路を停止させるカウント停止手段とを含むこと
を特徴とする。
走等の異常を監視し、コンピュータプログラムが正常に
動作しているときはプログラムリセット信号によるリセ
ット動作を受け、あらかじめ定められたタイムアウト値
に達すると警報信号であるタイムアウト信号を出力する
クロックのカウンタ回路を有するウオッチドッグタイマ
は、外部からデータを入力することによって前記タイム
アウト値を設定するタイムアウト値設定手段と、前記カ
ウンタ回路を停止させるカウント停止手段とを含むこと
を特徴とする。
【０００９】また、前記カウント停止手段が、特定のデ
ータを前記タイムアウト値設定手段に入力する特定デー
タ入力手段を含むことを特徴とする。
ータを前記タイムアウト値設定手段に入力する特定デー
タ入力手段を含むことを特徴とする。
【００１０】さらに、前記カウント停止手段が、前記カ
ウント回路のイネーブル端子に強制的にローレベルを与
える端子接地手段を含むことを特徴とする。
ウント回路のイネーブル端子に強制的にローレベルを与
える端子接地手段を含むことを特徴とする。
【００１１】本発明の作用は次の通りである。タイムア
ウト値（タイムアウトまでの時間経過）設定ラッチを設
けるとともに、タイマ回路（カウンタ）に外部からのウ
オッチドッグタイマ停止入力端子を設ける。
ウト値（タイムアウトまでの時間経過）設定ラッチを設
けるとともに、タイマ回路（カウンタ）に外部からのウ
オッチドッグタイマ停止入力端子を設ける。
【００１２】
【発明の実施の形態】以下に、本発明の実施例について
図面を参照して説明する。
図面を参照して説明する。
【００１３】図１は本発明によるウオッチドッグタイマ
の実施例の構成を示すブロック図である。
の実施例の構成を示すブロック図である。
【００１４】図１において、本発明によるウオッチドッ
グタイマは、ＰＳＴ（プログラムリセット）入力がロー
レベルになるとリセットされ、ＥＮ（イネーブル）端子
がローレベル（接地）になるとカウントを停止する、Ｃ
ＬＫ（クロック）を計数する例えば８ビットのカウンタ
１、ＣＬＲ（クリア）入力がローレベルになると出力が
すべてハイ（ｆｆh ）に設定され、ラッチ信号がローレ
ベルのときＣＬＫ入力の立ち上がりで、例えば８ビット
のタイムアウトデータ（外部からのタイムアウト希望値
を設定しようとするデータ）を、ラッチする例えば８ビ
ットのラッチ素子であるタイムアウト値設定ラッチ２、
カウンタ１の出力とタイムアウト値設定ラッチ２の出力
を比較し、両者が等しい期間ハイレベルを出力する比較
器３、タイムアウト値設定ラッチ２の出力の例えば８ビ
ットのデータが、００h のときにのみローレベルを出力
するデコーダ５で構成される。
グタイマは、ＰＳＴ（プログラムリセット）入力がロー
レベルになるとリセットされ、ＥＮ（イネーブル）端子
がローレベル（接地）になるとカウントを停止する、Ｃ
ＬＫ（クロック）を計数する例えば８ビットのカウンタ
１、ＣＬＲ（クリア）入力がローレベルになると出力が
すべてハイ（ｆｆh ）に設定され、ラッチ信号がローレ
ベルのときＣＬＫ入力の立ち上がりで、例えば８ビット
のタイムアウトデータ（外部からのタイムアウト希望値
を設定しようとするデータ）を、ラッチする例えば８ビ
ットのラッチ素子であるタイムアウト値設定ラッチ２、
カウンタ１の出力とタイムアウト値設定ラッチ２の出力
を比較し、両者が等しい期間ハイレベルを出力する比較
器３、タイムアウト値設定ラッチ２の出力の例えば８ビ
ットのデータが、００h のときにのみローレベルを出力
するデコーダ５で構成される。
【００１５】本発明の実施例の動作は、ＰＲＴ入力及び
ＥＮ入力をハイレベル（ノンアクティブ）とすると、カ
ウンタ１は入力されるＣＬＫにより、カウントアップし
ていく。カウンタ１は、例えば８ビットカウンタである
とすると０〜２５５（ｆｆh）までカウントアップした
後０に戻る。
ＥＮ入力をハイレベル（ノンアクティブ）とすると、カ
ウンタ１は入力されるＣＬＫにより、カウントアップし
ていく。カウンタ１は、例えば８ビットカウンタである
とすると０〜２５５（ｆｆh）までカウントアップした
後０に戻る。
【００１６】今、タイムアウト値設定ラッチ２に２５５
（ｆｆh ）が設定されていた場合、カウンタ１が２５５
になったときにタイムアウト値設定ラッチ２とカウンタ
１の出力が一致し、比較器３より１ＣＬＫ分の幅のハイ
レベルのパルス（ＷＤＴタイムアウト信号）が出力され
る。この場合、ＰＲＴ信号がハイレベルになってから、
ＷＤＴタイムアウト信号が出力されるまでの時間間隔
は、ＣＬＫ周波数を例えば８ＭＨｚとすると、約３２μ
ｓとなる。
（ｆｆh ）が設定されていた場合、カウンタ１が２５５
になったときにタイムアウト値設定ラッチ２とカウンタ
１の出力が一致し、比較器３より１ＣＬＫ分の幅のハイ
レベルのパルス（ＷＤＴタイムアウト信号）が出力され
る。この場合、ＰＲＴ信号がハイレベルになってから、
ＷＤＴタイムアウト信号が出力されるまでの時間間隔
は、ＣＬＫ周波数を例えば８ＭＨｚとすると、約３２μ
ｓとなる。
【００１７】また、例えばタイムアウト設定ラッチ２に
８Ｅh を設定すると、図２（ａ）のタイミングチャート
に示すように、カウンタ１が８Ｅh までカウントした時
点で、ＷＤＴタイムアウト信号が出力される。この場
合、ＰＲＴ信号がハイレベルになってから、ＷＤＴタイ
ムアウト信号が出力されるまでの時間間隔は、ＣＬＫ周
波数を例えば８ＭＨｚとすると、約１７．７５μｓとな
る。
８Ｅh を設定すると、図２（ａ）のタイミングチャート
に示すように、カウンタ１が８Ｅh までカウントした時
点で、ＷＤＴタイムアウト信号が出力される。この場
合、ＰＲＴ信号がハイレベルになってから、ＷＤＴタイ
ムアウト信号が出力されるまでの時間間隔は、ＣＬＫ周
波数を例えば８ＭＨｚとすると、約１７．７５μｓとな
る。
【００１８】さらに、タイムアウト設定ラッチに００h
を設定すると、デコーダ５はローレベルを出力する。Ａ
ＮＤゲート６は負論理で考えるとＯＲ回路となるので、
ＷＤＴ停止入力端子４の状態に関わらず、ローレベルを
出力してカウンタ１を停止させる。この状態は、タイム
アウト設定ラッチ２のラッチされた値を更新するまで保
持される。このときのタイミングチャートを図２（ｂ）
に示す。
を設定すると、デコーダ５はローレベルを出力する。Ａ
ＮＤゲート６は負論理で考えるとＯＲ回路となるので、
ＷＤＴ停止入力端子４の状態に関わらず、ローレベルを
出力してカウンタ１を停止させる。この状態は、タイム
アウト設定ラッチ２のラッチされた値を更新するまで保
持される。このときのタイミングチャートを図２（ｂ）
に示す。
【００１９】さらにまた、例えばプログラム（ソフトウ
エア）のデバグ等の目的の場合、ＷＤＴ停止入力端子４
をローレベル（接地）に接続すると、同様にデコーダ５
の出力の如何に関わらず、カウンタ１を停止させること
ができる。
エア）のデバグ等の目的の場合、ＷＤＴ停止入力端子４
をローレベル（接地）に接続すると、同様にデコーダ５
の出力の如何に関わらず、カウンタ１を停止させること
ができる。
【００２０】
【発明の効果】以上説明したように本発明は、タイムア
ウトデータとして特定値（例えば、００h ）を与える
か、ＷＤＴ停止入力端子にローレベル（接地）を与える
ことによって、ウオッチドッグタイマの主体をなすカウ
ンタを停止させ、ＷＤＴタイムアウト信号の発生を防ぎ
ながら、プログラム（ソフトウエア）のデバグ等の作業
を可能とする効果がある。
ウトデータとして特定値（例えば、００h ）を与える
か、ＷＤＴ停止入力端子にローレベル（接地）を与える
ことによって、ウオッチドッグタイマの主体をなすカウ
ンタを停止させ、ＷＤＴタイムアウト信号の発生を防ぎ
ながら、プログラム（ソフトウエア）のデバグ等の作業
を可能とする効果がある。
【図１】本発明の実施例のブロック図である。
【図２】本発明の実施例のタイミングチャートである。
【図３】従来のウオッチドッグタイマの一例のブロック
図である。
図である。
１ カウンタ ２ タイムアウト値設定ラッチ ３ 比較器 ４ ＷＤＴ停止入力端子 ５ デコーダ ６ ＡＮＤゲート
Claims (3)
- 【請求項１】 ＣＰＵの暴走等の異常を監視し、コンピ
ュータプログラムが正常に動作しているときはプログラ
ムリセット信号によるリセット動作を受け、あらかじめ
定められたタイムアウト値に達すると警報信号であるタ
イムアウト信号を出力するクロックのカウンタ回路を有
するウオッチドッグタイマであって、外部からデータを
入力することによって前記タイムアウト値を設定するタ
イムアウト値設定手段と、前記カウンタ回路を停止させ
るカウント停止手段とを含むことを特徴とするウオッチ
ドッグタイマ。 - 【請求項２】 前記カウント停止手段が、特定のデータ
を前記タイムアウト値設定手段に入力する特定データ入
力手段を含むことを特徴とする請求項１記載のウオッチ
ドッグタイマ。 - 【請求項３】 前記カウント停止手段が、前記カウント
回路のイネーブル端子に強制的にローレベルを与える端
子接地手段を含むことを特徴とする請求項２記載のウオ
ッチドッグタイマ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9029103A JPH10228397A (ja) | 1997-02-13 | 1997-02-13 | ウォッチドッグタイマ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9029103A JPH10228397A (ja) | 1997-02-13 | 1997-02-13 | ウォッチドッグタイマ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10228397A true JPH10228397A (ja) | 1998-08-25 |
Family
ID=12267017
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9029103A Withdrawn JPH10228397A (ja) | 1997-02-13 | 1997-02-13 | ウォッチドッグタイマ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10228397A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009238233A (ja) * | 2000-12-28 | 2009-10-15 | Coroware Inc | 多用途ロボット制御システム |
| JP2018126617A (ja) * | 2018-05-24 | 2018-08-16 | 株式会社三共 | 遊技機 |
-
1997
- 1997-02-13 JP JP9029103A patent/JPH10228397A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009238233A (ja) * | 2000-12-28 | 2009-10-15 | Coroware Inc | 多用途ロボット制御システム |
| US8761932B2 (en) | 2000-12-28 | 2014-06-24 | C.H.I. Development Mgmt. Ltd. Xxiv, Llc | Automation equipment control system |
| JP2018126617A (ja) * | 2018-05-24 | 2018-08-16 | 株式会社三共 | 遊技機 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040511 |