JPH10229093A - シリコンエピタキシャルウェーハの製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 シリコンウェーハに切り出した後のＥＧ効果
が期待できる処理を一切施すことなく、エピタキシャル
ウェーハのデバイスプロセスにおける１０８０℃以下の
低温のデバイス製造工程においても充分なゲッタリング
効果（ＩＧ）が発揮できるシリコンエピタキシャルウェ
ーハとその製造方法の提供。 【解決手段】 ＣＺ法によるシリコン単結晶を引き上げ
る際に、酸素濃度、炭素濃度をを適宜制御すると共に、
シリコンウェーハに切り出した後、低温にて短時間のア
ニールを実施することによりゲッタリング能（ＩＧ）を
持たせる以外は、従来のシリコンウェーハ成形後に施さ
れる各種の複雑なＥＧ処理を一切施さないことによる省
工程化ができ、低コストが図られ、エピタキシャルウェ
ーハを使った低温のデバイスプロセスで発生するゲッタ
リング能（ＩＧ）の付与が可能で、高精度平坦度実現の
ため、両面鏡面研磨仕上げが必要となった場合にもＥＧ
が必要ないため、高精度化に対応し得る基板の作製が可
能。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体素子デバ
イス等の製造に供され、所定表面に気相成長させたシリ
コンエピタキシャル膜を有するシリコンウェーハ（以
下、エピタキシャルウェーハと呼ぶ）のゲッタリング能
力を付与する製造方法の改良に係り、チョクラルスキー
法もしくはマグネティックチョクラルスキー法（以下、
単にＣＺ法と言う）によりシリコン単結晶を引き上げる
際に、単結晶中の酸素濃度を所定の範囲に制御すると同
時に、炭素濃度を０．３から２．５×１０¹⁶ａｔｏｍｓ
／ｃｍ³の範囲に故意に高く制御して引き上げ、得られ
たシリコン単結晶インゴットより切り出されたシリコン
ウェーハに所定の短時間の低温アニールを施すことによ
り、ゲッタリングに必要なＢＭＤ（Ｂｕｌｋ Ｍｉｃｒ
ｏ Ｄｅｆｅｃｔ）がウェーハ内部に形成され、１０８
０℃程度以下の低温のデバイス製造工程においても、Ｅ
Ｇ（Ｅｘｔｒｉｎｓｉｃ ｇｅｔｔｅｒｉｎｇ）効果が
期待できる処理を一切施すことなく、デバイスプロセス
中の種々の汚染に対して、充分なＩＧ（Ｉｎｔｒｉｎｓ
ｉｃ ｇｅｔｔｅｒｉｎｇ）効果を発揮できるエピタキ
シャルウェーハの製造方法に関する。

【０００２】

【従来の技術】デバイス製造工程では、Ｄ−ＲＡＭに代
表される高温プロセスにおいては、Ｆｅ、Ｎｉ、Ｃｕ等
の重金属汚染が発生しやすく、これらの重金属汚染によ
り、ウェーハ表面及び表面近傍に汚染欠陥が形成され、
様々なデバイス特性を劣化させ、強いては製品歩留まり
を低下させる要因となる。このためこれらの重金属汚染
をデバイス活性領域にあたる表面及び表面近傍領域から
取り除くために、ウェーハ裏面にＰＢＳ（Ｐｏ１ｙ Ｂ
ａｃｋｓｅａｌ）、ＢＳＤ（ＢａｃｋｓｉｄｅＤａｍａ
ｇｅ）、エキシマレーザに代表される各種のＥＧやＩＧ
による汚染捕獲（ゲッタリング）手法が従来より多く用
いられている。

【０００３】従来の高温デバイスプロセスでは、１１２
０℃〜１２２０℃程度の比較的高いＷｅｌｌ−Ｄｒｉｖ
ｅ工程を有していたため、デバイスプロセスの熱処理中
において比較的容易にＢＭＤの起源である酸素析出が起
こり、ウェーハ内部のバルク中ではデバイスでの汚染を
ゲッタリングするのに充分なＢＭＤが形成されるため、
ＥＧに頼るＮ‐ＩＧ（Ｎａｔｕｒａｌ−ＩＧ）やＤＺ
（Ｄｅｎｕｄｅｄ Ｚｏｎｅ）−ＩＧといったＩＧが広
く用いられてきた。

【０００４】今後、将来のデバイスプロセスは、２５６
ＭＢ、１ＧＢと言った高集積化に伴うデザインルールの
微細化、高エネルギーでのイオン注入を用いたプロセス
の低温化が進むことが明らかになっており、この低温化
によって、デバイスプロセス中におけるＢＭＤの形成が
難しくなることが予測され、充分なＩＧ効果を得ること
が困難になる。

【０００５】この様に、プロセスの低温化に伴いデバイ
スで発生する汚染量は、幾分低減されるものの高エネル
ギーイオン注入等での重金属汚染の発生は避け難く、ゲ
ッタリング技術は必須と考えられる。

【０００６】また、ＥＧでの重金属汚染捕獲について
は、今後の高集積化されるデバイスでは今まで以上にフ
ラットネスや反り等に代表されるウェーハ精度の高精度
平坦化が求められることは必至で、その場合、高精度平
坦化を実現でき得る両面鏡面研磨仕上げウェーハが用い
られる可能性が高いことを考慮すると、ＥＧによるゲッ
タリングは適用できない可能性が高く、一層、ＩＧでの
ゲッタリング能確保が必要となってくる。

【０００７】一方、高集積化デバイスを作製するにあた
っては、ウェーハ表面及び表面近傍層の更なる高品質化
が求められており、単結晶の引上に際しては、ウェーハ
中に取り込まれる酸素濃度の低減化、一例として従来
は、１４〜１６×１０¹⁷ａｔｏｍｓ／ｃｍ³の規格だっ
たものを９〜１１×１０¹⁷ａｔｏｍｓ／ｃｍ³に変更す
ると共に、シリコン単結晶を引き上げる際にカーボン坩
堝やカーボンヒータ及びその周辺付設部材の材質として
用いられる不純物元素である炭素がこのシリコン単結晶
中に極力混入しないように可能なかぎりの炭素濃度の低
減化、例えば、ＦＴＩＲ（フーリエ変換赤外分光装置）
による検出下限値に当たる０．１×１０¹⁶ａｔｏｍｓ／
ｃｍ³未満、実際は、１０¹⁴オーダ（放射化分析装置で
見た場合）となるようにシリコンウェーハの高純度化並
びに完全性の向上に対処してきた。

【０００８】昨今、デバイスの高集積化が進むにつれ
て、この炭素濃度の低減化対策が非常に重要視されてき
ており、酸素濃度及び炭素濃度を低く抑制することによ
って、表面完全性を向上させ、強いてはデバイス不良の
原因となる表面及び表面近傍に存在するＢＭＤ及びそれ
に伴って発生する二次欠陥、例えばＯＳＦ（Ｏｘｉｄａ
ｔｉｏｎ Ｉｎｄｕｃｅｄ Ｓｔａｃｋｉｎｇ Ｆａｕ
ｌｔ）等の発生を抑制させる方法が提案されている。

【０００９】

【発明が解決しようとする課題】しかしながら、今後の
高集積デバイスでは、従来からの酸素濃度並びに炭素濃
度の低減化による方法で作製されてきた鏡面研磨仕上げ
ウェーハに代わり、エピタキシャルウエーハが用いられ
る可能性が高い。すなわち、鏡面研磨仕上げウェーハに
比べ、エピタキシャルウェーハの場合、エピタキシャル
層にはデバイス特性を劣化させるＧｒｏｗｎ−ｉｎ欠陥
（シリコン単結晶が引き上げられる過程で生成される微
少欠陥）が、全く存在しないため、極めて高品質な表面
完全性を得ることができるためである。

【００１０】これまでは、鏡面研磨仕上げウェーハに対
比しエピタキシャルウェーハはコスト面での問題から特
定のデバイス用途以外ではあまり使用されていなかっ
た。ところが、高集積化が進む次世代（２５６ＭＢ、１
ＧＢ以降）デバイスでは、鏡面研磨仕上げウェーハで
の、Ｇｒｏｗｎ−ｉｎ欠陥の完全消去が非常に困難なこ
とより、エピタキシャルウェーハが本格的に用いられる
可能性が極めて高く、かかる理由から次世代（１２イン
チ）以降の大口径シリコンウェーハでは、エピタキシャ
ルウェーハがデバイス用基板の大勢をなす可能性が極め
て高いといえる。

【００１１】前述のごとく、高集積化された低温プロセ
スでは、極めて高品質なデバイス活性領域が必要不可欠
なために、エピタキシヤルウェーハが使用され、かつ高
精度平坦化を実現するためには両面鏡面研磨仕上げウェ
ーハが、その基板として用いられる可能性が高い。ま
た、デバイスで発生する各種の汚染をゲッタリングする
にはＩＧ（ＢＭＤ）が必要である。

【００１２】ところが、基板であるシリコンウェーハの
抵抗値が０．１Ω・ｃｍ以上のものに、エピタキシャル
層を成長させた場合、エピタキシャル成長工程における
温度昇温プロセスでの急激な昇温及び高温前処理プロセ
スによる熱履歴の影響で、ＢＭＤの起源である酸素析出
核の縮小、消滅現象が起こり、その後、低温のデバイス
プロセスへ投入しても酸素析出が起こらないためにデバ
イスで発生する汚染をゲッタリングできず、その結果、
デバイス特性の劣化や製品歩留まりの低下を招いてしま
う。

【００１３】また、通常デバイス用基板としては使用し
ないような、高い酸素濃度の基板（ＢＭＤが形成し易
い）を用いても、低温プロセスではエピタキシャル成長
を行うことにより、ゲッタリング源であるＢＭＤがほと
んど形成されず、ＩＧ効果が期待できないことを確認さ
れている。

【００１４】そこで、特開昭６３‐１９８３３４号公報
では、エピタキシャル成長後に低温長時間アニール、す
なわち、６５０〜９００℃で４〜２０時間もしくは６５
０〜９００℃の間を順次昇温させる方法によってＢＭＤ
を確保する方法が報告されているが、アニール時間が長
いために多大のコストがかかり、かつエピタキシャル成
長後にこの低温アニールを施すことにより、熱処理時の
ボート傷やパーティクル発生及びハンドリングの問題で
不良が発生し易く、生産歩留まり上種々の問題が考えら
れる。

【００１５】特開昭６３‐２２７０２６号公報では、結
晶を引き上げる際に炭素を高濃度（０．５〜１５ｐｐｍ
ａ：当該公報に換算係数が示されていないために明確な
値は不明だが詳細な説明中の酸素濃度の数字より推定す
ると２．５×１０¹⁶ａｔｏｍｓ／ｃｍ³〜７．５×１０
¹⁷ａｔｏｍｓ／ｃｍ³程度と推定される）ドープさせた
ものに、エピタキシャル膜を５〜５０μｍと限定の厚み
だけ成長させた後、低温アニール＋中温アニールという
２段階の熱処理を施し、ＢＭＤを確保する方法が報告さ
れている。

【００１６】しかし、炭素を高濃度化した方法において
も実施例に示されるように８時間３０分もの長時間の熱
処理が必要でコストがかかり、そのために生産性が低
く、かつエピタキシャル成長後に熱処理を実施すること
により、熱処理時のボート傷、パーティクル発生及びハ
ンドリングの問題で不良が発生し易く、生産歩留まり
上、問題が考えられる。

【００１７】特開平３‐５０１８６号公報では、エピタ
キシャル成長前に７５０〜９００℃の熱処理（但し、時
間の範囲は提示されていない）を施し、ＢＭＤを確保す
る方法が報告されているが、これについては同公報の図
表１及び４から推測すると、少なくとも４時間を越える
長時間の熱処理が必要であることが推測でき、生産性の
面で問題がある。

【００１８】特開平８‐２５０５０６号公報では、エピ
タキシャル成長前に、まず１段もしくは２段階の低温ア
ニールを施し、次に、中温度域でこれを保持した後に、
エピタキシャル成長を行う方法が提案されているが、こ
の方法では生産性が明らかに低下し、エピタキシャルウ
ェーハを低コストで安定的に製造することが求められる
現状では、この方法も問題がある。

【００１９】次世代高集積デバイスに対応し得るその基
板として有望視されているエピタキシャルウェーハで
は、低温のデバイスプロセスにおいては充分なＩＧ効果
を得ることが困難で、上述したごとく様々な工夫が提案
されているが、それぞれ、生産性、コスト、生産歩留ま
り等の面で問題があった。

【００２０】この発明は、上述のエピタキシャルウェー
ハのゲッタリング（ＩＧ）の問題点に鑑み、低コスト化
を図るために工程をできるだけ簡素化し、すなわち、シ
リコンウェーハに切り出した後のＥＧ効果が期待できる
処理を一切施すことなく、エピタキシャルウェーハのデ
バイスプロセスにおける約１０８０℃以下の低温のデバ
イス製造工程においても充分なゲッタリング効果（Ｉ
Ｇ）が発揮できるシリコンエピタキシャルウェーハとそ
の製造方法の提供を目的とする。

【００２１】

【課題を解決するための手段】発明者は、シリコンウェ
ーハに切り出した後、ＥＧ効果が期待できる処理を一切
施すことなく、１０８０℃程度以下の、低温のデバイス
製造工程においても充分なゲッタリング効果（ＩＧ）を
発揮できるエピタキシャルウェーハの作製を目的に、引
き上げたままのシリコンウェーハ自体にゲッタリング能
を付与することを種々検討した結果、特定の酸素濃度に
おいて、意図的に炭素濃度を高くするようにＣＺ法にて
育成されたシリコン単結晶を、シリコンウェーハに切り
出した後、低温にて短時間のアニールを行うことによ
り、ＥＧ処理を施すことなく、エピタキシャルウェーハ
でも、低温のデバイスプロセスにおいても充分なゲッタ
リング（ＩＧ）能が発揮されることを知見し、この発明
を完成させた。

【００２２】詳述すると、一般に、ＣＺ法によって育成
されたシリコン単結晶中には、汚染元素を捕獲する源と
なり得る酸素析出核が多く点在している。この酸素析出
核はシリコン単結晶が育成される過程において導入され
るものであるが、この酸素濃度の含有量が多いほど酸素
析出核も多く点在している。一方、炭素についてもその
メカニズムについては明確とはなっていないが、炭素濃
度が高いほど析出が起こり易く、シリコン原子の共有半
径と比べ炭素原子の共有半径が４割近くも小さいため、
この共有半径差によって結晶格子歪みが生じるためでは
ないかとも考えられるが、はっきりしたことは分かって
いない。

【００２３】炭素については、酸素析出を助長させ得
る、いわゆる触媒効果、析出促進作用を持っており炭素
濃度が多いほど、より大きな酸素析出助長効果が得ら
れ、ＣＺ法にて単結晶シリコンを育成する際に所定の酸
素濃度にて、意図的に炭素濃度を高く制御しながら引き
上げられたシリコン単結晶を用いて、シリコンウェーハ
に切り出した後、低温にて短時間のアニールを行い、そ
の後、ＥＧ処理加工が何ら施されない両面鏡面研磨仕上
げウェーハもしくは、片面鏡面研磨仕上げウェーハに、
エピタキシャル膜を成長させ、エピタキシャルウェーハ
を製造することにより、低コストで高精度な平坦度が得
られ、且つ、エピタキシャル成長時の熱履歴を受けても
消失しないＢＭＤ核が確保でき、その結果、ゲッタリン
グ能（ＩＧ）が付与でき、もって、低温のデバイスプロ
セスにおいても充分なゲッタリング能（ＩＧ）を併せ持
つエピタキシャルウェーハを実現することができた。

【００２４】すなわち、この発明は、ＣＺ法によって育
成されたシリコン単結晶であり、酸素濃度が１２〜１８
×１０¹⁷ａｔｏｍｓ／ｃｍ³、炭素濃度が０．３から
２．５×１０¹⁶ａｔｏｍｓ／ｃｍ³の各範囲にあり、シ
リコンウェーハに切り出した後に、６００〜９００℃の
温度にて１５分以上、４時間以下のアニールを行った後
に、ＥＧが期待できる処理を一切施すことなく、シリコ
ンウェーハの両面もしくは、片面を鏡面研磨仕上げし、
シリコンウェーハ表面にエピタキシャル膜が成膜された
エピタキシャルウェーハを得ることを特徴としている。

【００２５】

【発明の実施の形態】この発明において、対象とするシ
リコン単結晶は、公知のＣＺ法にて育成されたもので、
ＥＧ効果が期待できる処理が全く施されていないことを
特徴としており、引き上げ育成時に公知の制御方法にて
酸素濃度を１２〜１８×１０¹⁷ａｔｏｍｓ／ｃｍ³の範
囲に制御し、同時に炭素濃度を０．３〜２．５×１０¹⁶
ａｔｏｍｓ／ｃｍ³の範囲に制御することにより、シリ
コンウェーハに切り出した後に６００〜９００℃の温度
で１５分以上、４時間以下の短時間のアニールを施すこ
とにより、ＥＧ効累が期待できる処理を一切施すことな
く、両面あるいは片面に鏡面研磨仕上げを施し、エピタ
キシャル膜が成膜されたエピタキシャルウェーハでも、
その後の低温デバイスプロセスにおいてもゲッタリング
能を向上させ得ることを特徴としている。

【００２６】この発明は、前述の方法によって、比抵抗
値が０．１Ω・ｃｍ以上のエピタキシャルウェーハで
も、図２に示すようなパターンの低温のデバイスプロセ
ス相当の熱処理条件においても充分なゲッタリング効果
（ＩＧ）が得られることを明らかにしたもので、引き上
げ時に純炭素を故意に添加し、シリコンウェーハに切り
出した後、低温で短時間のアニールを施すことを特徴と
し、低コストなエピタキシャルウェーハが生産でき、且
つ、低温のデバイスプロセスにも充分適用が可能であ
り、前述の従来のいずれの処理方法とも、シリコン単結
晶における酸素濃度、炭素濃度、比抵抗値及び熱処理実
施工程、その温度、時間が異なる新規な発明である。

【００２７】この発明は、エピタキシャルウェーハのデ
バイスプロセスにおける種々の汚染に対するゲッタリン
グ能を向上させ、シリコンウューハに切り出した後、Ｅ
Ｇ効果が期待できる処理を一切施すことなく、工程をで
きるだけ簡素化して、エピタキシャルウェーハを低コス
トで供給することを目的としているが、高集積デバイス
プロセス用に供するもので、所定の平坦度を得るために
公知のエッチングあるいは鏡面研磨を施した裏面エッチ
ドウェーハ、片面鏡面研磨仕上げウェーハ、両面鏡面研
磨ウェーハによるエピタキシャルウェーハとして提供
し、両面鏡面研磨仕上げウェーハにあっては極めて高精
度な平坦度を実現できる。

【００２８】この発明において、酸素濃度と炭素濃度を
増加させることは、酸素析出物であるＢＭＤ等の発生を
促すためであり、言い換えれば表面及び表面近傍の完全
性を劣化させることでもある。しかしながら、エピタキ
シャル成長処理工程中における高温下でのＨ₂雰囲気に
よって、ウェーハ表面から数μｍないし数十μｍの領域
ではこれらのＢＭＤを育成するのに必要な酸素濃度がＳ
ＩＭＳによる分析では約１桁以上、大幅に低下するため
にＢＭＤが発生できる環境ではなくなり、ＢＭＤを消滅
させる作用が得られるために表面及び表面近傍の完全性
の劣化は防止されている。

【００２９】この発明において、酸素濃度については、
１２〜１８×１０¹⁷ａｔｏｍｓ／ｃｍ³に範囲を限定す
る。発明者らは、酸素濃度１１×１０¹⁷ａｔｏｍｓ／ｃ
ｍ³近傍でも炭素含有量との組み合わせ及び低温アニー
ルの長時間実施によりゲッタリング効果を示すウェーハ
も存在することを確認したが、確実性、再現安定性並び
に生産性を考慮して、下限を１２×１０¹⁷ａｔｏｍｓ／
ｃｍ³とする。また、上限の１８×１０¹⁷ａｔｏｍｓ／
ｃｍ³については、例えばシリコン単結晶中に取り込ま
れる最大値２７×１０¹⁷ａｔｏｍｓ／ｃｍ³近傍でも問
題ないが、シリコン単結晶を引き上げる際の制御安定
性、他品種への変更適用が容易なことや、通常の半導体
デバイス用基板として用いられる上限の仕様規格である
ことより、１８×１０¹⁷ａｔｏｍｓ／ｃｍ³を上限とし
た。

【００３０】また、炭素濃度については、０．３×１０
¹⁶ａｔｏｍｓ／ｃｍ³（Ｃｓ０．３という）〜２．５×
１０¹⁶ａｔｏｍｓ／ｃｍ³（Ｃｓ２．５という）に範囲
を限定する。発明者らは、Ｃｓ０．２近辺においても酸
素含有量との組み合わせ及び低温アニールの長時間実施
によりゲッタリング効果を示すウェーハも存在すること
を確認したが、確実性、再現安定性並びに生産性を考慮
して、下限をＣｓ０．３とする。

【００３１】上限Ｃｓ２．５については、例えばシリコ
ン単結晶中に取り込まれる最大値Ｃｓ３２近傍でも問題
ないが、炭素の偏析係数が０．０７と非常に小さいため
にシリコン単結晶を引き上げた際、初期に引き上げられ
た部位（トップ）の値と、後期（ボトム側）のそれでは
一般に炭素濃度の値は３〜５倍も異なり、ボトム側の値
が極端に大きくなると（例えばＣｓ１５や２５とか）、
シリコン単結晶を引き上げる際、結晶軸が途中で切れて
しまい単結晶として上がらないこと知見しており、その
結果、引上歩留まりが低下することを認識し、また、炭
素濃度を１０×１０¹⁶ａｔｏｍｓ／ｃｍ³とした場合と
２．５×１０¹⁶ａｔｏｍｓ／ｃｍ³とした場合とでは、
その後のゲッタリング効果においてさほど有意差がない
ことよりＣｓ２．５を上限とした。

【００３２】また、この発明におけるアニール温度につ
いては、古典的核形成理論よりの知見並びに各種水準の
サンプルを用いての実験結果より、６００℃未満の温度
では、酸素析出核をエピタキシャル成長工程における熱
履歴の影響で、ＢＭＤの核サイズが縮小しないサイズま
で成長させるまでに、長時間の熱処理が必・要であるた
め好ましくなく、一方、９００℃を越えると温度が高過
ぎて、充分な密度の酸素析出核が発生せず、その効果が
得られないため、６００℃以上、９００℃以下とする。

【００３３】アニール時間は、上記の温度条件で、低温
のプロセスにおいてもゲッタリングに充分な密度の３×
１０⁸［／ｃｍ³］以上のＢＭＤを得るためには、少なく
とも１５分以上のアニールが必要であることよりそれを
下限とし、上限の４時間については、前述の酸素濃度及
び炭素濃度のそれぞれの最小値を用いた場合のゲッタリ
ングに充分な密度を得るのに必要な時間であること、及
び生産性を考慮した場合はそれ以上は望ましくないこと
より設定した。

【００３４】さらに、エピタキシャルウェーハの基板と
なるシリコンウェーハの比抵抗値については特に限定し
ないが、前述のように、Ｄ−ＲＡＭに代表される高集積
デバイスにはＰＢＳやＢＳＤ等のＥＧに頼るＮ−ＩＧ、
又はＤＺ−ＩＧがその基板として用いられているが、そ
の基板のほとんどが比抵抗値０．１Ω・ｃｍ以上のもの
で、また、このような０．１Ω・ｃｍ以上の基板におい
て、エピタキシャル成長によるゲッタリング不足が生じ
ていることより、この発明方法は前記比抵抗値以上のシ
リコンウェーハに対する効果が顕著である。なお、これ
らの基板に用いる上限はデバイスによって異なるが、数
十Ω・ｃｍ程度であり、０．１Ω・ｃｍと数十Ω・ｃｍ
ではゲッタリング能において有意差は見られないため、
特に上限は定めていない。

【００３５】一方、０．１Ω・ｃｍ以下については、主
にラッチアップ効果を狙って極低抵抗基板がエピタキシ
ャルウェーハの基板として従来より用いられており、そ
の値は、例えば、０．００４〜０．０１３Ω・ｃｍ程度
で、Ｂ（ボロン）が添加されたＰ型単結晶においては、
高濃度のＢの効果により酸素析出が異常に促進されるた
め、エピタキシャル成長工程における熱履歴でも影響が
なく、エピタキシャル成長前に低温でのアニールを施す
ことなく、低温のプロセスにおいてゲッタリングに必要
な充分なＢＭＤが形成されてＩＧ不足の問題はないが、
必要に応じてこの発明方法を適宜適用することが可能で
ある。

【００３６】

【実施例】

実施例１ ＣＺ法によって直径６インチのシリコン単結晶を育成す
る際にＢ（ボロン）を添加して、基板抵抗値が７〜１０
Ω・ｃｍで、酸素濃度が１１、１２、１４、１５、１
６、１８及び１９×１０¹⁷ａｔｏｍｓ／ｃｍ³にそれぞ
れ制御されて引き上げられたシリコン単結晶より切り出
されたシリコンウェーハを準備し、これらの基板に図１
に示すようなエピタキシャル成長プロセスにて、エピタ
キシャル膜を４μｍ成長させた後に、低温のデバイス相
当のプロセスシミュレーション熱処理を実施した。実施
した熱処理パターンを図２に示す。

【００３７】それらのサンプルを短冊状に劈開した後
に、選択エッチング液（Ｗｒｉｇｈｔ液）にて片面で
２．０μｍのエッチング処理を施し、ＢＭＤ等の結晶欠
陥を顕在化させたものを光学顕微鏡を用いて、発生密度
の測定を実施した。その結果を図３に示す。

【００３８】図３に示される如く、基板となるシリコン
ウエーハの酸素濃度が高くなるに従って、ＢＭＤ密度が
高くなっていることが認められる。しかしながら、ＩＧ
能として必要なＢＭＤ密度である３×ｌ０⁸［／ｃｍ³］
には、例えは酸素濃度が１９×１０¹⁷ａｔｏｍｓ／ｃｍ
³でもその密度は得られておらず、酸素濃度を高くする
ことのみでは所望のＢＭＤ密度が得られないことが確認
された。

【００３９】なおここで、ＩＧ能として必要なＢＭＤ密
度を３×１０⁸［／ｃｍ³］に設定した理由は、エピ成長
後にＦｅ、Ｎｉ、Ｃｕの各元素を用いて、スピンコータ
汚染を実施し、その後、数条件の低温のデバイス相当の
プロセスシミュレーシヨン熱処理を実施し、計測された
ＢＭＤ密度と、酸化膜耐圧特性及びＭＯＳ Ｃ−ｔによ
る発生ライフタイム特性を調査し、それぞれの相関を解
析した結果より導いた密度である。

【００４０】前述の仕様で引き上げられたシリコン単結
晶より切り出したシリコンウェーハに、５５０〜９５０
℃の温度範囲内で、４〜１２時間の範囲内で低温アニー
ルを施し、その後、鏡面研磨仕上げを施し、その後、エ
ピタキシャル成長によってエピタキシャル膜を成長さ
せ、エッチング処理を施した後、ＢＭＤ密度の計測を行
った。その結果を図４に示す。

【００４１】図４に示される如く、５５０℃及び９５０
℃の条件下においては、４時間の低温熱処理を施して
も、酸素濃度が高いサンプルでもほとんどＢＭＤ密度の
増加は認めらない。この温度条件下では、更に長時間の
時間（例えば１２時間）をかけても、さほど、その密度
の増加が得られないことが推測できる。

【００４２】一方、６００〜９００℃の温度条件下にお
いて、４時間の低温のアニールを施した場合について
は、前述の図３の低温アニールなしの場合と比較する
と、ＢＭＤ密度が増加していることが確認できる。しか
しながら、高酸素濃度サンプルの一部を除くと所望のＢ
ＭＤは得られておらず、低温のアニールのみでは、所望
のＩＧ能は得られないことがわかる。

【００４３】また、長時間のアニール、１２時間を実施
した場合については、基板の酸素濃度が１２以上では、
所望のＢＭＤ密度を得ることが可能であるが、低コス
ト、生産性を考えた場合、この様な長時間の熱処理は不
適当である。同様に、酸素濃度１２×１０¹⁷ａｔｏｍｓ
／ｃｍ³未満については種々の低温熱処理温度及び時間
を振ってもＢＭＤ密度の増加は認められないことも確認
された。

【００４４】実施例２ ＣＺ法によって直径６インチのシリコン単結晶を育成す
る際にＢを添加して、基板抵抗値が７〜１０Ω・ｃｍ
で、酸素濃度が１１、１２、１４、１６、１８及び１９
×１０¹⁷ａｔｏｍｓ／ｃｍ³で、炭素濃度がＦＴＩＲで
の検出下限値である０．１×１０¹⁶ａｔｏｍｓ／ｃｍ³
未満、０．３×１０¹⁶ａｔｏｍｓ／ｃｍ³、１．０×１
０¹⁶ａｔｏｍｓ／ｃｍ³、２．５×１０¹⁶ａｔｏｍｓ／
ｃｍ³、１．０×１０¹⁷ａｔｏｍｓ／ｃｍ³にそれぞれ制
御されて引き上げられたシリコン単結晶より切り出した
シリコンウェーハを準備し、これらの基板に図１に示す
ようなエピタキシャル成長プロセスにてエピタキシャル
膜を４μｍ成長させた後に、図２の低温のデバイス相当
のプロセスシミュレーション熱処理を実施した。その結
果を図５に示す。

【００４５】プロセスシミュレーション熱処理の結果、
炭素濃度が増加するに伴って、ＢＭＤ密度の増加が認め
られる。但し、酸素濃度１１×１０¹⁷ａｔｏｍｓ／ｃｍ
³では相当量の炭素を添加してもその増加は認められな
いことより、酸素濃度１２×１０¹⁷ａｔｏｍｓ／ｃｍ³
以上のもので無ければ、いくら炭素濃度を増しても酸素
析出を助長または促進させる作用がないことも確認され
た。

【００４６】前述の実施例２で示した、各種の炭素濃度
が異なるシリコンウェーハに切り出した後、各種の低温
短時間アニールを施し、鏡面研磨仕上げし、さらにエピ
タキシャル成長及び低温のデバイス相当熱処理を行い、
ＢＭＤ密度の変化を調査した。その一例を表１及び表２
に示す。

【００４７】表１では、炭素を添加して濃度が０．３×
１０¹⁶ａｔｏｍｓ／ｃｍ³となるシリコンウェーハに９
００℃の温度で、熱処理時間を変えてＢＭＤ挙動を調査
した。同様に、表２では、炭素濃度が２．５×１０¹⁶ａ
ｔｏｍｓ／ｃｍ³のシリコンウェーハに６００℃の温度
で、熱処理時間を変えてＢＭＤ挙動を調査した。その結
果、酸素濃度及び炭素濃度をそれぞれ１２×１０¹⁷ａｔ
ｏｍｓ／ｃｍ³以上、０．３×１０¹⁶ａｔｏｍｓ／ｃｍ³
以上の値で組み合わせ、かつシリコンウェーハに切り出
した後、６００〜９００℃の温度域で１５分以上の時間
にて低温のアニールを実施することで、ＩＧ能として必
要な３×１０⁸［／ｃｍ³］以上のＢＭＤを得ることが可
能であることを見い出した。

【００４８】

【表１】

【００４９】

【表２】

【００５０】上記の範囲及び条件下、６００〜９００℃
の温度域で１５分以上の時間にて低温のアニールを実施
することは、酸素濃度１２×１０¹⁷ａｔｏｍｓ／ｃｍ³
以上では酸素析出核が多く点在しており、ＢＭＤが成長
しやすい環境下にあり、同時に、炭素濃度が０．３×１
０¹⁶ａｔｏｍｓ／ｃｍ³以上ではこれらの酸素析出核を
助長または促進する効果が増進し、且つ、これらのシリ
コンウェーハに低温のアニールを実施することによっ
て、酸素析出核のサイズが増大し、エピタキシャル成長
工程で消滅しないようになり、この組み合わせによって
エピタキシャル成長後に低温のデバイスプロセスを通し
ても、ゲッタリングに必要な充分なＩＧ能（ＢＭＤ）が
得られることが確認された。尚、ここでは、Ｐ型（Ｂ）
についてのみの実施例を説明したが、Ｎ型についても同
様の効果が得られることを確認している。

【００５１】実施例３ また、酸素濃度が１５×１０¹⁷ａｔｏｍｓ／ｃｍ³で炭
素濃度がそれぞれ検出下限以下０．１×１０¹⁶ａｔｏｍ
ｓ／ｃｍ³、０．３×１０¹⁶ａｔｏｍｓ／ｃｍ³、及び
０．３×１０¹⁶ａｔｏｍｓ／ｃｍ³に低温アニールを８
００℃にて３０分施したものの３水準のサンプルを作製
し、エピタキシヤル成長後に、スピンコータ法によるニ
ッケル（Ｎｉ：１×１０¹²ａｔｏｍｓ／ｃｍ²）での故
意汚染を行った後に、同様の低温のプロセス熱処理を行
い、その後、ＭＯＳ Ｃ−ｔによる発生ライフタイム測
定を行った。その結果を図６に示す。

【００５２】汚染処理がない場合は、３水準のサンプル
はともに高いライフタイムを示している。一方、汚染処
理を行った場合、故意に炭素濃度を添加し、かつ低温ア
ニールを施したサンプルは、その値に変化は見られない
が、他の２水準はライフタイムの大幅な低下が確認され
る。このことは、炭素濃度添加＋低温アニールによっ
て、汚染をゲッタリングするＢＭＤ密度が増し、その結
果、ライフタイムを維持したものと推定される。すなわ
ち、この発明が低温プロセスにおいて充分なＩＧ効果を
導いていることが電気特性評価においても確認された一
例である。また、同様に、Ｆｅ、Ｃｕについても同様の
効果を確認した。

【００５３】

【発明の効果】この発明は、ＣＺ法によるシリコン単結
晶を引き上げる際に、酸素濃度、炭素濃度を適宜制御す
ると共に、シリコンウェーハに切り出した後、低温にて
短時間のアニールを実施することによりゲッタリング能
（ＩＧ）を持たせる以外は、従来のシリコンウェーハ成
形後に施される各種の複雑なＥＧ処理を一切施さないこ
とによる省工程化ができ、低コストが図られ、かつ、実
施例で示した如く、従来、実現できなかったエピタキシ
ャルウェーハを使った低温のデバイスプロセスで発生す
るゲッタリング能（ＩＧ）の付与が可能となったことよ
り、１２インチウェーハ以降の大口径ウェーハにおける
高精度平坦度実現のため、両面鏡面研磨仕上げが必要と
なった場合にもＥＧが必要ないため、高精度化に対応し
得る基板の作製が可能となった。

【００５４】また、従来技術で示したものと比較した場
合、エピタキシャル成長後もしくはその前に実施するア
ニール時間が大幅に短縮でき、かつ不良発生頻度が少な
いエピタキシャル成長前にこれを実施することにより、
低コストで加工不良の少ないシリコンエピタキシャルウ
ェーハの製造が可能となった。

【図面の簡単な説明】

【図１】エピタキシャル成長処理のプロセスを示すヒー
トパターン図である。

【図２】デバイスプロセスに相当する低温タイプの熱処
理ヒートパターン図である。

【図３】酸素濃度と低温プロセス熱処理後におけるＢＭ
Ｄ密度の関係を示すグラフであり、炭素濃度が検出下限
０．１×１０¹⁶ａｔｏｍｓ／ｃｍ³以下の場合を示す。

【図４】基板に低温アニールを各種施した場合の、酸素
濃度と低温プロセス熱処理後におけるＢＭＤ密度の関係
を示すグラフであり、炭素濃度が検出下限０．１×１０
¹⁶ａｔｏｍｓ／ｃｍ³以下の場合を示す。

【図５】炭素濃度、酸素濃度と低温プロセス熱処理後に
おけるＢＭＤ密度の関係を示すグラフである。

【図６】Ｎｉ汚染を行い、基板の炭素濃度及び低温アニ
ール条件の有無による発生ライフタイムとの関係を示す
グラフである。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 酸素濃度が１２〜１８×１０¹⁷ａｔｏｍ
   ｓ／ｃｍ³（ＯＬＤＡＳＴＭ法）、炭素濃度が０．３〜
   ２．５×１０¹⁶ａｔｏｍｓ／ｃｍ³（ＮＥＷ ＡＳＴＭ
   法）の各範囲に制御してＣＺ法にて引き上げられたシリ
   コン単結晶を、シリコンウェーハに切り出した後、６０
   ０℃以上、９００℃以下の温度で１５分以上、４時間以
   下の条件にてアニールを行い、ＥＧ効果が期待できる処
   理を一切施すことなく、ウェーハの片面又は両面を鏡面
   研磨仕上げし、さらにその表面にエピタキシャル膜を成
   膜するシリコンエピタキシャルウェーハの製造方法。
2. 【請求項２】 請求項１において、シリコン単結晶がボ
   ロンまたはリンドープされ、シリコンウェーハの比抵抗
   値が０．１Ω・ｃｍ以上であるシリコンエピタキシャル
   ウェーハの製造方法。