JPH02849B2 - - Google Patents
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- JPH02849B2 JPH02849B2 JP54092579A JP9257979A JPH02849B2 JP H02849 B2 JPH02849 B2 JP H02849B2 JP 54092579 A JP54092579 A JP 54092579A JP 9257979 A JP9257979 A JP 9257979A JP H02849 B2 JPH02849 B2 JP H02849B2
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- JP
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- single crystal
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P36/00—Gettering within semiconductor bodies
- H10P36/20—Intrinsic gettering, i.e. thermally inducing defects by using oxygen present in the silicon body
-
- C—CHEMISTRY; METALLURGY
- C30—CRYSTAL GROWTH
- C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
- C30B33/00—After-treatment of single crystals or homogeneous polycrystalline material with defined structure
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
- H10P14/36—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials characterised by treatments done before the formation of the materials
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/974—Substrate surface preparation
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- Chemical & Material Sciences (AREA)
- Engineering & Computer Science (AREA)
- Crystallography & Structural Chemistry (AREA)
- Materials Engineering (AREA)
- Metallurgy (AREA)
- Organic Chemistry (AREA)
- Liquid Deposition Of Substances Of Which Semiconductor Devices Are Composed (AREA)
- Crystals, And After-Treatments Of Crystals (AREA)
- Recrystallisation Techniques (AREA)
Description
本発明は半導体装置とその製造方法に係り、半
導体基板中の欠陥密度を制御した半導体装置とそ
の製造方法に関する。 半導体基板上にエピタキシヤル層を形成した半
導体装置としては、バイポーラ型素子がその代表
といえる。バイポーラ素子は第１図の工程を経て
製造される。すなわち、先ず鏡面研摩を行つたＰ
型シリコン単結晶基体１（第１図ａ）の表面を酸
化し、写真蝕刻法にて所定部分の酸化膜を取除
き、露出したシリコン表面から例えば1250℃でア
ンチモンを所定の深さまで選択拡散する。第１図
ｂはこの状態を示し、２は酸化膜、３はアンチモ
ンが拡散してＮ型になつた部分を示す。次に酸化
膜２を弗酸にて除去した後四塩化シリコンの水素
還元法で基板１上にエピタキシヤル層４を成長さ
せる（第１図ｃ）。 しかしながらこのようにして得られたエピタキ
シヤル層４には通常、積層欠陥と呼ばれる欠陥５
が存在する。 この積層欠陥５の発生を防止するためにいくつ
かの方法が考えられている。その第１は拡散工程
を含むエピタキシヤル成長工程の清浄度の改善で
あり、第２は基板１に含まれる酸素濃度の増加で
ある。 しかるに、前者つまり工程の清浄度の改善はこ
の分野の当業者において常々努力されているとこ
ろであるが、理想的な清浄度を得るのは不可能で
あり、現状の清浄度の大幅な改善も早急に実現す
ることは極めて困難である。また後者、つまり基
板中の酸素濃度を増加させることによつて積層欠
陥の発生を防止しようとする試み（L.E.Katz
and D.W.Hill；J.Electrochem.soc.125、1151
（1978）参照）は、極めて有効なものと考えられ
る。しかるに基板中の酸素濃度を増加させること
によつて積層欠陥をなくすという方法は次のよう
な２つの問題点がある。その第１は、基板となる
結晶を成長させるとき結晶回転数を増すと融解シ
リコン液面の振動等により転位が導入され易くな
ることである。また第２は、成長する単結晶中の
酸素濃度分布が結晶の長手方向で一様にならない
ことである。すなわち酸素の固液界面での偏析係
数ｋはｋ＝1.2と１より大きく、そのため単結晶
の種結晶側（ヘツド側）では酸素濃度を高くする
ことができるが、その反対側（テール側）では酸
素濃度が低くなつてしまう。第１表はヘツド側と
テール側での酸素濃度の測定例を示すものであ
る。但し測定は赤外吸収法によつて行い、酸素濃
度は△α×2.6×107／cm3（△αは酸素による赤外
吸収係数の増加分）として求めた。
導体基板中の欠陥密度を制御した半導体装置とそ
の製造方法に関する。 半導体基板上にエピタキシヤル層を形成した半
導体装置としては、バイポーラ型素子がその代表
といえる。バイポーラ素子は第１図の工程を経て
製造される。すなわち、先ず鏡面研摩を行つたＰ
型シリコン単結晶基体１（第１図ａ）の表面を酸
化し、写真蝕刻法にて所定部分の酸化膜を取除
き、露出したシリコン表面から例えば1250℃でア
ンチモンを所定の深さまで選択拡散する。第１図
ｂはこの状態を示し、２は酸化膜、３はアンチモ
ンが拡散してＮ型になつた部分を示す。次に酸化
膜２を弗酸にて除去した後四塩化シリコンの水素
還元法で基板１上にエピタキシヤル層４を成長さ
せる（第１図ｃ）。 しかしながらこのようにして得られたエピタキ
シヤル層４には通常、積層欠陥と呼ばれる欠陥５
が存在する。 この積層欠陥５の発生を防止するためにいくつ
かの方法が考えられている。その第１は拡散工程
を含むエピタキシヤル成長工程の清浄度の改善で
あり、第２は基板１に含まれる酸素濃度の増加で
ある。 しかるに、前者つまり工程の清浄度の改善はこ
の分野の当業者において常々努力されているとこ
ろであるが、理想的な清浄度を得るのは不可能で
あり、現状の清浄度の大幅な改善も早急に実現す
ることは極めて困難である。また後者、つまり基
板中の酸素濃度を増加させることによつて積層欠
陥の発生を防止しようとする試み（L.E.Katz
and D.W.Hill；J.Electrochem.soc.125、1151
（1978）参照）は、極めて有効なものと考えられ
る。しかるに基板中の酸素濃度を増加させること
によつて積層欠陥をなくすという方法は次のよう
な２つの問題点がある。その第１は、基板となる
結晶を成長させるとき結晶回転数を増すと融解シ
リコン液面の振動等により転位が導入され易くな
ることである。また第２は、成長する単結晶中の
酸素濃度分布が結晶の長手方向で一様にならない
ことである。すなわち酸素の固液界面での偏析係
数ｋはｋ＝1.2と１より大きく、そのため単結晶
の種結晶側（ヘツド側）では酸素濃度を高くする
ことができるが、その反対側（テール側）では酸
素濃度が低くなつてしまう。第１表はヘツド側と
テール側での酸素濃度の測定例を示すものであ
る。但し測定は赤外吸収法によつて行い、酸素濃
度は△α×2.6×107／cm3（△αは酸素による赤外
吸収係数の増加分）として求めた。
【表】
この表からもわかるように、高酸素濃度の結晶
はヘツド側の一部分に限られてしまい、従つて前
記積層欠陥の発生を防止できる単結晶はヘツド側
のものだけに限られることになる。我々の実験に
よるとヘツド側20％しか使うことができなかつ
た。 本発明は上記の点に鑑みてなされたもので、工
程の清浄度は現状のままで、かつ酸素濃度を高め
ることなく、ヘツド側からテール側までの全ての
単結晶を有効に使用できるようにすることを目的
とする。 本発明は、基板となる単結晶インゴツトもしく
は単結晶基板中に、1050℃で18時間熱処理した後
エツチングして光学顕微鏡で観察した場合に、
105／cm2以上の密度を有する欠陥を設けた基板を
用いて製造された半導体装置と、この半導体装置
を製造するに当り、所定の酸素濃度のシリコン半
導体基板を600℃乃至900℃の温度で所定時間熱処
理することによつて前記105／cm2以上の密度の欠
陥を生成するようにした製造方法に特徴がある。 以下図面を参照しながら本発明を詳細に説明す
る。 第２図は本発明による半導体装置の一実施例を
示す断面図である。図において１はＰ型基板、２
は酸化膜、３はＮ型拡散部、４はエピタキシヤル
層であり、バイポーラ素子を示している。こゝで
本発明の特徴は、基板１中に結晶欠陥６が所定の
密度以上存在することにある。以下この結晶欠陥
６を丸底ピツトと呼ぶことにする。 この丸底ピツト６はエピタキシヤル層中に発生
する積層欠陥と密接な関係があることが判明し、
我々の実験によりこの丸底ピツトの欠陥密度が
105／cm2以上である場合に、エピタキシヤル層中
の積層欠陥が許容できる範囲に抑えられることが
判つた。ここで105／cm2という値は基板を窒素雰
囲気において1050℃で18時間熱処理した後エツチ
ングして、光学顕微鏡で観察したときの欠陥密度
を表わしている。 第３図は上記105／cm2以上という値を実証する
ために、上述の如く1050℃、18時間の熱処理によ
つて現われる基板中の丸底ピツト密度と、このと
きのエピタキシヤル層中の積層欠陥密度との関係
を示したものである。図中〇印は通常の清浄度下
における実験値である。本図からわかるように、
多少のバラツキはあるものの、直線Ａでほぼ近似
される。そしてこの直線Ａから明らかなように、
丸底ピツトが増加する程エピタキシヤル層中積層
欠陥は減少している。 しかして一般に、許容できるエピタキシヤル層
中の積層欠陥は10個／cm2であるため、通常の清浄
度の工程でエピタキシヤル成長を行う場合には、
破線ａと破線ｂの交点よりも右下の領域に入るこ
とが必要となり、これを丸底ピツト密度で示せば
ほぼ105／cm2以上ということになる。 このように、丸底ピツト密度が105／cm2以上に
なるとエピタキシヤル層中の積層欠陥が10個／cm2
になるという現象が実験的に確かめられたが、こ
の現象が生じる理由は次のように考えられる。す
なわち単結晶基板中には微小な欠陥が存在し、こ
の微小欠陥によつて拡散を含むエピタキシヤル工
程中の汚染がゲツターされるため、この微小欠陥
が基板中に多く含まれる場合は、エピタキシヤル
層中に発生する積層欠陥の核（第１図ｃにおいて
符号７で示されている）がなくなり、その結果積
層欠陥の発生が防止される。1050℃、18時間の熱
処理は、上記基板中の微小欠陥を観察可能な大き
さにまで拡大するための処理である。 次に、以上に述べた105／cm2以上の欠陥密度を
有する基板の製造方法について説明する。 本発明においては、欠陥は600℃乃至900℃の低
温熱処理を施すことにより生成される。この低温
熱処理は拡散工程等を行う前の基板に対して行つ
てもよく、また拡散工程までに行われる熱処理に
よつて行つてもよい。 以下第４図に示す実験結果に基づき、説明を進
める。第４図はヘツド側の酸素濃度が1.0×
1018／cm2でテール側が6.7×1017／cm2の単結晶の各
部を基板１として用い、この基板１を温度800℃
で０乃至18時間低温熱処理してその後エピタキシ
ヤル成長層を形成した時の、単結晶のサンプル位
置と低温熱処理時間との関係を示したもので、図
中〇印はエピタキシヤル成長層中の積層欠陥が10
個／cm2以下の場合、×印は10個／cm2より多い場合
を示す。 この実験結果からわかるように、800℃の熱処
理の場合は、ヘツド側から作られた基板では１乃
至11時間の熱処理を行うことによりエピタキシヤ
ル層中の積層欠陥が10個／cm2以下となり、また結
晶の中央部分よりも作られた基板では８乃至20時
間、テール側から作られた基板では14時間以上で
それぞれ10個／cm2以下の積層欠陥とすることがで
きる。一方上記低温熱処理を行わない場合（０時
間）は、ヘツド側からテール側に亘る全ての部分
で、積層欠陥は10個／cm2より大きくなる。また結
晶のヘツド側では熱処理過剰の基板があつた。こ
れは基板中に積層欠陥が発生し、これがエピタキ
シヤル層中の積層欠陥を誘発したものと考えられ
る。 さらに、第４図において〇印で示されている基
板を1050℃で18時間熱処理した後エツチングして
光学顕微鏡で観察した結果、全てのものについて
その欠陥密度は105／cm2以上であり、一方第４図
において×印で示されている熱処理不足の基板に
おいては、欠陥密度は103〜104／cm2しかなかつ
た。 以上の説明から、1050℃で18時間熱処理した後
エツチングして光学顕微鏡で観察したときに
105／cm2以上の欠陥密度を有する基板を用い、そ
の上にエピタキシヤル層を形成する場合、このエ
ピタキシヤル層中に発生する積層欠陥は10個／cm2
以下に抑制されることがわかる。 次に、本発明の如き600℃乃至900℃の低温熱処
理を施すことによつて、酸素濃度を高めることな
く、丸底ピツトを増大させることができる理由を
述べる。 第５図は基板中の酸素濃度と丸底ピツト密度と
の関係を示したもので、図中●印は上記低温熱処
理を施こさないままで、1050℃で18時間の熱処理
を行い、エツチングして光学顕微鏡によつて測定
した結果を示し、一方〇印は800℃で６時間低温
熱処理を施した後1050℃、18時間熱処理してエツ
チングし、光学顕微鏡で観察したときの結果を示
す。 本図からわかるように、丸底ピツト密度は酸素
濃度によつて変化し、しかも本発明の如き低温熱
処理を施すことによつて丸底ピツト密度が増大す
る。我々は上記低温熱処理を650℃で24時間行つ
た場合についても実験したが、やはり同様の特性
が得られた。このように低温熱処理を行うことに
よつて同一酸素濃度でも丸底ピツト密度が増加す
るということは、とりもなおさず同一丸底ピツト
密度を得ようとする場合、本発明の如く低温熱処
理を施すことによつて、このときの酸素濃度を低
くすることができることを意味する。例えば
105／cm2の丸底ピツトを得るには、低温熱処理を
施さない場合は平均して11×1017／cm2の酸素濃度
を必要とするが、800℃、４時間の低温熱処理を
施すことにより９×1017／cm2程度でよいことにな
り、また650、24時間の低温熱処理を施すことに
より、７×1017／cm2程度でよいことになる。 以上述べたように本発明によれば、半導体基板
中に、105／cm2（1050℃、18時間の熱処理後の内
部の光学顕微鏡観察による値）以上の密度を有す
る欠陥を設けるようにしているので、本発明によ
る半導体基板上にエピタキシヤル層を形成した半
導体装置にあつては、基板中の酸素濃度を高める
ことなく、エピタキシヤル層中の積層欠陥の発生
を防止することができる。 以上は本発明をエピタキシヤル層を有する半導
体装置に適用した場合についての説明であるが、
本発明はこの実施例に限定されるものではなく、
例えばMOS IC、LSI等、半導体基板を用いる半
導体装置全般に亘つて適用することができる。以
下にMOSの例としてダイナミツク型RAM（ｄ−
RAM）に適用した場合について簡単に述べる。 我々は本発明による低温熱処理を施した基板と
この処理を施こさない基板とを出発材料として
16Kd−RAMを製造し、その歩留りを調べた。そ
の結果LSI製造プロセスを完了したウエーハのダ
イソータ歩留は第２表に示すようなものであつ
た。
はヘツド側の一部分に限られてしまい、従つて前
記積層欠陥の発生を防止できる単結晶はヘツド側
のものだけに限られることになる。我々の実験に
よるとヘツド側20％しか使うことができなかつ
た。 本発明は上記の点に鑑みてなされたもので、工
程の清浄度は現状のままで、かつ酸素濃度を高め
ることなく、ヘツド側からテール側までの全ての
単結晶を有効に使用できるようにすることを目的
とする。 本発明は、基板となる単結晶インゴツトもしく
は単結晶基板中に、1050℃で18時間熱処理した後
エツチングして光学顕微鏡で観察した場合に、
105／cm2以上の密度を有する欠陥を設けた基板を
用いて製造された半導体装置と、この半導体装置
を製造するに当り、所定の酸素濃度のシリコン半
導体基板を600℃乃至900℃の温度で所定時間熱処
理することによつて前記105／cm2以上の密度の欠
陥を生成するようにした製造方法に特徴がある。 以下図面を参照しながら本発明を詳細に説明す
る。 第２図は本発明による半導体装置の一実施例を
示す断面図である。図において１はＰ型基板、２
は酸化膜、３はＮ型拡散部、４はエピタキシヤル
層であり、バイポーラ素子を示している。こゝで
本発明の特徴は、基板１中に結晶欠陥６が所定の
密度以上存在することにある。以下この結晶欠陥
６を丸底ピツトと呼ぶことにする。 この丸底ピツト６はエピタキシヤル層中に発生
する積層欠陥と密接な関係があることが判明し、
我々の実験によりこの丸底ピツトの欠陥密度が
105／cm2以上である場合に、エピタキシヤル層中
の積層欠陥が許容できる範囲に抑えられることが
判つた。ここで105／cm2という値は基板を窒素雰
囲気において1050℃で18時間熱処理した後エツチ
ングして、光学顕微鏡で観察したときの欠陥密度
を表わしている。 第３図は上記105／cm2以上という値を実証する
ために、上述の如く1050℃、18時間の熱処理によ
つて現われる基板中の丸底ピツト密度と、このと
きのエピタキシヤル層中の積層欠陥密度との関係
を示したものである。図中〇印は通常の清浄度下
における実験値である。本図からわかるように、
多少のバラツキはあるものの、直線Ａでほぼ近似
される。そしてこの直線Ａから明らかなように、
丸底ピツトが増加する程エピタキシヤル層中積層
欠陥は減少している。 しかして一般に、許容できるエピタキシヤル層
中の積層欠陥は10個／cm2であるため、通常の清浄
度の工程でエピタキシヤル成長を行う場合には、
破線ａと破線ｂの交点よりも右下の領域に入るこ
とが必要となり、これを丸底ピツト密度で示せば
ほぼ105／cm2以上ということになる。 このように、丸底ピツト密度が105／cm2以上に
なるとエピタキシヤル層中の積層欠陥が10個／cm2
になるという現象が実験的に確かめられたが、こ
の現象が生じる理由は次のように考えられる。す
なわち単結晶基板中には微小な欠陥が存在し、こ
の微小欠陥によつて拡散を含むエピタキシヤル工
程中の汚染がゲツターされるため、この微小欠陥
が基板中に多く含まれる場合は、エピタキシヤル
層中に発生する積層欠陥の核（第１図ｃにおいて
符号７で示されている）がなくなり、その結果積
層欠陥の発生が防止される。1050℃、18時間の熱
処理は、上記基板中の微小欠陥を観察可能な大き
さにまで拡大するための処理である。 次に、以上に述べた105／cm2以上の欠陥密度を
有する基板の製造方法について説明する。 本発明においては、欠陥は600℃乃至900℃の低
温熱処理を施すことにより生成される。この低温
熱処理は拡散工程等を行う前の基板に対して行つ
てもよく、また拡散工程までに行われる熱処理に
よつて行つてもよい。 以下第４図に示す実験結果に基づき、説明を進
める。第４図はヘツド側の酸素濃度が1.0×
1018／cm2でテール側が6.7×1017／cm2の単結晶の各
部を基板１として用い、この基板１を温度800℃
で０乃至18時間低温熱処理してその後エピタキシ
ヤル成長層を形成した時の、単結晶のサンプル位
置と低温熱処理時間との関係を示したもので、図
中〇印はエピタキシヤル成長層中の積層欠陥が10
個／cm2以下の場合、×印は10個／cm2より多い場合
を示す。 この実験結果からわかるように、800℃の熱処
理の場合は、ヘツド側から作られた基板では１乃
至11時間の熱処理を行うことによりエピタキシヤ
ル層中の積層欠陥が10個／cm2以下となり、また結
晶の中央部分よりも作られた基板では８乃至20時
間、テール側から作られた基板では14時間以上で
それぞれ10個／cm2以下の積層欠陥とすることがで
きる。一方上記低温熱処理を行わない場合（０時
間）は、ヘツド側からテール側に亘る全ての部分
で、積層欠陥は10個／cm2より大きくなる。また結
晶のヘツド側では熱処理過剰の基板があつた。こ
れは基板中に積層欠陥が発生し、これがエピタキ
シヤル層中の積層欠陥を誘発したものと考えられ
る。 さらに、第４図において〇印で示されている基
板を1050℃で18時間熱処理した後エツチングして
光学顕微鏡で観察した結果、全てのものについて
その欠陥密度は105／cm2以上であり、一方第４図
において×印で示されている熱処理不足の基板に
おいては、欠陥密度は103〜104／cm2しかなかつ
た。 以上の説明から、1050℃で18時間熱処理した後
エツチングして光学顕微鏡で観察したときに
105／cm2以上の欠陥密度を有する基板を用い、そ
の上にエピタキシヤル層を形成する場合、このエ
ピタキシヤル層中に発生する積層欠陥は10個／cm2
以下に抑制されることがわかる。 次に、本発明の如き600℃乃至900℃の低温熱処
理を施すことによつて、酸素濃度を高めることな
く、丸底ピツトを増大させることができる理由を
述べる。 第５図は基板中の酸素濃度と丸底ピツト密度と
の関係を示したもので、図中●印は上記低温熱処
理を施こさないままで、1050℃で18時間の熱処理
を行い、エツチングして光学顕微鏡によつて測定
した結果を示し、一方〇印は800℃で６時間低温
熱処理を施した後1050℃、18時間熱処理してエツ
チングし、光学顕微鏡で観察したときの結果を示
す。 本図からわかるように、丸底ピツト密度は酸素
濃度によつて変化し、しかも本発明の如き低温熱
処理を施すことによつて丸底ピツト密度が増大す
る。我々は上記低温熱処理を650℃で24時間行つ
た場合についても実験したが、やはり同様の特性
が得られた。このように低温熱処理を行うことに
よつて同一酸素濃度でも丸底ピツト密度が増加す
るということは、とりもなおさず同一丸底ピツト
密度を得ようとする場合、本発明の如く低温熱処
理を施すことによつて、このときの酸素濃度を低
くすることができることを意味する。例えば
105／cm2の丸底ピツトを得るには、低温熱処理を
施さない場合は平均して11×1017／cm2の酸素濃度
を必要とするが、800℃、４時間の低温熱処理を
施すことにより９×1017／cm2程度でよいことにな
り、また650、24時間の低温熱処理を施すことに
より、７×1017／cm2程度でよいことになる。 以上述べたように本発明によれば、半導体基板
中に、105／cm2（1050℃、18時間の熱処理後の内
部の光学顕微鏡観察による値）以上の密度を有す
る欠陥を設けるようにしているので、本発明によ
る半導体基板上にエピタキシヤル層を形成した半
導体装置にあつては、基板中の酸素濃度を高める
ことなく、エピタキシヤル層中の積層欠陥の発生
を防止することができる。 以上は本発明をエピタキシヤル層を有する半導
体装置に適用した場合についての説明であるが、
本発明はこの実施例に限定されるものではなく、
例えばMOS IC、LSI等、半導体基板を用いる半
導体装置全般に亘つて適用することができる。以
下にMOSの例としてダイナミツク型RAM（ｄ−
RAM）に適用した場合について簡単に述べる。 我々は本発明による低温熱処理を施した基板と
この処理を施こさない基板とを出発材料として
16Kd−RAMを製造し、その歩留りを調べた。そ
の結果LSI製造プロセスを完了したウエーハのダ
イソータ歩留は第２表に示すようなものであつ
た。
【表】
第２表のうちテスト項目１はPN接合のリーク
電流が増加すると歩留りが悪くなる項目で、テス
ト項目２は半導体基板内の少数キヤリアライフタ
イムが関係する項目である。そして熱処理は800
℃で４時間酸素中で実施した。 第２表からも明らかなようにテスト項目１、２
共に800℃、４時間の熱処理を施した方が高歩留
りである。これは本発明の低温熱処理を行うこと
によつて導入された微小欠陥が製造工程中の汚染
をゲツターしたものと考えられる。 本発明による低温熱処理は、単結晶インゴツト
で行つても、基板製造プロセスの途中で行つて
も、また鏡面ウエーハにした後に行つてもその性
能は同じである。
電流が増加すると歩留りが悪くなる項目で、テス
ト項目２は半導体基板内の少数キヤリアライフタ
イムが関係する項目である。そして熱処理は800
℃で４時間酸素中で実施した。 第２表からも明らかなようにテスト項目１、２
共に800℃、４時間の熱処理を施した方が高歩留
りである。これは本発明の低温熱処理を行うこと
によつて導入された微小欠陥が製造工程中の汚染
をゲツターしたものと考えられる。 本発明による低温熱処理は、単結晶インゴツト
で行つても、基板製造プロセスの途中で行つて
も、また鏡面ウエーハにした後に行つてもその性
能は同じである。
第１図は半導体基板上にエピタキシヤル成長層
を有するバイポーラ素子の製造工程とその際発生
するエピタキシヤル層中の積層欠陥を示す図、第
２図は本発明による半導体装置の一実施例を示す
断面図、第３図は本発明により導入された基板中
の丸底ピツト密度とエピタキシヤル層中の積層欠
陥密度との関係を示す図、第４図は引上げにより
得られる単結晶の各部位置と本発明による低温熱
処理時間との関係を示す図、第５図は本発明によ
る基板中の丸底ピツト濃度と酸素濃度との関係を
示す図である。 １……半導体基板、３……拡散層、４……エピ
タキシヤル成長層、６……結晶欠陥（丸底ピツ
ト）。
を有するバイポーラ素子の製造工程とその際発生
するエピタキシヤル層中の積層欠陥を示す図、第
２図は本発明による半導体装置の一実施例を示す
断面図、第３図は本発明により導入された基板中
の丸底ピツト密度とエピタキシヤル層中の積層欠
陥密度との関係を示す図、第４図は引上げにより
得られる単結晶の各部位置と本発明による低温熱
処理時間との関係を示す図、第５図は本発明によ
る基板中の丸底ピツト濃度と酸素濃度との関係を
示す図である。 １……半導体基板、３……拡散層、４……エピ
タキシヤル成長層、６……結晶欠陥（丸底ピツ
ト）。
Claims (1)
- 【特許請求の範囲】 １ 酸素を含むシリコン単結晶半導体基体を600
℃乃至900℃の温度で所定の時間熱処理すること
によつて、欠陥を増加させ1050℃で18時間熱処理
した後エツチングして光学顕微鏡で観察した場合
において、前記単結晶半導体基体中に105／cm2以
上の欠陥密度となるような欠陥を生成する工程
と、この単結晶半導体基体上にエピタキシヤル半
導体層を形成する工程とを備えたことを特徴とす
る半導体装置の製造方法。 ２ 前記単結晶半導体基体に含まれる酸素の濃度
は10×1017／cm3以下であることを特徴とする特許
請求の範囲第１項記載の半導体装置の製造方法。 ３ 前記所定の熱処理時間は、引上げによつて得
られる単結晶のヘツド部において１乃至11時間中
央部において８乃至20時間、テール部において14
時間以上であることを特徴とする特許請求の範囲
第１項又は第２項記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9257979A JPS5617011A (en) | 1979-07-23 | 1979-07-23 | Semiconductor device and manufacture thereof |
| US06/328,685 US4564416A (en) | 1979-07-23 | 1981-12-08 | Method for producing a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9257979A JPS5617011A (en) | 1979-07-23 | 1979-07-23 | Semiconductor device and manufacture thereof |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14231889A Division JPH02138729A (ja) | 1989-06-03 | 1989-06-03 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5617011A JPS5617011A (en) | 1981-02-18 |
| JPH02849B2 true JPH02849B2 (ja) | 1990-01-09 |
Family
ID=14058334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9257979A Granted JPS5617011A (en) | 1979-07-23 | 1979-07-23 | Semiconductor device and manufacture thereof |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4564416A (ja) |
| JP (1) | JPS5617011A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10229093A (ja) * | 1997-02-17 | 1998-08-25 | Sumitomo Sitix Corp | シリコンエピタキシャルウェーハの製造方法 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57167634A (en) * | 1981-03-11 | 1982-10-15 | Fujitsu Ltd | Semiconductor device |
| US5289031A (en) * | 1990-08-21 | 1994-02-22 | Kabushiki Kaisha Toshiba | Semiconductor device capable of blocking contaminants |
| JP3011982B2 (ja) * | 1990-09-14 | 2000-02-21 | コマツ電子金属株式会社 | 半導体装置の製造方法 |
| JPH0897163A (ja) * | 1994-07-28 | 1996-04-12 | Hitachi Ltd | 半導体ウエハの製造方法、半導体ウエハ、半導体集積回路装置の製造方法および半導体集積回路装置 |
| DE19611043B4 (de) * | 1995-03-20 | 2006-02-16 | Toshiba Ceramics Co., Ltd. | Verfahren zum Herstellen eines Siliciumwafers, Verfahren zum Bilden eines Siliciumwafers und Verfahren zur Herstellung eines Halbleiterbauelements |
| WO1998025299A1 (fr) * | 1996-12-03 | 1998-06-11 | Sumitomo Metal Industries., Ltd. | Procede de fabrication d'une tranche epitaxiee semi-conductrice de silicium et d'un dispositif semi-conducteur |
| JP2001522141A (ja) | 1997-11-03 | 2001-11-13 | エーエスエム アメリカ インコーポレイテッド | 低質量サポートを用いたウェハの加工方法 |
| JP2006032799A (ja) * | 2004-07-20 | 2006-02-02 | Shin Etsu Handotai Co Ltd | シリコンエピタキシャルウェーハおよびその製造方法 |
| US9885123B2 (en) | 2011-03-16 | 2018-02-06 | Asm America, Inc. | Rapid bake of semiconductor substrate with upper linear heating elements perpendicular to horizontal gas flow |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| BE684801A (ja) * | 1965-08-05 | 1967-01-03 | ||
| US3997368A (en) * | 1975-06-24 | 1976-12-14 | Bell Telephone Laboratories, Incorporated | Elimination of stacking faults in silicon devices: a gettering process |
| US4018626A (en) * | 1975-09-10 | 1977-04-19 | International Business Machines Corporation | Impact sound stressing for semiconductor devices |
| US3976512A (en) * | 1975-09-22 | 1976-08-24 | Signetics Corporation | Method for reducing the defect density of an integrated circuit utilizing ion implantation |
| JPS5297666A (en) * | 1976-02-12 | 1977-08-16 | Hitachi Ltd | Production of semiconductor device containing pn junctions |
| US4069068A (en) * | 1976-07-02 | 1978-01-17 | International Business Machines Corporation | Semiconductor fabrication method for improved device yield by minimizing pipes between common conductivity type regions |
| JPS583375B2 (ja) * | 1979-01-19 | 1983-01-21 | 超エル・エス・アイ技術研究組合 | シリコン単結晶ウエハ−の製造方法 |
-
1979
- 1979-07-23 JP JP9257979A patent/JPS5617011A/ja active Granted
-
1981
- 1981-12-08 US US06/328,685 patent/US4564416A/en not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| J.ELECTROCHEM * |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10229093A (ja) * | 1997-02-17 | 1998-08-25 | Sumitomo Sitix Corp | シリコンエピタキシャルウェーハの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5617011A (en) | 1981-02-18 |
| US4564416A (en) | 1986-01-14 |
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