JPH10229192A - 半導体スイッチ素子 - Google Patents
半導体スイッチ素子Info
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- JPH10229192A JPH10229192A JP9312154A JP31215497A JPH10229192A JP H10229192 A JPH10229192 A JP H10229192A JP 9312154 A JP9312154 A JP 9312154A JP 31215497 A JP31215497 A JP 31215497A JP H10229192 A JPH10229192 A JP H10229192A
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- JP
- Japan
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- region
- strip
- conductivity type
- source
- base
- Prior art date
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
- H10D62/126—Top-view geometrical layouts of the regions or the junctions
- H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
Landscapes
- Thyristors (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】 （修正有）
【課題】改良された半導体スイッチ素子の提供。
【解決手段】第１伝導型のシリコン基体１１であって、
ベース領域を形成するために、第１の表面に反対の伝導
型ドープ領域１８をもち、第２のの表面に反対の伝導型
ドープ材料の細片１２をもつシリコン基体を含んでい
る。反対の伝導型材料の高ドープ分節領域１２ａは、細
片の横方向の境界の範囲内に完全に横たわり、それぞれ
が細片の境界に向く各側面に第１の幅のマージンを含む
ように横方向の境界に位置合わせされる。第１伝導型材
料の更なるドープ領域１３は、細片の境界に向く各側面
に第２の幅のマージンを含んでいる。第１および第２の
マージンが、金属−絶縁体−シリコンゲートチャンネル
のために更なる領域と基体との間の反対の伝導型材料の
中にあり、分節領域１２ａおよび更なる領域１３、のそ
れぞれの表面がソースターミナルとして用いるための共
通のオーム性接続接点を備えている。
ベース領域を形成するために、第１の表面に反対の伝導
型ドープ領域１８をもち、第２のの表面に反対の伝導型
ドープ材料の細片１２をもつシリコン基体を含んでい
る。反対の伝導型材料の高ドープ分節領域１２ａは、細
片の横方向の境界の範囲内に完全に横たわり、それぞれ
が細片の境界に向く各側面に第１の幅のマージンを含む
ように横方向の境界に位置合わせされる。第１伝導型材
料の更なるドープ領域１３は、細片の境界に向く各側面
に第２の幅のマージンを含んでいる。第１および第２の
マージンが、金属−絶縁体−シリコンゲートチャンネル
のために更なる領域と基体との間の反対の伝導型材料の
中にあり、分節領域１２ａおよび更なる領域１３、のそ
れぞれの表面がソースターミナルとして用いるための共
通のオーム性接続接点を備えている。
Description
【０００１】
【発明の属する技術分野】本発明は、絶縁ゲートバイポ
ーラトランジスター（ＩＧＢＴ：insulated gatebipola
r transistor）素子およびエミッタ切換サイリスタ素子
（emitter switched thyristor device）のような半導
体スイッチ素子に関する。
ーラトランジスター（ＩＧＢＴ：insulated gatebipola
r transistor）素子およびエミッタ切換サイリスタ素子
（emitter switched thyristor device）のような半導
体スイッチ素子に関する。
【０００２】
【従来の技術および発明が解決しようとする課題】寄生
サイリスタラッチングの問題を避けるために、ＩＧＢＴ
型素子は、それらの製造において用いられる写真蝕刻法
の精密な位置合わせによって非常に微細な形状に作られ
なければならない。これは、非常にありふれた構造をも
つ従前のバイポーラ素子と比較して、そのような素子の
生産を高価にする。したがって、ラッチングに対する抵
抗を犠牲にすることなく、位置合わせ精度の必要性を減
らすことのできる如何なる簡素化もが経済的な利益とな
る。
サイリスタラッチングの問題を避けるために、ＩＧＢＴ
型素子は、それらの製造において用いられる写真蝕刻法
の精密な位置合わせによって非常に微細な形状に作られ
なければならない。これは、非常にありふれた構造をも
つ従前のバイポーラ素子と比較して、そのような素子の
生産を高価にする。したがって、ラッチングに対する抵
抗を犠牲にすることなく、位置合わせ精度の必要性を減
らすことのできる如何なる簡素化もが経済的な利益とな
る。
【０００３】そのような構造のデザインの好適な概要が
「ＭＯＤＥＲＮ ＰＯＷＥＲ ＤＥＶＩＣＥ」（Ｂ．Ｊ
ａｙａｎｔ Ｂａｌｉｇａ著）の３５０〜４０１頁に見
出すことができる。この３９７〜３９８頁から、ゲート
に関して正確に位置合わせされなければならないｐ+ 拡
散領域を挿入することが必要であり、さらにこれが、後
に説明するように、素子のラッチング電流密度に重要で
あることを教わることができる。さらに、このラッチン
グに対する抵抗を改善するための構造の変形が、ＩＥＥ
Ｅ国際電子デバイス会議ダイジェストの要約１６．８、
８６０〜８６１頁に記載された「Ｎｏｎ ｌａｔｃｈ−
ｕｐ １２００ ｖｏｌｔ ｂｉｐｏｌａｒ ｍｏｄｅ
ＭＯＳＦＥＴ ｗｉｔｈ ｌａｒｇｅ ＳＯＡ」
（Ａ．Ｎａｋａｇａｗａ他著）から見てわかる。この変
形は、ラッチング抵抗を改善する一方で、ｐ+ 拡散領域
のための同様の処理すべき要求は依然としてそのままと
なる。また、この構造は、結果としてオン状態電圧を増
加させることで、実質的に有効チャンネル幅を減少させ
る。
「ＭＯＤＥＲＮ ＰＯＷＥＲ ＤＥＶＩＣＥ」（Ｂ．Ｊ
ａｙａｎｔ Ｂａｌｉｇａ著）の３５０〜４０１頁に見
出すことができる。この３９７〜３９８頁から、ゲート
に関して正確に位置合わせされなければならないｐ+ 拡
散領域を挿入することが必要であり、さらにこれが、後
に説明するように、素子のラッチング電流密度に重要で
あることを教わることができる。さらに、このラッチン
グに対する抵抗を改善するための構造の変形が、ＩＥＥ
Ｅ国際電子デバイス会議ダイジェストの要約１６．８、
８６０〜８６１頁に記載された「Ｎｏｎ ｌａｔｃｈ−
ｕｐ １２００ ｖｏｌｔ ｂｉｐｏｌａｒ ｍｏｄｅ
ＭＯＳＦＥＴ ｗｉｔｈ ｌａｒｇｅ ＳＯＡ」
（Ａ．Ｎａｋａｇａｗａ他著）から見てわかる。この変
形は、ラッチング抵抗を改善する一方で、ｐ+ 拡散領域
のための同様の処理すべき要求は依然としてそのままと
なる。また、この構造は、結果としてオン状態電圧を増
加させることで、実質的に有効チャンネル幅を減少させ
る。
【０００４】さらに、先行技術構造（ＥＰ−Ａ−０ ４
０５ １３８およびＥＰ−Ａ−０６９０ ５１２）に
は、高密度ｐ+ ドープ領域がｐベースの中に選択的に挿
入されるという構成が示されている。これらは、ｎソー
ス領域とｐベース領域との接合部において、電流の通過
によるオーム性（ohmic ）降下がおよそ０．５Ｖという
低い値を越えた場合に引き起こされるであろうｎソース
領域からの直接注入を招来することなく、オーム性ソー
ス電極への多数キャリア（ホール）の輸送のために優先
のパスを提供する。ｎソースは、互いにチャンネルパス
の２倍以上の長さとなる隙間を確保し、高密度領域に適
応した分節細片（segmented strip ）の形を成してい
る。また、与えられたセルのサイズの中の有効な全チャ
ンネル幅が、ｎソース細片に挿入された隙間の割合に従
って相当に減少される。一部分において、構成の関連し
た特徴は、Ａ．Ｎａｋａｇａｗａ他のそれと本質的に同
じように見える。ゲートと直角となる分節ソース細片の
列があるが、その目的は、その長さを減少することによ
ってチャンネルの飽和電流の減少を引き起こすことであ
る。この目的のため、ソース細片相互の間隔をＤと定義
し、電流の流れる方向のチャンネル長さをＬと定義した
場合、Ｄ＞２Ｌが必要となり、チャンネル幅を効果的に
減少する。本発明では、Ｄ＜２Ｌの方が好ましい。
０５ １３８およびＥＰ−Ａ−０６９０ ５１２）に
は、高密度ｐ+ ドープ領域がｐベースの中に選択的に挿
入されるという構成が示されている。これらは、ｎソー
ス領域とｐベース領域との接合部において、電流の通過
によるオーム性（ohmic ）降下がおよそ０．５Ｖという
低い値を越えた場合に引き起こされるであろうｎソース
領域からの直接注入を招来することなく、オーム性ソー
ス電極への多数キャリア（ホール）の輸送のために優先
のパスを提供する。ｎソースは、互いにチャンネルパス
の２倍以上の長さとなる隙間を確保し、高密度領域に適
応した分節細片（segmented strip ）の形を成してい
る。また、与えられたセルのサイズの中の有効な全チャ
ンネル幅が、ｎソース細片に挿入された隙間の割合に従
って相当に減少される。一部分において、構成の関連し
た特徴は、Ａ．Ｎａｋａｇａｗａ他のそれと本質的に同
じように見える。ゲートと直角となる分節ソース細片の
列があるが、その目的は、その長さを減少することによ
ってチャンネルの飽和電流の減少を引き起こすことであ
る。この目的のため、ソース細片相互の間隔をＤと定義
し、電流の流れる方向のチャンネル長さをＬと定義した
場合、Ｄ＞２Ｌが必要となり、チャンネル幅を効果的に
減少する。本発明では、Ｄ＜２Ｌの方が好ましい。
【０００５】ＥＰ−Ａ−０ ０６０ ９１２は、外部回
路にＭＯＳ素子を用いる純粋なバイポーラサイリスタ素
子の切換方法に関連している。カソード細片を含む素子
は、細片配向のないシート状のベース層を有している一
方、ベース層への接点がカソード細片の両端より外側と
なる部分以外に対して平行に延在するように見える。抑
制しなければならないような寄生サイリスタ動作がな
い。
路にＭＯＳ素子を用いる純粋なバイポーラサイリスタ素
子の切換方法に関連している。カソード細片を含む素子
は、細片配向のないシート状のベース層を有している一
方、ベース層への接点がカソード細片の両端より外側と
なる部分以外に対して平行に延在するように見える。抑
制しなければならないような寄生サイリスタ動作がな
い。
【０００６】ＷＯ ９３／０５５３５は、ＩＧＢＴ構造
を明らかにしているが、これはゲートに対して平行なソ
ース細片を有する溝構造である。
を明らかにしているが、これはゲートに対して平行なソ
ース細片を有する溝構造である。
【０００７】ＵＳ−Ａ−４ ９９４ ８７１は、溝型の
ＩＧＢＴ構造に関連し、平坦なものではない。それは、
ベース（ゲート）細片と直角となるソース細片を明らか
にしているが、細片の幅やＤ＜２Ｌの関係に関して考慮
していない。
ＩＧＢＴ構造に関連し、平坦なものではない。それは、
ベース（ゲート）細片と直角となるソース細片を明らか
にしているが、細片の幅やＤ＜２Ｌの関係に関して考慮
していない。
【０００８】また、ＵＳ−Ａ−５ ５８１ １００は、
ＩＧＢＴではなく、高ドープ伝導型の細片を同じ伝導型
の低ドープ領域中に有したＭＯＳＦＥＴで、反対型のも
のではない。ＵＳ−Ａ−４ ９６３ ９５０は、平坦で
はなく溝構造で、しかも細片がゲートと直角ではない。
ＪＰ−Ａ−７−０５０４０６は、純粋バイポーラ素子で
あり、したがってゲートや寄生サイリスタを有していな
い。ＪＰ−Ａ−６−１４０６２６は、電極が部分的に拡
散ベースおよびソース細片と直角に延在するが、後者は
互いに平行である。ＪＰ−Ａ−１−２１８０６５および
ＪＰ−Ａ−６０−１３０１６８は、平行ベースおよびエ
ミッタ電極細片構造であるが、ベース層が連続してお
り、細片状でない。
ＩＧＢＴではなく、高ドープ伝導型の細片を同じ伝導型
の低ドープ領域中に有したＭＯＳＦＥＴで、反対型のも
のではない。ＵＳ−Ａ−４ ９６３ ９５０は、平坦で
はなく溝構造で、しかも細片がゲートと直角ではない。
ＪＰ−Ａ−７−０５０４０６は、純粋バイポーラ素子で
あり、したがってゲートや寄生サイリスタを有していな
い。ＪＰ−Ａ−６−１４０６２６は、電極が部分的に拡
散ベースおよびソース細片と直角に延在するが、後者は
互いに平行である。ＪＰ−Ａ−１−２１８０６５および
ＪＰ−Ａ−６０−１３０１６８は、平行ベースおよびエ
ミッタ電極細片構造であるが、ベース層が連続してお
り、細片状でない。
【０００９】
【課題を解決するための手段】本発明によれば、第１の
伝導型のシリコン基体であって、その中にベース領域を
形成するために、第１の表面に反対の伝導型ドープ領域
をもち、かつ第２の、反対の表面に前記反対の伝導型ド
ープ材料の細片をもつシリコン基体と、前記細片の横方
向の境界の範囲内に完全に横たわり、それぞれが細片の
境界に向く各側面に第１の幅のマージンを含むように横
方向の境界に位置合わせされた前記反対の伝導型材料の
高ドープ分節領域と、前記分節領域を分割し、それぞれ
が細片の境界に向く各側面に第２の幅のマージンを含ん
だ前記第１の伝導型材料の更なるドープ領域とを含み、
前記第１および第２のマージンが、金属−絶縁体−シリ
コンゲートチャンネルのために前記更なる領域と前記基
体との間の前記反対の伝導型材料の中にあり、前記分節
領域および前記更なる領域のそれぞれの表面がソースタ
ーミナルとして用いるための共通のオーム性接続接点を
備える半導体スイッチ素子が提供される。
伝導型のシリコン基体であって、その中にベース領域を
形成するために、第１の表面に反対の伝導型ドープ領域
をもち、かつ第２の、反対の表面に前記反対の伝導型ド
ープ材料の細片をもつシリコン基体と、前記細片の横方
向の境界の範囲内に完全に横たわり、それぞれが細片の
境界に向く各側面に第１の幅のマージンを含むように横
方向の境界に位置合わせされた前記反対の伝導型材料の
高ドープ分節領域と、前記分節領域を分割し、それぞれ
が細片の境界に向く各側面に第２の幅のマージンを含ん
だ前記第１の伝導型材料の更なるドープ領域とを含み、
前記第１および第２のマージンが、金属−絶縁体−シリ
コンゲートチャンネルのために前記更なる領域と前記基
体との間の前記反対の伝導型材料の中にあり、前記分節
領域および前記更なる領域のそれぞれの表面がソースタ
ーミナルとして用いるための共通のオーム性接続接点を
備える半導体スイッチ素子が提供される。
【００１０】前記細片の方向に対して平行な前記分節領
域のそれぞれのエッジの長さが前記第２のマージンの幅
の２倍よりも多くないことが好ましい。
域のそれぞれのエッジの長さが前記第２のマージンの幅
の２倍よりも多くないことが好ましい。
【００１１】前記分節領域の区分けは、１５×１０-6ｍ
よりも多くなく、せいぜい１０×１０-6ｍ、もしくは５
×１０-6ｍであることが好ましい。
よりも多くなく、せいぜい１０×１０-6ｍ、もしくは５
×１０-6ｍであることが好ましい。
【００１２】もう一つの細片に対して前記反対の伝導材
料の一つの細片の中の前記更なる領域は、前記細片と直
角となる更なる領域の列を規定することが好ましい。
料の一つの細片の中の前記更なる領域は、前記細片と直
角となる更なる領域の列を規定することが好ましい。
【００１３】
【発明の実施の形態】以下、一例として、本発明が添付
の図面を参照して記述される。
の図面を参照して記述される。
【００１４】ＩＧＢＴの先行技術中において、ソース領
域を構成している素子の要素が、各細片のひとつのエッ
ジに沿って延在する金属−絶縁体−シリコン（ＭＩＳ）
チャンネル領域を含んだ細片の連続から成る一方、ラッ
チアップ現象、つまり自己保持型サイリスタ動作を防ぐ
ために必要となるソースとｐベースとの間の短絡が、Ｍ
ＩＳチャンネル領域から離隔したソース電極のエッジに
適用されている。これに対し、本発明に従って記述され
た素子は、各ソース細片を、露出したｐベース表面の領
域によって分割された一連のセグメントに分けているの
で、共通のオーム性接触がソースと露出したｐベース範
囲とに適用される際に、ＭＩＳ伝導チャンネルがベース
細片の列の方向に対して平行に延在する矩形状ソースセ
グメントの２つの側面に沿って横たわる一方、ｐベース
への短絡が同じセグメントの垂直なエッジに沿って横た
わる。
域を構成している素子の要素が、各細片のひとつのエッ
ジに沿って延在する金属−絶縁体−シリコン（ＭＩＳ）
チャンネル領域を含んだ細片の連続から成る一方、ラッ
チアップ現象、つまり自己保持型サイリスタ動作を防ぐ
ために必要となるソースとｐベースとの間の短絡が、Ｍ
ＩＳチャンネル領域から離隔したソース電極のエッジに
適用されている。これに対し、本発明に従って記述され
た素子は、各ソース細片を、露出したｐベース表面の領
域によって分割された一連のセグメントに分けているの
で、共通のオーム性接触がソースと露出したｐベース範
囲とに適用される際に、ＭＩＳ伝導チャンネルがベース
細片の列の方向に対して平行に延在する矩形状ソースセ
グメントの２つの側面に沿って横たわる一方、ｐベース
への短絡が同じセグメントの垂直なエッジに沿って横た
わる。
【００１５】この素子特有の利点は、ｎソースセグメン
トを規定するために必要となるマスキングが、ｐベース
を規定するために用いられるマスクの列構造に対して本
質的に垂直に横たわる微細列構造から成ることである。
次に、ｎソースセグメントの列は、ｐベースマスクの列
の相互作用によって自己選択されたｎソースマスクの列
の対応する区分から成るので、ｐベース細片の長さに沿
って横たわるｎソースセグメントの列の各セグメント
が、ｎソースマスクの異なる垂直な列成分の自動選択さ
れた部分となる。自動選択は、ｎソースマスク列の不必
要な部分が、実質的な効果を持たないｎ型ソースドーパ
ントの沈積物上のポリシリコンゲート層によって露にさ
れるという事実から起こる。したがって、ｐベースの列
に沿って横たわるｎソースセグメントの列は、ｐベース
細片の既存の列の相互作用によってそれらを生じたｎソ
ースマスクの列に対して直角となる。
トを規定するために必要となるマスキングが、ｐベース
を規定するために用いられるマスクの列構造に対して本
質的に垂直に横たわる微細列構造から成ることである。
次に、ｎソースセグメントの列は、ｐベースマスクの列
の相互作用によって自己選択されたｎソースマスクの列
の対応する区分から成るので、ｐベース細片の長さに沿
って横たわるｎソースセグメントの列の各セグメント
が、ｎソースマスクの異なる垂直な列成分の自動選択さ
れた部分となる。自動選択は、ｎソースマスク列の不必
要な部分が、実質的な効果を持たないｎ型ソースドーパ
ントの沈積物上のポリシリコンゲート層によって露にさ
れるという事実から起こる。したがって、ｐベースの列
に沿って横たわるｎソースセグメントの列は、ｐベース
細片の既存の列の相互作用によってそれらを生じたｎソ
ースマスクの列に対して直角となる。
【００１６】この結果、本発明に従って記述された素子
は、ｐベース細片中の複数のｎソースセグメントから成
り、それらがベース細片と直角のｎソースセグメントの
列となる。ｎソースセグメント相互間の空間は、ｐ型ベ
ースへの接触領域として用いられ、共通のオーム性接触
によってこれらの領域をｎソースセグメントへ短絡す
る。この目的は、そのカソード（ｎソースセグメントに
よって形成された）と、そのベース（ｐベース細片から
形成された）との間に短絡をもたらすことによって寄生
サイリスタ動作を抑制することである。この短絡の実効
抵抗は、ｎソースセグメントの幅および深さと、ｐおよ
びｎ型領域をそれぞれ形成する２つの拡散の形状によっ
て決定される。この寄生サイリスタの抑制が達成しよう
とする目的は、素子の他の電気的パラメータに好ましく
ない影響を与えることなく、便利な方法で最終的なＩＧ
ＢＴのラッチング電流密度を改善することである。
は、ｐベース細片中の複数のｎソースセグメントから成
り、それらがベース細片と直角のｎソースセグメントの
列となる。ｎソースセグメント相互間の空間は、ｐ型ベ
ースへの接触領域として用いられ、共通のオーム性接触
によってこれらの領域をｎソースセグメントへ短絡す
る。この目的は、そのカソード（ｎソースセグメントに
よって形成された）と、そのベース（ｐベース細片から
形成された）との間に短絡をもたらすことによって寄生
サイリスタ動作を抑制することである。この短絡の実効
抵抗は、ｎソースセグメントの幅および深さと、ｐおよ
びｎ型領域をそれぞれ形成する２つの拡散の形状によっ
て決定される。この寄生サイリスタの抑制が達成しよう
とする目的は、素子の他の電気的パラメータに好ましく
ない影響を与えることなく、便利な方法で最終的なＩＧ
ＢＴのラッチング電流密度を改善することである。
【００１７】図１を参照すれば、Ｂａｌｉｇａに従った
先行技術の構成の垂直断面部分が示されている。この素
子は全体として、それぞれセルと称され、グループを成
して繰り返される多数の区分を含んでいる。図は、グル
ープ内でそれ自身が左から右へ何回も繰り返すことを予
期させるであろう。示された区分は、ｐ+ 領域２を形成
するために、その中にｐ型ドーパントの細片が拡散され
た高電気抵抗率ｎ型シリコンの基体１から成る。
先行技術の構成の垂直断面部分が示されている。この素
子は全体として、それぞれセルと称され、グループを成
して繰り返される多数の区分を含んでいる。図は、グル
ープ内でそれ自身が左から右へ何回も繰り返すことを予
期させるであろう。示された区分は、ｐ+ 領域２を形成
するために、その中にｐ型ドーパントの細片が拡散され
た高電気抵抗率ｎ型シリコンの基体１から成る。
【００１８】次に、薄膜ゲート酸化物４および伝導性ポ
リシリコン５の連続する層が適用されている。各セルに
おいて、オリジナルのｐ領域２のエッジに正確に位置合
わせされた窓９がこれら２つの層の中に開口されている
ので、ｐ+ ベース領域２（各延長部分はｐ+ ベース領域
の先の主要部分よりも低い密度である）にそれぞれ側方
延長部分２ａを形成するためにさらにｐおよびｎ型ドー
パントを挿入し、かつ拡散することができ、さらにｎソ
ース領域３が、その部分２および２ａの間の変わり目に
またがった表面でベースに注入される。厚いＣＶＤ（ch
emical vapourdeposited ）酸化物層６が、その後すべ
ての上に沈積され、さらに各セルにおいて、ｎソース３
の内方エッジとその間に横たわっているｐ+ ベース細片
領域２の中央部とを露出させるために同様に窓が開けら
れる。ソース電極７としての接点金属被覆は、残った酸
化物６の上に横たわり、各グループのセルのすべての露
出した範囲に接触し、かつ接合するために適用される。
素子のアノード（しばしばコレクタと称される）は、主
電流の流れのための対極（counter-electrode ）が付け
られたｎ基体１の下方面に形成されたｐ層８から成る。
各セルにおいて、アノードを相対的に高電位に保持し、
かつｎソースを接地すると、伝導性ポリシリコン層５に
加えた小さい電位がベースの延長部分２ａの表面で反転
チャンネルの組成を刺激し、ｎソース３からｎ基体１ま
で電子のための伝導性パスを作る。そのとき素子は、ｐ
ｉｎダイオードのように振る舞い、アノードｐ層８がｎ
基体１にホールを注入する。これらは、ソース電極７に
向けて流れ、ｐ+ ベース細片領域２に滞りなく集められ
る。ホール電流の存在によるｎソース３からｐ+ ベース
細片領域２への直接注入およびその結果として生じるサ
イリスタラッチングの危険を避けるために、そこから起
こるオーム性電位が、これら２つの領域のすぐとなりの
接合部では約０．５Ｖという低い値を越えないことが必
要である。換言すれば、ベースの中のホール電流の流れ
にとっての抵抗性の障害は、できるだけ低く保たれるべ
きである。
リシリコン５の連続する層が適用されている。各セルに
おいて、オリジナルのｐ領域２のエッジに正確に位置合
わせされた窓９がこれら２つの層の中に開口されている
ので、ｐ+ ベース領域２（各延長部分はｐ+ ベース領域
の先の主要部分よりも低い密度である）にそれぞれ側方
延長部分２ａを形成するためにさらにｐおよびｎ型ドー
パントを挿入し、かつ拡散することができ、さらにｎソ
ース領域３が、その部分２および２ａの間の変わり目に
またがった表面でベースに注入される。厚いＣＶＤ（ch
emical vapourdeposited ）酸化物層６が、その後すべ
ての上に沈積され、さらに各セルにおいて、ｎソース３
の内方エッジとその間に横たわっているｐ+ ベース細片
領域２の中央部とを露出させるために同様に窓が開けら
れる。ソース電極７としての接点金属被覆は、残った酸
化物６の上に横たわり、各グループのセルのすべての露
出した範囲に接触し、かつ接合するために適用される。
素子のアノード（しばしばコレクタと称される）は、主
電流の流れのための対極（counter-electrode ）が付け
られたｎ基体１の下方面に形成されたｐ層８から成る。
各セルにおいて、アノードを相対的に高電位に保持し、
かつｎソースを接地すると、伝導性ポリシリコン層５に
加えた小さい電位がベースの延長部分２ａの表面で反転
チャンネルの組成を刺激し、ｎソース３からｎ基体１ま
で電子のための伝導性パスを作る。そのとき素子は、ｐ
ｉｎダイオードのように振る舞い、アノードｐ層８がｎ
基体１にホールを注入する。これらは、ソース電極７に
向けて流れ、ｐ+ ベース細片領域２に滞りなく集められ
る。ホール電流の存在によるｎソース３からｐ+ ベース
細片領域２への直接注入およびその結果として生じるサ
イリスタラッチングの危険を避けるために、そこから起
こるオーム性電位が、これら２つの領域のすぐとなりの
接合部では約０．５Ｖという低い値を越えないことが必
要である。換言すれば、ベースの中のホール電流の流れ
にとっての抵抗性の障害は、できるだけ低く保たれるべ
きである。
【００１９】次に図２を参照すれば、Ａ．Ｎａｋａｇａ
ｗａ他によって発表された図１の構造に対する変形は、
チャンネルパスを形成するためにｐ+ ベース細片領域２
の唯一のエッジを用いている。パターンが繰り返すの
で、次のｐ+ ベース細片領域２の反対側のエッジが、延
長されたベース領域２ａを必要とせず、対応するｎソー
スを有していない。したがってアノード８から到着した
ホール電流は、矢印で示すように、ｎソース領域３のそ
れぞれの側に流れることができる。しかしながら、この
改善に対するペナルティーは、与えられた総電流のため
に増加されたチャンネル電流密度となる有効チャンネル
幅の減少である。
ｗａ他によって発表された図１の構造に対する変形は、
チャンネルパスを形成するためにｐ+ ベース細片領域２
の唯一のエッジを用いている。パターンが繰り返すの
で、次のｐ+ ベース細片領域２の反対側のエッジが、延
長されたベース領域２ａを必要とせず、対応するｎソー
スを有していない。したがってアノード８から到着した
ホール電流は、矢印で示すように、ｎソース領域３のそ
れぞれの側に流れることができる。しかしながら、この
改善に対するペナルティーは、与えられた総電流のため
に増加されたチャンネル電流密度となる有効チャンネル
幅の減少である。
【００２０】ＥＰ−Ａ−０ ６９０ ５１２によって発
表された更なる変形は、与えられたいずれの断面図にお
いても、図２の右側、もしくは左側バージョンとして現
れ、これらがｐ+ ベース細片領域の長さに沿って交互と
なる構造である。したがって、それは、空間効率に関し
て本質的にＡ．Ｎａｋａｇａｗａ他の素子と同じペナル
ティーを負う。
表された更なる変形は、与えられたいずれの断面図にお
いても、図２の右側、もしくは左側バージョンとして現
れ、これらがｐ+ ベース細片領域の長さに沿って交互と
なる構造である。したがって、それは、空間効率に関し
て本質的にＡ．Ｎａｋａｇａｗａ他の素子と同じペナル
ティーを負う。
【００２１】図３を参照すれば、本発明に係る素子の一
例の一部を切り欠いた全体図が示されている。高電気抵
抗率ｎ型シリコンの基体ウェハ１１には、アノード１８
を形成するために、第１（下方）の表面にｐ型ドーパン
トを拡散してある。第２（上方）の表面には、伝導性ポ
リシリコン層１５によって覆われる薄膜ゲート酸化物層
１４が延びている。それから第２の表面はマスクされ、
ポリシリコンおよび酸化物層１５，１４が、基体表面を
露出させる平行な細片状の窓１９を形成するためにエッ
チングされる。各窓１９において、ｐ型ドーパントが高
エネルギインパクトによって植え込まれ、ｐベース細片
１２を形成するために露出された表面に拡散される。こ
の拡散工程は、基体の中へのその深さと同様の広がりに
よって各ｐベース細片１２がポリシリコンおよび酸化物
マスキング層１５，１４の両エッジの下で横方向に広が
るようにさせる。次のマスクは、ｐベース細片１２の配
向と直角に延びる更なる細片２０を規定し、かつ露出す
るために用いられ、例えば約３×１０15ａｔｏｍｓ／ｃ
ｍ2 という特定の密度のｎ型ドーパントが同様に注入さ
れる。次に、このマスクが取り除かれ、さらに第２の表
面のすべてに、ｎ型注入よりもより小さい特定の密度、
例えば約３×１０14ａｔｏｍｓ／ｃｍ2 のｐ型ドーパン
トが注入される。次に、２つの注入された種が、それぞ
れｐ型ディフューザントを過剰にドーピングすることに
よってｎ+ ソース分節領域１３を形成し、かつ先のディ
フューザントを補強することによってｐベース細片１２
の高ドープｐ+ 分節領域１２ａを形成するために同時に
拡散される。ｐドーパント注入が第２の表面のすべての
上に作られたけれども、ｎドーパントのより高い密度が
それを支配的にするので、ｎドーパントが注入されなか
ったｐベース細片１２の露出された表面の範囲にだけ有
効である。それから、ＣＶＤ酸化物（典型的にＳｉＯ
2 ）の厚い誘電層１６が第２の表面のすべての上に沈積
され、写真平版でマスクされ、ｎ+ ソース分節領域１３
の表面だけの中央部分およびｐベースの軸に沿って横た
わる補強されたｐ+ ベース分節領域１２ａを窓２１（ｐ
ベース細片１２のために先に規定されたものより狭い）
の中に露出させるためにエッチングされる。最後に、ｎ
+ ソース領域１３のための一体となった接触電極１７お
よびｐ+ ベース領域１２ａの補強として、金属被覆の層
が沈積される。素子の制御チャンネル領域２２に対する
ゲートとして作用する伝導性ポリシリコン層１５への接
点は、図に示された範囲の外側周辺に作られ、如何なる
適切な方法によっても効果を生じるであろう。
例の一部を切り欠いた全体図が示されている。高電気抵
抗率ｎ型シリコンの基体ウェハ１１には、アノード１８
を形成するために、第１（下方）の表面にｐ型ドーパン
トを拡散してある。第２（上方）の表面には、伝導性ポ
リシリコン層１５によって覆われる薄膜ゲート酸化物層
１４が延びている。それから第２の表面はマスクされ、
ポリシリコンおよび酸化物層１５，１４が、基体表面を
露出させる平行な細片状の窓１９を形成するためにエッ
チングされる。各窓１９において、ｐ型ドーパントが高
エネルギインパクトによって植え込まれ、ｐベース細片
１２を形成するために露出された表面に拡散される。こ
の拡散工程は、基体の中へのその深さと同様の広がりに
よって各ｐベース細片１２がポリシリコンおよび酸化物
マスキング層１５，１４の両エッジの下で横方向に広が
るようにさせる。次のマスクは、ｐベース細片１２の配
向と直角に延びる更なる細片２０を規定し、かつ露出す
るために用いられ、例えば約３×１０15ａｔｏｍｓ／ｃ
ｍ2 という特定の密度のｎ型ドーパントが同様に注入さ
れる。次に、このマスクが取り除かれ、さらに第２の表
面のすべてに、ｎ型注入よりもより小さい特定の密度、
例えば約３×１０14ａｔｏｍｓ／ｃｍ2 のｐ型ドーパン
トが注入される。次に、２つの注入された種が、それぞ
れｐ型ディフューザントを過剰にドーピングすることに
よってｎ+ ソース分節領域１３を形成し、かつ先のディ
フューザントを補強することによってｐベース細片１２
の高ドープｐ+ 分節領域１２ａを形成するために同時に
拡散される。ｐドーパント注入が第２の表面のすべての
上に作られたけれども、ｎドーパントのより高い密度が
それを支配的にするので、ｎドーパントが注入されなか
ったｐベース細片１２の露出された表面の範囲にだけ有
効である。それから、ＣＶＤ酸化物（典型的にＳｉＯ
2 ）の厚い誘電層１６が第２の表面のすべての上に沈積
され、写真平版でマスクされ、ｎ+ ソース分節領域１３
の表面だけの中央部分およびｐベースの軸に沿って横た
わる補強されたｐ+ ベース分節領域１２ａを窓２１（ｐ
ベース細片１２のために先に規定されたものより狭い）
の中に露出させるためにエッチングされる。最後に、ｎ
+ ソース領域１３のための一体となった接触電極１７お
よびｐ+ ベース領域１２ａの補強として、金属被覆の層
が沈積される。素子の制御チャンネル領域２２に対する
ゲートとして作用する伝導性ポリシリコン層１５への接
点は、図に示された範囲の外側周辺に作られ、如何なる
適切な方法によっても効果を生じるであろう。
【００２２】その構造の形態は、図４から７を参照する
ことによってよりよく理解されるであろう。図４は、ゲ
ート誘電およびソース金属被覆層が適用される以前の本
発明に係る素子の一例の一部分の表面の平面視を示し、
図５は、図４におけるＡ−Ａ′線断面を示し、図６は、
Ｂ−Ｂ′線の対応する断面を示し、そして図７は、図４
におけるＣ−Ｃ′線断面である。したがって、図３に関
連した上の記述は、これらの図を記述するためにも役に
立つ。図８−１０は、ｐベース領域１２，１２ａの中の
多数電流の流れの方向を示す。
ことによってよりよく理解されるであろう。図４は、ゲ
ート誘電およびソース金属被覆層が適用される以前の本
発明に係る素子の一例の一部分の表面の平面視を示し、
図５は、図４におけるＡ−Ａ′線断面を示し、図６は、
Ｂ−Ｂ′線の対応する断面を示し、そして図７は、図４
におけるＣ−Ｃ′線断面である。したがって、図３に関
連した上の記述は、これらの図を記述するためにも役に
立つ。図８−１０は、ｐベース領域１２，１２ａの中の
多数電流の流れの方向を示す。
【００２３】図８は、図６におけるＢ−Ｂ′線と同じ基
本断面を示すが、ＣＶＤ酸化物誘電層１６およびソース
電極層１７を追加している。矢印は、区分が切れた付近
においてｎ型基体１１からｐベース細片１２に到着する
多数ホール電流によってとられたパスを辿る。この電流
の流れは、一時的にｐベース細片１２の内部を通過する
だけであり、それからソース−ベース接合部に対して平
行に延びる相対的に高伝導の補強されたｐ+ 分節領域１
２ａにおいて横方向へ続き、それ故、意味のないバイア
スがソース−ベース接合部を横切って発生するようにな
る。
本断面を示すが、ＣＶＤ酸化物誘電層１６およびソース
電極層１７を追加している。矢印は、区分が切れた付近
においてｎ型基体１１からｐベース細片１２に到着する
多数ホール電流によってとられたパスを辿る。この電流
の流れは、一時的にｐベース細片１２の内部を通過する
だけであり、それからソース−ベース接合部に対して平
行に延びる相対的に高伝導の補強されたｐ+ 分節領域１
２ａにおいて横方向へ続き、それ故、意味のないバイア
スがソース−ベース接合部を横切って発生するようにな
る。
【００２４】図９は、図７において示した図４のＣ−
Ｃ′線断面と本質的に同じであり、矢印は、区分が切れ
た付近においてｎ型基体１１からｐベース細片１２に到
着する多数ホール電流によってとられたパスを辿る。ｐ
ベース細片１２の軸に対して平行となる多数電流によっ
てとられた横方向のパス（すなわち水平方向の変位）
は、ｎ+ ソース領域の幅（図９中の寸法Ｗ）の半分より
も決して多くない。寸法Ｗ（ｐベース細片１２に沿った
分節ｐ+ 領域１２ａの区分け）は、好ましくは１５×１
０-6ｍより多くなく、せいぜい１０×１０-6ｍ、もしく
は５×１０-6ｍである。これは、マスクレジストレーシ
ョン精度に依存することなく、容易に制御できる寸法で
ある。
Ｃ′線断面と本質的に同じであり、矢印は、区分が切れ
た付近においてｎ型基体１１からｐベース細片１２に到
着する多数ホール電流によってとられたパスを辿る。ｐ
ベース細片１２の軸に対して平行となる多数電流によっ
てとられた横方向のパス（すなわち水平方向の変位）
は、ｎ+ ソース領域の幅（図９中の寸法Ｗ）の半分より
も決して多くない。寸法Ｗ（ｐベース細片１２に沿った
分節ｐ+ 領域１２ａの区分け）は、好ましくは１５×１
０-6ｍより多くなく、せいぜい１０×１０-6ｍ、もしく
は５×１０-6ｍである。これは、マスクレジストレーシ
ョン精度に依存することなく、容易に制御できる寸法で
ある。
【００２５】図１０（矢印がチャンネル領域２２の中の
電子流れの方向を示す）は、図８および９に示した多数
キャリア電流の流れの平面視の組み合わせを示す。細片
１２の中において分節領域１２およびｎ+ ソース領域１
３は、それぞれ細片の境界へ向く各側面に幅のマージン
を有している。本実施例において、領域１２ａ，１３の
ための幅のマージンは、実質的に同じものである。その
細片の方向に対して平行となる領域１２ａのそれぞれの
エッジの長さ（すなわちその幅Ｄ）は、領域１３のため
の幅のマージン（Ｌ）の２倍より多くない。各チャンネ
ル領域２２の有効なパス長さがＬであり、各ｎ+ ソース
分節領域１３の両側面からの電子電流の分岐のためにそ
れがチャンネルを通じてｎ基体１１へ流れるので、素子
の各チャンネル領域２２の有効な総実効幅がｎ+ ソース
分節領域１３の幅Ｗの総和よりも大きくなるだろう。
電子流れの方向を示す）は、図８および９に示した多数
キャリア電流の流れの平面視の組み合わせを示す。細片
１２の中において分節領域１２およびｎ+ ソース領域１
３は、それぞれ細片の境界へ向く各側面に幅のマージン
を有している。本実施例において、領域１２ａ，１３の
ための幅のマージンは、実質的に同じものである。その
細片の方向に対して平行となる領域１２ａのそれぞれの
エッジの長さ（すなわちその幅Ｄ）は、領域１３のため
の幅のマージン（Ｌ）の２倍より多くない。各チャンネ
ル領域２２の有効なパス長さがＬであり、各ｎ+ ソース
分節領域１３の両側面からの電子電流の分岐のためにそ
れがチャンネルを通じてｎ基体１１へ流れるので、素子
の各チャンネル領域２２の有効な総実効幅がｎ+ ソース
分節領域１３の幅Ｗの総和よりも大きくなるだろう。
【００２６】図１１（図８の拡大図）および図１２（図
９の拡大図）は、図３に用いた参照番号を付した本発明
に係る構造の典型的な（限定するものではない）寸法の
例を与える。
９の拡大図）は、図３に用いた参照番号を付した本発明
に係る構造の典型的な（限定するものではない）寸法の
例を与える。
【００２７】その構造および工程順序の利点は、先行技
術の平坦な素子と違って、ｐベース細片１２、ｐベース
細片１２のｐ+ 補強分節領域１２ａおよびｎ+ ソース分
節領域１３のそれぞれの幅が、酸化物／ポリシリコン層
中の同様の窓１９によって定義されることである。ｐベ
ース細片１２と直角に延在するｎ+ ソース分節領域１３
の列のために要求される唯一の位置合わせは、それらの
両末端がｐベースの不活性な部分により広く納めること
ができるように配置することであり、それによって緩め
られた許容範囲を許す。ｐベースのｐ+ 補強分節領域１
２ａの広さは、第１のｐベース細片窓とｎソースマスク
との組み合わせによって十分に定義される。
術の平坦な素子と違って、ｐベース細片１２、ｐベース
細片１２のｐ+ 補強分節領域１２ａおよびｎ+ ソース分
節領域１３のそれぞれの幅が、酸化物／ポリシリコン層
中の同様の窓１９によって定義されることである。ｐベ
ース細片１２と直角に延在するｎ+ ソース分節領域１３
の列のために要求される唯一の位置合わせは、それらの
両末端がｐベースの不活性な部分により広く納めること
ができるように配置することであり、それによって緩め
られた許容範囲を許す。ｐベースのｐ+ 補強分節領域１
２ａの広さは、第１のｐベース細片窓とｎソースマスク
との組み合わせによって十分に定義される。
【００２８】更なる利点は、効果的な能動素子エリアの
損失がより少ない、寄生サイリスタラッチングに対する
よい抵抗であり、あるいはその他の動作が上で説明した
先行技術デザインよりも妥協できることである。
損失がより少ない、寄生サイリスタラッチングに対する
よい抵抗であり、あるいはその他の動作が上で説明した
先行技術デザインよりも妥協できることである。
【００２９】また更なる利点は、ｐベースのｐ+ 接点領
域がゲートのエッジに対して平行でないため、ゲート酸
化物の窓は、ｐ+ 領域拡散（窓のエッジのまわりの横方
向の拡散長さを含む）の幅に適応させる必要がなく、従
って先行技術に比較して、２つのチャンネル領域の間の
隙間が減少することを許す。これがまた、全セル幅をよ
り減少させることを可能とし、それによって素子の不活
性エリアの活性割合を改善する。
域がゲートのエッジに対して平行でないため、ゲート酸
化物の窓は、ｐ+ 領域拡散（窓のエッジのまわりの横方
向の拡散長さを含む）の幅に適応させる必要がなく、従
って先行技術に比較して、２つのチャンネル領域の間の
隙間が減少することを許す。これがまた、全セル幅をよ
り減少させることを可能とし、それによって素子の不活
性エリアの活性割合を改善する。
【００３０】このソースサイド構造は、パンチスルーや
ノンパンチスルー、ｎバッファ、ｐアノードや短絡アノ
ードデザインなどの現在用いられている既知の如何なる
アノード構造とでも組み合わすことができる。
ノンパンチスルー、ｎバッファ、ｐアノードや短絡アノ
ードデザインなどの現在用いられている既知の如何なる
アノード構造とでも組み合わすことができる。
【００３１】ｐベースディフュージョンの処理も、図１
１に示した寸法に影響する。このｐディフュージョンの
制限は、ｎ+ ソースの下の総電荷がブロッキング状態に
ある空乏領域のパンチスルーを止めるために十分になる
ことである。同時に、ｐベース／ｎ+ ソースインターセ
プトでの密度は、チャンネル構成のための該当する閾値
電圧を確保するのに十分低いに違いない。ｐベースへの
最高ドーパント密度が表面に位置されるとき、素子を必
要な大きさにするために最悪の事態が起こる。対照的
に、例えば高エネルギ注入、もしくは対立する閾値調節
注入などの最高ドーパント密度を表面下に置く如何なる
手段もが、より大きいｎ+ ソース幅を考慮に入れ、それ
故、ラッチングの開始以前にソースの下のシート抵抗
が、より高いホール電流を考慮に入れて下げられること
ができる。
１に示した寸法に影響する。このｐディフュージョンの
制限は、ｎ+ ソースの下の総電荷がブロッキング状態に
ある空乏領域のパンチスルーを止めるために十分になる
ことである。同時に、ｐベース／ｎ+ ソースインターセ
プトでの密度は、チャンネル構成のための該当する閾値
電圧を確保するのに十分低いに違いない。ｐベースへの
最高ドーパント密度が表面に位置されるとき、素子を必
要な大きさにするために最悪の事態が起こる。対照的
に、例えば高エネルギ注入、もしくは対立する閾値調節
注入などの最高ドーパント密度を表面下に置く如何なる
手段もが、より大きいｎ+ ソース幅を考慮に入れ、それ
故、ラッチングの開始以前にソースの下のシート抵抗
が、より高いホール電流を考慮に入れて下げられること
ができる。
【００３２】交換されることができるｎソース注入／ｐ
+ 注入という工程順序は、ｐ+ 注入がマスクされ、注入
されたｐ+ 電荷が注入されたｎ+ ソース電荷より大きい
ことを与える。ｐ+ 注入は、それからマスクされ、さら
にｎ+ ソースが自己調整（すなわち、第１のｐベース細
片マスクとｐ+ 注入マスクとの組み合わせ）され、ｎ+
ソースと比較して浅い（図７に示す）というよりはむし
ろより深くｐ+ 補強領域に置かれる。
+ 注入という工程順序は、ｐ+ 注入がマスクされ、注入
されたｐ+ 電荷が注入されたｎ+ ソース電荷より大きい
ことを与える。ｐ+ 注入は、それからマスクされ、さら
にｎ+ ソースが自己調整（すなわち、第１のｐベース細
片マスクとｐ+ 注入マスクとの組み合わせ）され、ｎ+
ソースと比較して浅い（図７に示す）というよりはむし
ろより深くｐ+ 補強領域に置かれる。
【００３３】本発明は、例示としてＩＧＢＴ素子に関し
て記述されたけれども、それは例えばエミッタ交換サイ
リスタ素子にも適用されるだろう。
て記述されたけれども、それは例えばエミッタ交換サイ
リスタ素子にも適用されるだろう。
【図１】先行技術素子の断面図である。
【図２】先行技術素子の断面図である。
【図３】本発明に係る素子の例の一部分を切り取った断
面図である。
面図である。
【図４】図３の素子の形態を示す図。
【図５】図３の素子の形態を示す図。
【図６】図３の素子の形態を示す図。
【図７】図３の素子の形態を示す図。
【図８】その素子の中で電流の方向を示す図。
【図９】その素子の中で電流の方向を示す図。
【図１０】その素子の中で電流の方向を示す図。
【図１１】図８の拡大図。
【図１２】図９の拡大図。
Claims (7)
- 【請求項１】 第１の伝導型のシリコン基体であって、
その中にベース領域を形成するために、第１の表面に反
対の伝導型ドープ領域をもち、かつ第２の、反対の表面
に前記反対の伝導型ドープ材料の細片をもつシリコン基
体と、 前記細片の横方向の境界の範囲内に完全に横たわり、そ
れぞれが細片の境界に向く各側面に第１の幅のマージン
を含むように横方向の境界に位置合わせされた前記反対
の伝導型材料の高ドープ分節領域と、 前記分節領域を分割し、それぞれが細片の境界に向く各
側面に第２の幅のマージンを含んだ前記第１の伝導型材
料の更なるドープ領域とを含み、前記第１および第２の
マージンが、金属−絶縁体−シリコンゲートチャンネル
のために前記更なる領域と前記基体との間の前記反対の
伝導型材料の中にあり、前記分節領域および前記更なる
領域のそれぞれの表面がソースターミナルとして用いる
ための共通のオーム性接続接点を備えることを特徴とす
る半導体スイッチ素子。 - 【請求項２】 前記細片の方向に対して平行な前記分節
領域のそれぞれのエッジの長さが前記第２のマージンの
幅の２倍よりも多くないことを特徴とする請求項１に記
載の半導体スイッチ素子。 - 【請求項３】 前記分節領域の区分けは、１５×１０-6
ｍよりも多くないことを特徴とする請求項１または請求
項２に記載の半導体スイッチ素子。 - 【請求項４】 前記区分けは、１０×１０-6ｍよりも多
くないことを特徴とする請求項３に記載の半導体スイッ
チ素子。 - 【請求項５】 前記区分けは、５×１０-6ｍよりも多く
ないことを特徴とする請求項４に記載の半導体スイッチ
素子。 - 【請求項６】 もう一つの細片に対して前記反対の伝導
材料の一つの細片の中の前記更なる領域は、前記細片と
直角となる更なる領域の列を規定することを特徴とする
請求項１から請求項５のいずれかに記載の半導体スイッ
チ素子。 - 【請求項７】 前記基体がｎ型シリコンであり、第１の
表面における前記ドープ領域がｐ型であり、前記細片が
ｐ領域であり、前記分節領域がｐ+ 領域であり、前記更
なる領域がｎ+ 領域であることを特徴とする請求項１か
ら請求項６のいずれかに記載の半導体スイッチ素子。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GBGB9625839.7A GB9625839D0 (en) | 1996-12-12 | 1996-12-12 | Semiconductor switching devices |
| GB9625839.7 | 1996-12-12 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10229192A true JPH10229192A (ja) | 1998-08-25 |
Family
ID=10804342
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9312154A Pending JPH10229192A (ja) | 1996-12-12 | 1997-11-13 | 半導体スイッチ素子 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6147382A (ja) |
| EP (1) | EP0848430A3 (ja) |
| JP (1) | JPH10229192A (ja) |
| GB (1) | GB9625839D0 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000252468A (ja) * | 1999-03-01 | 2000-09-14 | Intersil Corp | 埋め込みゲートを有するｍｏｓゲート装置およびその製造方法 |
| JP2007129098A (ja) * | 2005-11-04 | 2007-05-24 | Fuji Electric Holdings Co Ltd | 半導体装置 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19902749C2 (de) * | 1999-01-25 | 2002-02-07 | Infineon Technologies Ag | Leistungstransistoranordnung mit hoher Spannungsfestigkeit |
| WO2001031709A1 (en) * | 1999-10-22 | 2001-05-03 | Semiconductor Components Industries, L.L.C. | Semiconductor device with a single base region and method therefor |
| US8558275B2 (en) * | 2007-12-31 | 2013-10-15 | Alpha And Omega Semiconductor Ltd | Sawtooth electric field drift region structure for power semiconductor devices |
| CN115117142A (zh) * | 2021-08-30 | 2022-09-27 | 上海林众电子科技有限公司 | 一种具有高可靠度的功率半导体元件及其制造方法 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0060912B1 (de) * | 1981-03-24 | 1986-10-22 | Siemens Aktiengesellschaft | Thyristor mit einem abschaltbaren Emitter-Kurzschluss |
| US5262336A (en) * | 1986-03-21 | 1993-11-16 | Advanced Power Technology, Inc. | IGBT process to produce platinum lifetime control |
| JPH07120794B2 (ja) * | 1986-07-09 | 1995-12-20 | 株式会社東芝 | Ｍｏｓ型半導体装置 |
| JPH01140773A (ja) * | 1987-11-27 | 1989-06-01 | Hitachi Ltd | 絶縁ゲート形トランジスタ |
| US4963950A (en) * | 1988-05-02 | 1990-10-16 | General Electric Company | Metal oxide semiconductor gated turn-off thyristor having an interleaved structure |
| US4994871A (en) * | 1988-12-02 | 1991-02-19 | General Electric Company | Insulated gate bipolar transistor with improved latch-up current level and safe operating area |
| JPH02312280A (ja) * | 1989-05-26 | 1990-12-27 | Mitsubishi Electric Corp | 絶縁ゲート型バイポーラトランジスタ |
| JP3321185B2 (ja) * | 1990-09-28 | 2002-09-03 | 株式会社東芝 | 高耐圧半導体装置 |
| JPH05206470A (ja) * | 1991-11-20 | 1993-08-13 | Nec Corp | 絶縁ゲート型電界効果トランジスタ |
| DE4315178A1 (de) * | 1993-05-07 | 1994-11-10 | Abb Management Ag | IGBT mit selbstjustierender Kathodenstruktur sowie Verfahren zu dessen Herstellung |
| US5581100A (en) * | 1994-08-30 | 1996-12-03 | International Rectifier Corporation | Trench depletion MOSFET |
| US5767555A (en) * | 1995-03-09 | 1998-06-16 | Hitachi, Ltd. | Compound semiconductor device controlled by MIS gate, driving method therefor and electric power conversion device using the compound semiconductor device and the driving method |
| US5703383A (en) * | 1995-04-11 | 1997-12-30 | Kabushiki Kaisha Toshiba | Power semiconductor device |
-
1996
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1997
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- 1997-11-13 JP JP9312154A patent/JPH10229192A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000252468A (ja) * | 1999-03-01 | 2000-09-14 | Intersil Corp | 埋め込みゲートを有するｍｏｓゲート装置およびその製造方法 |
| JP2007129098A (ja) * | 2005-11-04 | 2007-05-24 | Fuji Electric Holdings Co Ltd | 半導体装置 |
Also Published As
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|---|---|
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