JPH05206470A - 絶縁ゲート型電界効果トランジスタ - Google Patents
絶縁ゲート型電界効果トランジスタInfo
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- JPH05206470A JPH05206470A JP3304305A JP30430591A JPH05206470A JP H05206470 A JPH05206470 A JP H05206470A JP 3304305 A JP3304305 A JP 3304305A JP 30430591 A JP30430591 A JP 30430591A JP H05206470 A JPH05206470 A JP H05206470A
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/01—Manufacture or treatment
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-
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【構成】高濃度Ｎ型シリコン基板１にＮ型エピタキシャ
ル層２を成長して酸化膜３を形成する。その上にゲート
電極９、バックゲート層４、高濃度Ｎ型ソース５を形成
する。さらに高濃度Ｎ型ソース５に対してバックゲート
層４に連なる高濃度Ｐ型層７を交互に配列する。その上
にソースコンタクト８ａを開口して、まとめてソース電
極１０が形成される。 【効果】バックゲートに連なる高濃度Ｐ型層を形成する
ための横幅を確保する必要がない。素子間隔を狭めてチ
ップサイズを縮小することができる。目合わせでソース
コンタクトがずれても、バックゲートをソース電極にオ
ーミック接続する高濃度Ｐ型層と高濃度Ｎ型ソースとの
コンタクト面積が一定になる。コンタクト抵抗を一定に
して電気的特性のばらつきを小さくすることができる。
ル層２を成長して酸化膜３を形成する。その上にゲート
電極９、バックゲート層４、高濃度Ｎ型ソース５を形成
する。さらに高濃度Ｎ型ソース５に対してバックゲート
層４に連なる高濃度Ｐ型層７を交互に配列する。その上
にソースコンタクト８ａを開口して、まとめてソース電
極１０が形成される。 【効果】バックゲートに連なる高濃度Ｐ型層を形成する
ための横幅を確保する必要がない。素子間隔を狭めてチ
ップサイズを縮小することができる。目合わせでソース
コンタクトがずれても、バックゲートをソース電極にオ
ーミック接続する高濃度Ｐ型層と高濃度Ｎ型ソースとの
コンタクト面積が一定になる。コンタクト抵抗を一定に
して電気的特性のばらつきを小さくすることができる。
Description
【０００１】
【産業上の利用分野】本発明は絶縁ゲート型電界効果ト
ランジスタ（ＭＯＳＦＥＴ）に関し、特に微細パターン
を有する高性能ＭＯＳＦＥＴに関するものである。
ランジスタ（ＭＯＳＦＥＴ）に関し、特に微細パターン
を有する高性能ＭＯＳＦＥＴに関するものである。
【０００２】
【従来の技術】従来のＮチャネル縦型パワーＭＯＳＦＥ
Ｔについて、図４（ａ）の平面図および図４（ｂ）の断
面図を参照して説明する。
Ｔについて、図４（ａ）の平面図および図４（ｂ）の断
面図を参照して説明する。
【０００３】ドレインとなる高濃度Ｎ型シリコン基板１
にＮ型エピタキシャル層２を成長し、全面に絶縁膜とな
る酸化膜３が形成されている。その上にゲート電極９を
形成し、バックゲート層４および高濃度Ｎ型ソース５を
形成する。さらに高濃度Ｎ型ソース５をバックゲート層
４に接続するための高濃度Ｐ型層７とが形成されてい
る。さらにゲート電極９とソース電極１０とが形成され
ている。
にＮ型エピタキシャル層２を成長し、全面に絶縁膜とな
る酸化膜３が形成されている。その上にゲート電極９を
形成し、バックゲート層４および高濃度Ｎ型ソース５を
形成する。さらに高濃度Ｎ型ソース５をバックゲート層
４に接続するための高濃度Ｐ型層７とが形成されてい
る。さらにゲート電極９とソース電極１０とが形成され
ている。
【０００４】ここで高濃度Ｎ型ソース５および高濃度Ｐ
型層７とは、図４（ａ）に示すように互に接するスリッ
ト状に配列され、同一のソースコンタクト８ａを通して
図４（ｂ）に示すソース電極１０に接続されている。
型層７とは、図４（ａ）に示すように互に接するスリッ
ト状に配列され、同一のソースコンタクト８ａを通して
図４（ｂ）に示すソース電極１０に接続されている。
【０００５】
【発明が解決しようとする課題】このＭＯＳＦＥＴで
は、図４（ａ）に示すようにソース５および高濃度Ｐ型
層７とが、スリット状に配列されて同一のソースコンタ
クト８ａを通して図４（ｂ）に示すソース電極１０に接
続されている。高濃度Ｐ型層７を形成するために横方向
に広い面積を占有している。その分だけ素子間隔を拡げ
る必要があり、チップサイズが大きくなるという欠点が
あった。
は、図４（ａ）に示すようにソース５および高濃度Ｐ型
層７とが、スリット状に配列されて同一のソースコンタ
クト８ａを通して図４（ｂ）に示すソース電極１０に接
続されている。高濃度Ｐ型層７を形成するために横方向
に広い面積を占有している。その分だけ素子間隔を拡げ
る必要があり、チップサイズが大きくなるという欠点が
あった。
【０００６】また、図５（ａ）に示すソースコンタクト
８ａを開口する工程において、目合わせ精度の影響で図
５（ｂ）または図５（ｃ）に示すように、ソースコンタ
クト８ａにずれを生じる。そのためソース５のコンタク
ト面積にばらつきを生じて、ソースコンタクト抵抗にば
らつきが生じる。その結果電気的な特性がばらつくとい
う問題があった。
８ａを開口する工程において、目合わせ精度の影響で図
５（ｂ）または図５（ｃ）に示すように、ソースコンタ
クト８ａにずれを生じる。そのためソース５のコンタク
ト面積にばらつきを生じて、ソースコンタクト抵抗にば
らつきが生じる。その結果電気的な特性がばらつくとい
う問題があった。
【０００７】
【課題を解決するための手段】本発明の絶縁ゲート型電
界効果トランジスタは、低濃度一導電型バックゲート層
にオーミック接続する高濃度一導電型半導体層と、高濃
度逆導電型ソース層とが交互に配列され、前記高濃度一
導電型半導体層と前記高濃度逆導電型ソース層とが同一
の金属電極で接続されているものである。
界効果トランジスタは、低濃度一導電型バックゲート層
にオーミック接続する高濃度一導電型半導体層と、高濃
度逆導電型ソース層とが交互に配列され、前記高濃度一
導電型半導体層と前記高濃度逆導電型ソース層とが同一
の金属電極で接続されているものである。
【０００８】
【実施例】本発明の第１の実施例としてＮチャネル縦型
パワーＭＯＳＦＥＴについて、図１（ａ）の平面図およ
び図２（ｂ）の断面図を参照して説明する。
パワーＭＯＳＦＥＴについて、図１（ａ）の平面図およ
び図２（ｂ）の断面図を参照して説明する。
【０００９】高濃度Ｎ型シリコン基板１の上にＮ型エピ
タキシャル層２を成長し、熱酸化して酸化膜３を形成す
る。その上にゲート電極９を形成し、ゲート電極９をマ
スクとしてバックゲート層４および高濃度Ｎ型ソース５
を形成する。
タキシャル層２を成長し、熱酸化して酸化膜３を形成す
る。その上にゲート電極９を形成し、ゲート電極９をマ
スクとしてバックゲート層４および高濃度Ｎ型ソース５
を形成する。
【００１０】ここでバックゲート層４を高濃度Ｐ型層７
を通してソース電極１０に接続する。このとき図１
（ａ）に示すように、高濃度Ｎ型ソース５とバックゲー
ト層４に接続する高濃度Ｐ型層７とが交互に配列されて
いる。その上にソースコンタクト８ａを開口して、まと
めてソース電極１０が形成されている。
を通してソース電極１０に接続する。このとき図１
（ａ）に示すように、高濃度Ｎ型ソース５とバックゲー
ト層４に接続する高濃度Ｐ型層７とが交互に配列されて
いる。その上にソースコンタクト８ａを開口して、まと
めてソース電極１０が形成されている。
【００１１】本実施例において、図２（ａ）に示すフォ
トリソグラフィ工程における目合わせ精度の影響でソー
スコンタクト８ａの開口が図２（ｂ）や図２（ｃ）のよ
うにずれた場合でも、バックゲート層４をソース電極１
０にオーミック接続するための高濃度Ｐ型層７および高
濃度Ｎ型ソース５のコンタクト面積が一定になる。その
結果コンタクト抵抗を一定にして電気的特性のばらつき
を小さくすることができるという効果がある。
トリソグラフィ工程における目合わせ精度の影響でソー
スコンタクト８ａの開口が図２（ｂ）や図２（ｃ）のよ
うにずれた場合でも、バックゲート層４をソース電極１
０にオーミック接続するための高濃度Ｐ型層７および高
濃度Ｎ型ソース５のコンタクト面積が一定になる。その
結果コンタクト抵抗を一定にして電気的特性のばらつき
を小さくすることができるという効果がある。
【００１２】つぎに本発明の第２の実施例として通常の
ＮチャネルＭＯＳＦＥＴについて、図３（ａ）の平面図
および図３（ｂ）の断面図を参照して説明する。
ＮチャネルＭＯＳＦＥＴについて、図３（ａ）の平面図
および図３（ｂ）の断面図を参照して説明する。
【００１３】Ｐ型シリコン基板１ａの上にＰ型エピタキ
シャル層２ａを形成し、これを熱酸化することにより酸
化膜３を形成したのち、ゲート電極９を形成する。つぎ
にゲート電極９をマスクとしてソース５およびドレイン
６を形成して横型ＭＯＳＦＥＴの素子部が完成する。
シャル層２ａを形成し、これを熱酸化することにより酸
化膜３を形成したのち、ゲート電極９を形成する。つぎ
にゲート電極９をマスクとしてソース５およびドレイン
６を形成して横型ＭＯＳＦＥＴの素子部が完成する。
【００１４】横型ＭＯＳＦＥＴにおいては、Ｐ型シリコ
ン基板１ａおよびＰ型エピタキシャル層２ａがバックゲ
ートになる。バックゲート１ａ，２ａを外部端子として
取り出すこともできるが、通常バックゲートは半導体チ
ップ上でソース電極１０に接続される。ここでもＰ型エ
ピタキシャル層２ａとソース電極１０とをオーミック接
続するため高濃度Ｐ型層７をソース５に隣接して形成す
る。このとき図３（ａ）に示すように、高濃度Ｐ型層７
とソース５のソース電極１０に接続する領域とが交互に
並ぶように配列する。この交互に配列している中央部に
ソースコンタクト８ａを開口して、ソース電極１０を形
成する。
ン基板１ａおよびＰ型エピタキシャル層２ａがバックゲ
ートになる。バックゲート１ａ，２ａを外部端子として
取り出すこともできるが、通常バックゲートは半導体チ
ップ上でソース電極１０に接続される。ここでもＰ型エ
ピタキシャル層２ａとソース電極１０とをオーミック接
続するため高濃度Ｐ型層７をソース５に隣接して形成す
る。このとき図３（ａ）に示すように、高濃度Ｐ型層７
とソース５のソース電極１０に接続する領域とが交互に
並ぶように配列する。この交互に配列している中央部に
ソースコンタクト８ａを開口して、ソース電極１０を形
成する。
【００１５】なお本発明の効果はＮチャネルＭＯＳＦＥ
Ｔに限定されることなく、導電型を変更することにより
ＰチャネルＭＯＳＦＥＴにも適用することができる。さ
らにＣＭＯＳ集積回路およびＢｉ−ＣＭＯＳ集積回路に
適用しても同様の効果を得ることができる。
Ｔに限定されることなく、導電型を変更することにより
ＰチャネルＭＯＳＦＥＴにも適用することができる。さ
らにＣＭＯＳ集積回路およびＢｉ−ＣＭＯＳ集積回路に
適用しても同様の効果を得ることができる。
【００１６】
【発明の効果】Ｐ型バックゲートと高濃度Ｎ型ソースと
を近接して表面の金属電極で接続したＭＯＳＦＥＴにお
いて、バックゲートに連なる高濃度Ｐ型層と高濃度Ｎ型
ソースとを交互に配列してソース電極に接続する。
を近接して表面の金属電極で接続したＭＯＳＦＥＴにお
いて、バックゲートに連なる高濃度Ｐ型層と高濃度Ｎ型
ソースとを交互に配列してソース電極に接続する。
【００１７】その結果、バックゲートに連なる高濃度Ｐ
型層を形成するための領域を幅方向に確保する必要がな
くなり、素子間隔を狭めてチップサイズを縮小すること
ができる。
型層を形成するための領域を幅方向に確保する必要がな
くなり、素子間隔を狭めてチップサイズを縮小すること
ができる。
【００１８】また、目合わせずれによりソースコンタク
トがずれた場合でも、バックゲートをソース電極にオー
ミック接続する高濃度Ｐ型層と高濃度Ｎ型ソースとのコ
ンタクト面積を一定にすることができる。したがってコ
ンタクト抵抗を一定にして電気的特性のばらつきを小さ
くすることができるという効果がある。
トがずれた場合でも、バックゲートをソース電極にオー
ミック接続する高濃度Ｐ型層と高濃度Ｎ型ソースとのコ
ンタクト面積を一定にすることができる。したがってコ
ンタクト抵抗を一定にして電気的特性のばらつきを小さ
くすることができるという効果がある。
【図１】（ａ）は本発明の第１の実施例を示す平面図で
ある。（ｂ）は本発明の第１の実施例を示す断面図であ
る。
ある。（ｂ）は本発明の第１の実施例を示す断面図であ
る。
【図２】本発明の第１の実施例における、ソースコンタ
クトの目合わせずれの影響を示す平面図である。
クトの目合わせずれの影響を示す平面図である。
【図３】（ａ）は本発明の第２の実施例を示す平面図で
ある。（ｂ）は本発明の第２の実施例を示す断面図であ
る。
ある。（ｂ）は本発明の第２の実施例を示す断面図であ
る。
【図４】（ａ）は従来の縦型ＭＯＳＦＥＴを示す平面図
である。（ｂ）は従来の縦型ＭＯＳＦＥＴを示す断面図
である。
である。（ｂ）は従来の縦型ＭＯＳＦＥＴを示す断面図
である。
【図５】従来の縦型ＭＯＳＦＥＴにおける、ソースコン
タクトの目合わせずれの影響を示す平面図である。
タクトの目合わせずれの影響を示す平面図である。
１ 高濃度Ｎ型シリコン基板 １ａ Ｐ型シリコン基板 ２ Ｎ型エピタキシャル層 ２ａ Ｐ型エピタキシャル層 ３ 酸化膜 ４ バックゲート層 ５ ソース ６ ドレイン ７ 高濃度Ｐ型層 ８ａ ソースコンタクト ８ｂ ドレインコンタクト ９ ゲート電極 １０ ソース電極 １１ ドレイン電極
Claims (1)
- 【請求項１】 低濃度一導電型バックゲート層にオーミ
ック接続する高濃度一導電型半導体層と、高濃度逆導電
型ソース層とが交互に配列され、前記高濃度一導電型半
導体層と前記高濃度逆導電型ソース層とが同一の金属電
極で接続されている絶縁ゲート型電界効果トランジス
タ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3304305A JPH05206470A (ja) | 1991-11-20 | 1991-11-20 | 絶縁ゲート型電界効果トランジスタ |
| EP92119574A EP0543313A1 (en) | 1991-11-20 | 1992-11-16 | Field effect transistor having back gate held in contact with source electrode without variation in source contact resistance |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3304305A JPH05206470A (ja) | 1991-11-20 | 1991-11-20 | 絶縁ゲート型電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05206470A true JPH05206470A (ja) | 1993-08-13 |
Family
ID=17931433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3304305A Withdrawn JPH05206470A (ja) | 1991-11-20 | 1991-11-20 | 絶縁ゲート型電界効果トランジスタ |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0543313A1 (ja) |
| JP (1) | JPH05206470A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010004715A1 (ja) * | 2008-07-09 | 2010-01-14 | パナソニック株式会社 | 半導体素子およびその製造方法 |
| JP2011181541A (ja) * | 2010-02-26 | 2011-09-15 | Honda Motor Co Ltd | 半導体装置 |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5396097A (en) * | 1993-11-22 | 1995-03-07 | Motorola Inc | Transistor with common base region |
| US5798554A (en) * | 1995-02-24 | 1998-08-25 | Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno | MOS-technology power device integrated structure and manufacturing process thereof |
| EP0768714B1 (en) * | 1995-10-09 | 2003-09-17 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno - CoRiMMe | Construction method for power devices with deep edge ring |
| DE69533134T2 (de) * | 1995-10-30 | 2005-07-07 | Stmicroelectronics S.R.L., Agrate Brianza | Leistungsbauteil hoher Dichte in MOS-Technologie |
| DE69534919T2 (de) * | 1995-10-30 | 2007-01-25 | Stmicroelectronics S.R.L., Agrate Brianza | Leistungsvorrichtung in MOS-Technologie mit einer einzigen kritischen Größe |
| US6228719B1 (en) | 1995-11-06 | 2001-05-08 | Stmicroelectronics S.R.L. | MOS technology power device with low output resistance and low capacitance, and related manufacturing process |
| DE69515876T2 (de) * | 1995-11-06 | 2000-08-17 | Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno, Catania | Leistungsbauelement in MOS-Technologie mit niedrigem Ausgangswiderstand und geringer Kapazität und dessen Herstellungsverfahren |
| DE69518653T2 (de) * | 1995-12-28 | 2001-04-19 | Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno, Catania | MOS-Technologie-Leistungsanordnung in integrierter Struktur |
| GB9625839D0 (en) * | 1996-12-12 | 1997-01-29 | Westinghouse Brake & Signal | Semiconductor switching devices |
| DE69839439D1 (de) | 1998-05-26 | 2008-06-19 | St Microelectronics Srl | MOS-Technologie-Leistungsanordnung mit hoher Integrationsdichte |
| CN104752495B (zh) * | 2013-12-25 | 2017-12-29 | 江苏宏微科技股份有限公司 | 绝缘栅双极晶体管的源区结构 |
| CN112447677B (zh) * | 2019-09-04 | 2025-02-25 | 长鑫存储技术有限公司 | 欧姆接触结构与半导体器件 |
| CN112071913A (zh) * | 2020-09-08 | 2020-12-11 | 深圳基本半导体有限公司 | 一种碳化硅平面栅mosfet元胞结构及制作方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4860072A (en) * | 1986-03-05 | 1989-08-22 | Ixys Corporation | Monolithic semiconductor device and method of manufacturing same |
| EP0255970B1 (en) * | 1986-08-08 | 1993-12-15 | Philips Electronics Uk Limited | A method of manufacturing an insulated gate field effect transistor |
-
1991
- 1991-11-20 JP JP3304305A patent/JPH05206470A/ja not_active Withdrawn
-
1992
- 1992-11-16 EP EP92119574A patent/EP0543313A1/en not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010004715A1 (ja) * | 2008-07-09 | 2010-01-14 | パナソニック株式会社 | 半導体素子およびその製造方法 |
| JP4531861B2 (ja) * | 2008-07-09 | 2010-08-25 | パナソニック株式会社 | 半導体素子およびその製造方法 |
| CN102084483A (zh) * | 2008-07-09 | 2011-06-01 | 松下电器产业株式会社 | 半导体元件及其制造方法 |
| JPWO2010004715A1 (ja) * | 2008-07-09 | 2011-12-22 | パナソニック株式会社 | 半導体素子およびその製造方法 |
| US8129758B2 (en) | 2008-07-09 | 2012-03-06 | Panasonic Corporation | Semiconductor element and manufacturing method therefor |
| JP2011181541A (ja) * | 2010-02-26 | 2011-09-15 | Honda Motor Co Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0543313A1 (en) | 1993-05-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990204 |