JPH10229291A - 配線基板及びその製造方法 - Google Patents
配線基板及びその製造方法Info
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- JPH10229291A JPH10229291A JP3191997A JP3191997A JPH10229291A JP H10229291 A JPH10229291 A JP H10229291A JP 3191997 A JP3191997 A JP 3191997A JP 3191997 A JP3191997 A JP 3191997A JP H10229291 A JPH10229291 A JP H10229291A
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- Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
- Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)
Abstract
(57)【要約】
【課題】 いかなる電子部品についてもより的確に電磁
波障害除去・発振防止を行うことのできる配線基板及び
その製造方法を提供する。 【解決手段】 セラミック基板１０ａの上下面に薄膜Ａ
ｌ2 Ｏ3 絶縁層１４が形成され、この上下絶縁層１４の
表面に薄膜Ａｌ配線１５が設けられる。また、この上下
の配線１５は、スルーホール１６ａにより連結される。
なお、スルーホール１６ａ近傍の配線１５は、ランド１
７を形成する。また、基板１０の上面配線１５上には、
トランジスタ１８がそのリード１９をランド１７にハン
ダ付けされて固定される。このリード１９が接続された
ランド１７下のスルーホール１６ａ外周部に、薄膜絶縁
層１４を介して円筒状の薄膜フェライト層２０が形成さ
れる。
波障害除去・発振防止を行うことのできる配線基板及び
その製造方法を提供する。 【解決手段】 セラミック基板１０ａの上下面に薄膜Ａ
ｌ2 Ｏ3 絶縁層１４が形成され、この上下絶縁層１４の
表面に薄膜Ａｌ配線１５が設けられる。また、この上下
の配線１５は、スルーホール１６ａにより連結される。
なお、スルーホール１６ａ近傍の配線１５は、ランド１
７を形成する。また、基板１０の上面配線１５上には、
トランジスタ１８がそのリード１９をランド１７にハン
ダ付けされて固定される。このリード１９が接続された
ランド１７下のスルーホール１６ａ外周部に、薄膜絶縁
層１４を介して円筒状の薄膜フェライト層２０が形成さ
れる。
Description
【０００１】
【発明の属する技術分野】この発明は配線基板及びその
製造方法に係り、詳しくは、磁性材料を用いて電磁波障
害除去・発振防止対策を施した配線基板及びその製造方
法に関するものである。
製造方法に係り、詳しくは、磁性材料を用いて電磁波障
害除去・発振防止対策を施した配線基板及びその製造方
法に関するものである。
【０００２】
【従来の技術】従来、ＧａＡｓＦＥＴ（ガリウム砒素電
界効果トランジスタ）やＨＥＭＴ（Ｈigh Ｅlectron Ｍ
obility Ｔransisitor）などゲインの高いトランジスタ
のＤＣ特性測定（電流電圧特性を自動スイープで行う測
定）を行う場合、一般に発振抑制対策が講じられる。
界効果トランジスタ）やＨＥＭＴ（Ｈigh Ｅlectron Ｍ
obility Ｔransisitor）などゲインの高いトランジスタ
のＤＣ特性測定（電流電圧特性を自動スイープで行う測
定）を行う場合、一般に発振抑制対策が講じられる。
【０００３】例えば、測定ケーブルにリング状のフェラ
イトビーズを環装したり、発振抑制を考慮したバイアス
回路（コンデンサ、コイル及び抵抗から構成される）を
設けた基板に前記トランジスタをセットするなどの発振
抑制対策を施した上でこうした測定が行われる。
イトビーズを環装したり、発振抑制を考慮したバイアス
回路（コンデンサ、コイル及び抵抗から構成される）を
設けた基板に前記トランジスタをセットするなどの発振
抑制対策を施した上でこうした測定が行われる。
【０００４】ここに、上記リング状のフェライトビーズ
を用いた例としては、例えば特開平４−１６７４９７公
報「電子回路の電磁波障害除去・発振防止装置」に記載
されたものが知られている。
を用いた例としては、例えば特開平４−１６７４９７公
報「電子回路の電磁波障害除去・発振防止装置」に記載
されたものが知られている。
【０００５】この公報には、図８に示すような電子回路
の電磁波障害除去・発振防止装置が示されている。図８
において、電子回路を構成する基板１１０には６個の信
号入力端子１１０ａが形成され、この信号入力端子１１
０ａはコネクタ１１１を介して図示しない他の電子回路
を構成する基板の信号入力端子に接続されている。この
コネクタ１１１には６本の接続端子１１１ａが形成され
ている。この接続端子１１１ａは、例えば高周波信号用
を含む電磁波障害対策を必要としない端子を除いてフェ
ライト材料１１２（フェライトビーズ）に挿通した後、
基板１１０の信号入力端子１１０ａに接続される。
の電磁波障害除去・発振防止装置が示されている。図８
において、電子回路を構成する基板１１０には６個の信
号入力端子１１０ａが形成され、この信号入力端子１１
０ａはコネクタ１１１を介して図示しない他の電子回路
を構成する基板の信号入力端子に接続されている。この
コネクタ１１１には６本の接続端子１１１ａが形成され
ている。この接続端子１１１ａは、例えば高周波信号用
を含む電磁波障害対策を必要としない端子を除いてフェ
ライト材料１１２（フェライトビーズ）に挿通した後、
基板１１０の信号入力端子１１０ａに接続される。
【０００６】このフェライト材料１１２は円柱状に形成
され、そのほぼ中央には接続端子挿通用の挿通孔１１２
ａが形成されている。そして、このフェライト材料１１
２は、点線で示すように、絶縁性ハウジング１１３に形
成された挿通孔１１３ａの必要箇所に挿着される。
され、そのほぼ中央には接続端子挿通用の挿通孔１１２
ａが形成されている。そして、このフェライト材料１１
２は、点線で示すように、絶縁性ハウジング１１３に形
成された挿通孔１１３ａの必要箇所に挿着される。
【０００７】このような構成によれば、基板１１０の信
号入力端子１１０ａにコネクタ１１１の接続端子１１１
ａを介して入力される信号は、前記フェライト材料１１
２により雑音の混入が阻止され、所望の信号特性が保持
されて入力される。すなわち同装置にあって、フェライ
ト材料１１２は、入力側における雑音の混入を効果的に
阻止して、接続端子１１１ａを介して入力される信号へ
の電磁波干渉（ＥＭＩ）を防止する役割を果たしてい
る。
号入力端子１１０ａにコネクタ１１１の接続端子１１１
ａを介して入力される信号は、前記フェライト材料１１
２により雑音の混入が阻止され、所望の信号特性が保持
されて入力される。すなわち同装置にあって、フェライ
ト材料１１２は、入力側における雑音の混入を効果的に
阻止して、接続端子１１１ａを介して入力される信号へ
の電磁波干渉（ＥＭＩ）を防止する役割を果たしてい
る。
【０００８】
【発明が解決しようとする課題】ところで、こうして測
定ケーブル（測定端子）にリング状のフェライト材料１
１２を環装する場合、同フェライト材料１１２の微細加
工（穴の径、外形、長さ等の）が困難であるため、フェ
ライト材料１１２の装着箇所及び間隔にも自ずと制限を
受けることとなる。そのため、リードピッチ間隔の狭い
ＩＣやトランジスタ（２ｍｍ間隔以下のもの）、更には
表面実装型ＩＣパッケージ等には直接には適用できない
という不都合がある。すなわちこの場合、十分な発振抑
制が困難となることがある。
定ケーブル（測定端子）にリング状のフェライト材料１
１２を環装する場合、同フェライト材料１１２の微細加
工（穴の径、外形、長さ等の）が困難であるため、フェ
ライト材料１１２の装着箇所及び間隔にも自ずと制限を
受けることとなる。そのため、リードピッチ間隔の狭い
ＩＣやトランジスタ（２ｍｍ間隔以下のもの）、更には
表面実装型ＩＣパッケージ等には直接には適用できない
という不都合がある。すなわちこの場合、十分な発振抑
制が困難となることがある。
【０００９】また、同従来の装置の上記絶縁性ハウジン
グ１１３を前記ＤＣ特性測定用の基板に使用しようとす
ると、フェライト材料１１２の挿通孔１１２ａにトラン
ジスタのリードピン等を合わせ込む作業が必要となるた
め、煩雑であり且つ、自動測定への適用も困難である。
グ１１３を前記ＤＣ特性測定用の基板に使用しようとす
ると、フェライト材料１１２の挿通孔１１２ａにトラン
ジスタのリードピン等を合わせ込む作業が必要となるた
め、煩雑であり且つ、自動測定への適用も困難である。
【００１０】さらに、同従来の装置の場合、測定用基板
作成には、フェライト材料１１２、絶縁性ハウジング１
１３及び基板１１０等を個別に製造して、それらを所定
に配置・接続する必要があり、量産性が悪いとともに、
その作成コストも高くなる。
作成には、フェライト材料１１２、絶縁性ハウジング１
１３及び基板１１０等を個別に製造して、それらを所定
に配置・接続する必要があり、量産性が悪いとともに、
その作成コストも高くなる。
【００１１】また、こうしたＤＣ特性測定に際しての発
振抑制対策としては、前記発振抑制のためのバイアス回
路を設けた基板にトランジスタをセットして行う方法も
あるが、これでは測定一素子当たりの基板占有面積が大
きくなり、大量測定ができない不都合がある。またこの
場合、上記バイアス回路としてコンデンサ、コイル、抵
抗などの部品が必要であり、やはり測定基板が高価とな
る。
振抑制対策としては、前記発振抑制のためのバイアス回
路を設けた基板にトランジスタをセットして行う方法も
あるが、これでは測定一素子当たりの基板占有面積が大
きくなり、大量測定ができない不都合がある。またこの
場合、上記バイアス回路としてコンデンサ、コイル、抵
抗などの部品が必要であり、やはり測定基板が高価とな
る。
【００１２】本発明は上記実情に鑑みてなされたもので
あり、その目的とするところは、いかなる電子部品につ
いてもより的確に電磁波障害除去・発振防止を行うこと
のできる配線基板及びその製造方法を提供することにあ
る。
あり、その目的とするところは、いかなる電子部品につ
いてもより的確に電磁波障害除去・発振防止を行うこと
のできる配線基板及びその製造方法を提供することにあ
る。
【００１３】
【課題を解決するための手段】上記の目的を達成するた
めに、請求項１記載の発明は、スルーホールを有する配
線基板であって、スルーホールの外周部に絶縁体を介し
て磁性材料が配設されてなることをその要旨とする。
めに、請求項１記載の発明は、スルーホールを有する配
線基板であって、スルーホールの外周部に絶縁体を介し
て磁性材料が配設されてなることをその要旨とする。
【００１４】また請求項２記載の発明は、請求項１に記
載の配線基板において、磁性材料は薄膜フェライトであ
ることをその要旨とする。上記請求項１又は２に記載の
発明によれば、スルーホールを有する配線基板におい
て、そのスルーホールの外周部に絶縁体を介して磁性材
料又は薄膜フェライトが筒状に配設される。この磁性材
料及び薄膜フェライトは、電磁波吸収作用を有するた
め、同配線基板内において電磁波障害除去・発振防止手
段として機能する。しかも、この磁性材料及び薄膜フェ
ライトは配線基板内のスルーホールの外周部に設けられ
るものであるため、ピッチ間隔の狭い配線にも対応可能
となる。
載の配線基板において、磁性材料は薄膜フェライトであ
ることをその要旨とする。上記請求項１又は２に記載の
発明によれば、スルーホールを有する配線基板におい
て、そのスルーホールの外周部に絶縁体を介して磁性材
料又は薄膜フェライトが筒状に配設される。この磁性材
料及び薄膜フェライトは、電磁波吸収作用を有するた
め、同配線基板内において電磁波障害除去・発振防止手
段として機能する。しかも、この磁性材料及び薄膜フェ
ライトは配線基板内のスルーホールの外周部に設けられ
るものであるため、ピッチ間隔の狭い配線にも対応可能
となる。
【００１５】また、請求項３記載の発明は、貫通孔を有
する基板の少なくとも貫通孔周面に磁性材料を被着させ
る工程と、前記磁性材料の上に絶縁材料を被着させる工
程と、前記絶縁材料の上に導電材料を被着させる工程と
を備えることをその要旨とする。
する基板の少なくとも貫通孔周面に磁性材料を被着させ
る工程と、前記磁性材料の上に絶縁材料を被着させる工
程と、前記絶縁材料の上に導電材料を被着させる工程と
を備えることをその要旨とする。
【００１６】また、請求項４記載の発明は、請求項３に
記載の配線基板の製造方法において、前記磁性材料とし
て薄膜フェライトを被着させることをその要旨とする。
上記請求項３又は４に記載の発明によれば、貫通孔を有
する基板の少なくとも貫通孔周面に磁性材料又は薄膜フ
ェライトを被着させて、同貫通孔の内壁に筒状の磁性材
料層又は薄膜フェライト層を形成する。次に、この磁性
材料層又は薄膜フェライト層の上に絶縁材料を被着さ
せ、さらにこの絶縁材料の上に導電材料を被着させてス
ルーホールを完成させる。
記載の配線基板の製造方法において、前記磁性材料とし
て薄膜フェライトを被着させることをその要旨とする。
上記請求項３又は４に記載の発明によれば、貫通孔を有
する基板の少なくとも貫通孔周面に磁性材料又は薄膜フ
ェライトを被着させて、同貫通孔の内壁に筒状の磁性材
料層又は薄膜フェライト層を形成する。次に、この磁性
材料層又は薄膜フェライト層の上に絶縁材料を被着さ
せ、さらにこの絶縁材料の上に導電材料を被着させてス
ルーホールを完成させる。
【００１７】この配線基板の製造方法によれば、電磁波
障害除去・発振防止手段としての筒状磁性材料層又は薄
膜フェライト層が当該配線基板内に作り込まれる。その
ため、従来のフェライトビーズ等を用いて電磁波障害除
去・発振防止対策をする場合に比べ、電磁波障害除去・
発振防止対策が容易であるとともに、そのコストも低減
できる。
障害除去・発振防止手段としての筒状磁性材料層又は薄
膜フェライト層が当該配線基板内に作り込まれる。その
ため、従来のフェライトビーズ等を用いて電磁波障害除
去・発振防止対策をする場合に比べ、電磁波障害除去・
発振防止対策が容易であるとともに、そのコストも低減
できる。
【００１８】
【発明の実施の形態】以下、この発明を具体化した実施
形態を、図１〜図６に基づいて説明する。図１は、本実
施形態にかかるＧａＡｓＦＥＴ（ガリウム砒素電界効果
トランジスタ、以下単に「トランジスタ」と記す）用測
定基板（以下単に「基板」と記す）の概略断面構造を、
また図２は、その平面図をそれぞれ示している。
形態を、図１〜図６に基づいて説明する。図１は、本実
施形態にかかるＧａＡｓＦＥＴ（ガリウム砒素電界効果
トランジスタ、以下単に「トランジスタ」と記す）用測
定基板（以下単に「基板」と記す）の概略断面構造を、
また図２は、その平面図をそれぞれ示している。
【００１９】これら図１及び図２に示されるように、基
板１０においては、セラミック基板１０ａの上下面に薄
膜Ａｌ2 Ｏ3 （酸化アルミニウム）絶縁層１４が形成さ
れ、この上下薄膜Ａｌ2 Ｏ3 絶縁層１４の表面に薄膜Ａ
ｌ（アルミニウム）配線１５が設けられている。また、
この上下の薄膜Ａｌ配線１５は、スルーホール（導電性
を有する貫通孔）１６ａにより連結されている。なお、
スルーホール１６ａ近傍の薄膜Ａｌ配線１５は、ランド
１７を形成している。
板１０においては、セラミック基板１０ａの上下面に薄
膜Ａｌ2 Ｏ3 （酸化アルミニウム）絶縁層１４が形成さ
れ、この上下薄膜Ａｌ2 Ｏ3 絶縁層１４の表面に薄膜Ａ
ｌ（アルミニウム）配線１５が設けられている。また、
この上下の薄膜Ａｌ配線１５は、スルーホール（導電性
を有する貫通孔）１６ａにより連結されている。なお、
スルーホール１６ａ近傍の薄膜Ａｌ配線１５は、ランド
１７を形成している。
【００２０】また、基板１０上面の薄膜Ａｌ配線１５上
には、トランジスタ１８がそのリード１９をランド１７
にハンダ付けされて固定されている。なお、トランジス
タ１８の固定方法としては、この他にも絶縁性部材から
なる押圧部材でリード１９を基板のランド１７に押し付
けて固定する方法等も適用可能である。このリード１９
が接続されたランド１７下のスルーホール１６ａを、前
記薄膜Ａｌ2 Ｏ3 絶縁層１４を介して囲むように、円筒
状の薄膜フェライト層２０（以下単に「フェライト層」
と記す）が形成されている。
には、トランジスタ１８がそのリード１９をランド１７
にハンダ付けされて固定されている。なお、トランジス
タ１８の固定方法としては、この他にも絶縁性部材から
なる押圧部材でリード１９を基板のランド１７に押し付
けて固定する方法等も適用可能である。このリード１９
が接続されたランド１７下のスルーホール１６ａを、前
記薄膜Ａｌ2 Ｏ3 絶縁層１４を介して囲むように、円筒
状の薄膜フェライト層２０（以下単に「フェライト層」
と記す）が形成されている。
【００２１】次に、上記のように構成された本実施形態
における基板１０の製造方法について、図３〜図６に基
づいて説明する。同基板１０の製造に際してはまず、図
３（ａ）に示す通常の貫通孔１６を有するセラミック基
板１０ａに、図３（ｂ）に示ように、少なくとも貫通孔
１６の側壁にフェライト層２０が形成されるように、ス
パッタ蒸着法などによりフェライト材料を被着させる。
なお、このフェライト層２０の膜厚は、０．２〜５μｍ
とする。
における基板１０の製造方法について、図３〜図６に基
づいて説明する。同基板１０の製造に際してはまず、図
３（ａ）に示す通常の貫通孔１６を有するセラミック基
板１０ａに、図３（ｂ）に示ように、少なくとも貫通孔
１６の側壁にフェライト層２０が形成されるように、ス
パッタ蒸着法などによりフェライト材料を被着させる。
なお、このフェライト層２０の膜厚は、０．２〜５μｍ
とする。
【００２２】次に、図３（ｃ）に示ように、所定箇所の
貫通孔１６の側壁にのみフェライト層２０が残るように
フォトリソグラフィ工程などで図示しないレジストマス
クを作成し、イオンミリングにより不要箇所のフェライ
ト層２０ａを除去する。そして、レジストマスクを溶剤
等で選択的に除去する。なお、図３（ｃ）に示すセラミ
ック基板１０ａの断面斜視図を図４に示す。
貫通孔１６の側壁にのみフェライト層２０が残るように
フォトリソグラフィ工程などで図示しないレジストマス
クを作成し、イオンミリングにより不要箇所のフェライ
ト層２０ａを除去する。そして、レジストマスクを溶剤
等で選択的に除去する。なお、図３（ｃ）に示すセラミ
ック基板１０ａの断面斜視図を図４に示す。
【００２３】続いて、図５（ａ）に示ように、薄膜Ａｌ
2 Ｏ3 （絶縁材料）１４を、スパッタ蒸着法又はＣＶＤ
（Ｃhemical Ｖapor Ｄeposition ）法など薄膜形成技
術により、セラミック基板１０ａの上下表面及び貫通孔
１６の側壁に堆積させて形成する。
2 Ｏ3 （絶縁材料）１４を、スパッタ蒸着法又はＣＶＤ
（Ｃhemical Ｖapor Ｄeposition ）法など薄膜形成技
術により、セラミック基板１０ａの上下表面及び貫通孔
１６の側壁に堆積させて形成する。
【００２４】さらに、図５（ｂ）に示ように、導電材料
である薄膜Ａｌ配線１５を、前記スパッタ蒸着法又はＣ
ＶＤ法など薄膜作成技術により、貫通孔１６の側壁をも
含めた前記薄膜Ａｌ2 Ｏ3 絶縁層１４上に堆積させて形
成する。この工程により貫通孔１６壁に導電膜が形成さ
れることによりスルーホール１６ａが完成する。
である薄膜Ａｌ配線１５を、前記スパッタ蒸着法又はＣ
ＶＤ法など薄膜作成技術により、貫通孔１６の側壁をも
含めた前記薄膜Ａｌ2 Ｏ3 絶縁層１４上に堆積させて形
成する。この工程により貫通孔１６壁に導電膜が形成さ
れることによりスルーホール１６ａが完成する。
【００２５】最後に、図５（ｃ）に示ように、必要な薄
膜Ａｌ配線１５及びランド１７等が残るようにフォトリ
ソグラフィ工程などで図示しないレジストマスクを作成
し、イオンミリングにより不要箇所の薄膜Ａｌ配線１５
ａを除去する。そして、レジストマスクを溶剤等で選択
的に除去して、所定の基板１０を完成する。なお、図６
に、図５（ｃ）に示す基板１０の断面斜視図を示す。
膜Ａｌ配線１５及びランド１７等が残るようにフォトリ
ソグラフィ工程などで図示しないレジストマスクを作成
し、イオンミリングにより不要箇所の薄膜Ａｌ配線１５
ａを除去する。そして、レジストマスクを溶剤等で選択
的に除去して、所定の基板１０を完成する。なお、図６
に、図５（ｃ）に示す基板１０の断面斜視図を示す。
【００２６】このようにして製造される本実施形態の配
線基板及びその製造方法によれば、以下に記載する効果
が得られる。すなわち、本実施形態における基板１０に
よれば、同基板１０内の微小な領域において円筒状のフ
ェライト層２０が一体形成される。そのため、電磁波障
害除去・発振防止対策がリード線間隔の狭いＩＣパッケ
ージ等にも対応できるとともに、前記絶縁性ハウジング
に比べて位置合わせマージンも大きくとれる。また円筒
状のフェライト層２０は基板１０と一体形成されるた
め、すなわち通常のセラミック配線基板製造プロセスに
基づいて同フェライト層２０が形成されるため、電磁波
障害除去・発振抑制対策が容易であるとともにそのコス
トも低減できる。
線基板及びその製造方法によれば、以下に記載する効果
が得られる。すなわち、本実施形態における基板１０に
よれば、同基板１０内の微小な領域において円筒状のフ
ェライト層２０が一体形成される。そのため、電磁波障
害除去・発振防止対策がリード線間隔の狭いＩＣパッケ
ージ等にも対応できるとともに、前記絶縁性ハウジング
に比べて位置合わせマージンも大きくとれる。また円筒
状のフェライト層２０は基板１０と一体形成されるた
め、すなわち通常のセラミック配線基板製造プロセスに
基づいて同フェライト層２０が形成されるため、電磁波
障害除去・発振抑制対策が容易であるとともにそのコス
トも低減できる。
【００２７】また、上記したように、円筒状のフェライ
ト層２０は基板１０内に形成されるため、従来のフェラ
イトビーズ及び絶縁性ハウジングに対してスペース的に
有利でもある。
ト層２０は基板１０内に形成されるため、従来のフェラ
イトビーズ及び絶縁性ハウジングに対してスペース的に
有利でもある。
【００２８】さらに、フェライト層２０をトランジスタ
１８の直近に配設することができるため、効果的な発振
抑制が可能となる。なお、前記実施形態は、次のように
変更して具体化することも可能である。
１８の直近に配設することができるため、効果的な発振
抑制が可能となる。なお、前記実施形態は、次のように
変更して具体化することも可能である。
【００２９】・ 前記実施形態においては、ＧａＡｓＦ
ＥＴ用測定基板１０に適用した例を示したがこれに限定
されるものではない。例えば、図７に示すような表面実
装型パッケージＩＣ５１の評価基板５０等にも適用でき
る。この図において、前記実施形態と同一構成部材は同
一部材番号で示す。また、図中５２は電極パッド、５３
はＩＣリードを示す。また、矢印区間Ａで示されるＩＣ
リードピッチは、この場合０．６ｍｍである。
ＥＴ用測定基板１０に適用した例を示したがこれに限定
されるものではない。例えば、図７に示すような表面実
装型パッケージＩＣ５１の評価基板５０等にも適用でき
る。この図において、前記実施形態と同一構成部材は同
一部材番号で示す。また、図中５２は電極パッド、５３
はＩＣリードを示す。また、矢印区間Ａで示されるＩＣ
リードピッチは、この場合０．６ｍｍである。
【００３０】・ 前記実施形態においては、フェライト
層２０を円筒状に形成した例を示したがこれに限定され
るものではない。例えば、角筒状貫通孔の内壁に薄膜フ
ェライトを角筒状に形成すれば、断面角状のピン等に対
応させることができる。
層２０を円筒状に形成した例を示したがこれに限定され
るものではない。例えば、角筒状貫通孔の内壁に薄膜フ
ェライトを角筒状に形成すれば、断面角状のピン等に対
応させることができる。
【００３１】・ 前記実施形態においては、絶縁材料を
薄膜Ａｌ2 Ｏ3 （絶縁材料）１４で構成する例を示した
がこれに限定されるものではない。例えば、絶縁材料を
ＳｉＯ2 （シリコン酸化膜）、Ｓｉ3 Ｎ4 （チッ化
膜）、ＰＳＧ（リンシリケードガラス）等の薄膜で構成
してもよい。
薄膜Ａｌ2 Ｏ3 （絶縁材料）１４で構成する例を示した
がこれに限定されるものではない。例えば、絶縁材料を
ＳｉＯ2 （シリコン酸化膜）、Ｓｉ3 Ｎ4 （チッ化
膜）、ＰＳＧ（リンシリケードガラス）等の薄膜で構成
してもよい。
【００３２】・ 前記実施形態においては、導電材料を
Ａｌ（アルミニウム）薄膜１５で構成する例を示したが
これに限定されるものではない。例えば、導電材料をＴ
ｉ（チタン）、Ｐｔ（プラチナ）、Ａｕ（金）等の薄膜
で構成してもよい。
Ａｌ（アルミニウム）薄膜１５で構成する例を示したが
これに限定されるものではない。例えば、導電材料をＴ
ｉ（チタン）、Ｐｔ（プラチナ）、Ａｕ（金）等の薄膜
で構成してもよい。
【００３３】・ 前記実施形態においては、磁性材料と
して薄膜フェライトを使用する例を示したがこれに限定
されるものではない。 ・ 前記実施形態においては、不要箇所のフェライトの
薄膜層２０ａ及び配線用Ａｌ薄膜１５ａの除去をイオン
ミリングにより行う例を示したがこれに限定されるもの
ではない。スパッタエッチング、プラズマエッチング等
により前記不要箇所を除去してもよい。
して薄膜フェライトを使用する例を示したがこれに限定
されるものではない。 ・ 前記実施形態においては、不要箇所のフェライトの
薄膜層２０ａ及び配線用Ａｌ薄膜１５ａの除去をイオン
ミリングにより行う例を示したがこれに限定されるもの
ではない。スパッタエッチング、プラズマエッチング等
により前記不要箇所を除去してもよい。
【００３４】さらに、前記実施形態により把握される技
術的思想について以下に記載する。 （１） スルーホールを有する配線基板であって、特定
のスルーホールの外周部に絶縁体を介して薄膜フェライ
トが配設されてなることを特徴とする配線基板。
術的思想について以下に記載する。 （１） スルーホールを有する配線基板であって、特定
のスルーホールの外周部に絶縁体を介して薄膜フェライ
トが配設されてなることを特徴とする配線基板。
【００３５】上記構成によれば、配線基板上の所望され
る特定箇所のみの電磁波障害除去・発振防止対策ができ
る。 （２） 請求項４に記載の配線基板の製造方法におい
て、前記貫通孔内に被着した薄膜フェライトを、特定の
貫通孔に被着した薄膜フェライトを除き、除去する工程
を備えたことを特徴とする配線基板の製造方法。
る特定箇所のみの電磁波障害除去・発振防止対策ができ
る。 （２） 請求項４に記載の配線基板の製造方法におい
て、前記貫通孔内に被着した薄膜フェライトを、特定の
貫通孔に被着した薄膜フェライトを除き、除去する工程
を備えたことを特徴とする配線基板の製造方法。
【００３６】上記構成によれば、電磁波障害除去・発振
防止対策を必要とする貫通孔内のみに薄膜フェライト層
を形成できる。
防止対策を必要とする貫通孔内のみに薄膜フェライト層
を形成できる。
【００３７】
【発明の効果】請求項１又は２に記載の発明によれば、
配線基板内に一体形成されるとともに配線基板上のピッ
チ間隔の狭い配線にも適用できる電磁波障害除去・発振
防止対策が可能となる。
配線基板内に一体形成されるとともに配線基板上のピッ
チ間隔の狭い配線にも適用できる電磁波障害除去・発振
防止対策が可能となる。
【００３８】請求項３又は４に記載の発明によれば、磁
性材料又は薄膜フェライトが配線基板内に一体形成され
るため、従来のフェライトビーズ等を用いて電磁波障害
除去・発振防止対策をする場合に比べ、電磁波障害除去
・発振防止対策が容易となるとともに、そのコストも低
減できる。
性材料又は薄膜フェライトが配線基板内に一体形成され
るため、従来のフェライトビーズ等を用いて電磁波障害
除去・発振防止対策をする場合に比べ、電磁波障害除去
・発振防止対策が容易となるとともに、そのコストも低
減できる。
【図１】 この発明を具体化した配線基板の一実施形態
を示す図２のＩ−Ｉ線に沿った断面図。
を示す図２のＩ−Ｉ線に沿った断面図。
【図２】 同じくその平面図。
【図３】 同じくその製造プロセスを示す断面図。
【図４】 図３（ｃ）の断面斜視図。
【図５】 同配線基板の製造プロセスを示す断面図。
【図６】 図５（ｃ）の断面斜視図。
【図７】 他の実施形態を示す断面図。
【図８】 従来の電磁波障害除去・発振防止装置を示す
分解斜視図。
分解斜視図。
１０…配線基板、１４…薄膜Ａｌ2 Ｏ3 絶縁層（絶縁材
料）、１５…薄膜Ａｌ配線（導電材料）、１６…貫通
孔、１６ａ…スルーホール、２０…薄膜フェライト層。
料）、１５…薄膜Ａｌ配線（導電材料）、１６…貫通
孔、１６ａ…スルーホール、２０…薄膜フェライト層。
Claims (4)
- 【請求項１】 スルーホールを有する配線基板であっ
て、スルーホールの外周部に絶縁体を介して磁性材料が
配設されてなることを特徴とする配線基板。 - 【請求項２】 請求項１に記載の配線基板において、 前記磁性材料は薄膜フェライトであることを特徴とする
配線基板。 - 【請求項３】 貫通孔を有する基板の少なくとも貫通孔
周面に磁性材料を被着させる工程と、 前記磁性材料の上に絶縁材料を被着させる工程と、 前記絶縁材料の上に導電材料を被着させる工程とを備え
ることを特徴とする配線基板の製造方法。 - 【請求項４】 請求項３に記載の配線基板の製造方法に
おいて、 前記磁性材料として薄膜フェライトを被着させることを
特徴とする配線基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3191997A JPH10229291A (ja) | 1997-02-17 | 1997-02-17 | 配線基板及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3191997A JPH10229291A (ja) | 1997-02-17 | 1997-02-17 | 配線基板及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10229291A true JPH10229291A (ja) | 1998-08-25 |
Family
ID=12344396
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3191997A Pending JPH10229291A (ja) | 1997-02-17 | 1997-02-17 | 配線基板及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10229291A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1456882B1 (de) * | 2001-12-20 | 2012-09-26 | Infineon Technologies AG | Schaltungsanordnung mit elektronischen bauelementen auf einem isolierenden trägersubstrat |
| US8455973B2 (en) | 2009-12-04 | 2013-06-04 | Denso Corporation | Region divided substrate and semiconductor device |
-
1997
- 1997-02-17 JP JP3191997A patent/JPH10229291A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1456882B1 (de) * | 2001-12-20 | 2012-09-26 | Infineon Technologies AG | Schaltungsanordnung mit elektronischen bauelementen auf einem isolierenden trägersubstrat |
| US8455973B2 (en) | 2009-12-04 | 2013-06-04 | Denso Corporation | Region divided substrate and semiconductor device |
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