JPH11112247A - 出力バッファ回路 - Google Patents
出力バッファ回路Info
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- JPH11112247A JPH11112247A JP27477097A JP27477097A JPH11112247A JP H11112247 A JPH11112247 A JP H11112247A JP 27477097 A JP27477097 A JP 27477097A JP 27477097 A JP27477097 A JP 27477097A JP H11112247 A JPH11112247 A JP H11112247A
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Abstract
(57)【要約】
【課題】バッファ出力回路の入力に対する出力変化によ
って、ダイナミックレンジが狭くなっている。 【解決手段】入力端子Ｔ１inを介して制御電極に印加さ
れる入力電圧Ｖinを、制御電極以外の一方電極から出力
する出力用トランジスタＭ１と、入力端子Ｔ１inと制御
電極との間に接続され入力電圧Ｖinを一方電極で保持す
る電圧保持キャパシタＣと、その他方電極の電位を、前
記一方電極側の保持電圧が前記出力用トランジスタＭ１
から出力されるときに前記電圧変化（低下）が低減又は
相殺されるように調整する電圧調整部とを有する。好適
には、入出力端子間に入力遮断スイッチＳ１を有し、ま
た電圧調整部は、前記他方電極と基準電圧供給線６との
間に並列接続されているダイオード接続トランジスタＭ
５およびスイッチＳ２と、これらの一方に一定電流を流
す電流源Ｉとを有する。
って、ダイナミックレンジが狭くなっている。 【解決手段】入力端子Ｔ１inを介して制御電極に印加さ
れる入力電圧Ｖinを、制御電極以外の一方電極から出力
する出力用トランジスタＭ１と、入力端子Ｔ１inと制御
電極との間に接続され入力電圧Ｖinを一方電極で保持す
る電圧保持キャパシタＣと、その他方電極の電位を、前
記一方電極側の保持電圧が前記出力用トランジスタＭ１
から出力されるときに前記電圧変化（低下）が低減又は
相殺されるように調整する電圧調整部とを有する。好適
には、入出力端子間に入力遮断スイッチＳ１を有し、ま
た電圧調整部は、前記他方電極と基準電圧供給線６との
間に並列接続されているダイオード接続トランジスタＭ
５およびスイッチＳ２と、これらの一方に一定電流を流
す電流源Ｉとを有する。
Description
【０００１】
【発明の属する技術分野】本発明は、機能回路ブッロク
の最終段等に設けられ、入力信号を同位相で出力する出
力バッファ回路に関する。
の最終段等に設けられ、入力信号を同位相で出力する出
力バッファ回路に関する。
【０００２】
【従来の技術】図３および図４に、ＣＭＯＳ集積回路に
おける従来の出力バッファ回路を例示する。ここで、図
３はｎチャネル型ＭＯＳトランジスタ（ｎＭＯＳトラン
ジスタ）から出力を取り出す場合、図４はｐチャネル型
ＭＯＳトランジスタ（ｐＭＯＳトランジスタ）から出力
を取り出す場合である。
おける従来の出力バッファ回路を例示する。ここで、図
３はｎチャネル型ＭＯＳトランジスタ（ｎＭＯＳトラン
ジスタ）から出力を取り出す場合、図４はｐチャネル型
ＭＯＳトランジスタ（ｐＭＯＳトランジスタ）から出力
を取り出す場合である。
【０００３】図３に示す出力バッファ回路３０は、カレ
ントミラー形構成であり、出力用のｎＭＯＳトランジス
タＭ１とｐＭＯＳトランジスタＭ２、これら出力用トラ
ンジスタＭ１，Ｍ２に所定のミラー電流ｉ３を流すこと
によって当該出力回路の駆動能力を定める電流源Ｉ３、
及び電流源Ｉ３の負荷として出力用トランジスタＭ１，
Ｍ２と対称に設けられたｎＭＯＳトランジスタＭ３とｐ
ＭＯＳトランジスタＭ４から構成されている。なお、図
３中、Ｔ３inは入力端子、Ｔ３out は出力端子を示す。
ントミラー形構成であり、出力用のｎＭＯＳトランジス
タＭ１とｐＭＯＳトランジスタＭ２、これら出力用トラ
ンジスタＭ１，Ｍ２に所定のミラー電流ｉ３を流すこと
によって当該出力回路の駆動能力を定める電流源Ｉ３、
及び電流源Ｉ３の負荷として出力用トランジスタＭ１，
Ｍ２と対称に設けられたｎＭＯＳトランジスタＭ３とｐ
ＭＯＳトランジスタＭ４から構成されている。なお、図
３中、Ｔ３inは入力端子、Ｔ３out は出力端子を示す。
【０００４】電源電圧ＶDDの供給線（ＶDD線５）と接地
線６との間に、出力用ｎＭＯＳトランジスタＭ１と出力
用ｐＭＯＳトランジスタＭ２が直列接続され、両トラン
ジスタの接続ノードが出力端子Ｔ３out に接続されてい
る。同じくＶDD線５と接地線６との間に、ｎＭＯＳトラ
ンジスタＭ３、ｐＭＯＳトランジスタＭ４、及び電流源
Ｉ３が直列接続されている。ｎＭＯＳトランジスタＭ３
は、前記出力用ｎＭＯＳトランジスタＭ１とゲート同士
が接続され、その接続ノードが入力端子Ｔ３inに接続さ
れている。また、ｐＭＯＳトランジスタＭ４は前記出力
用ｐＭＯＳトランジスタＭ２とゲート同士が接続され、
そのゲート同士の接続ノードがｐＭＯＳトランジスタＭ
４のドレインに接続されている。なお、ＭＯＳトランジ
スタＭ１〜Ｍ４の基板またはウェルは、それぞれソース
に接続されている。
線６との間に、出力用ｎＭＯＳトランジスタＭ１と出力
用ｐＭＯＳトランジスタＭ２が直列接続され、両トラン
ジスタの接続ノードが出力端子Ｔ３out に接続されてい
る。同じくＶDD線５と接地線６との間に、ｎＭＯＳトラ
ンジスタＭ３、ｐＭＯＳトランジスタＭ４、及び電流源
Ｉ３が直列接続されている。ｎＭＯＳトランジスタＭ３
は、前記出力用ｎＭＯＳトランジスタＭ１とゲート同士
が接続され、その接続ノードが入力端子Ｔ３inに接続さ
れている。また、ｐＭＯＳトランジスタＭ４は前記出力
用ｐＭＯＳトランジスタＭ２とゲート同士が接続され、
そのゲート同士の接続ノードがｐＭＯＳトランジスタＭ
４のドレインに接続されている。なお、ＭＯＳトランジ
スタＭ１〜Ｍ４の基板またはウェルは、それぞれソース
に接続されている。
【０００５】図４に示す出力バッファ回路４０の基本的
な構成は、図３の場合と同様である。すなわち、出力バ
ッファ回路４０は、同じくカレントミラー形構成であ
り、出力用ｎＭＯＳトランジスタＭ１とｐＭＯＳトラン
ジスタＭ２、これら出力用トランジスタＭ１，Ｍ２に所
定のミラー電流ｉ４を流すことによって当該出力回路の
駆動能力を定める電流源Ｉ４、及び電流源Ｉ４の負荷と
して出力用トランジスタＭ１，Ｍ２と対称に設けられた
ｎＭＯＳトランジスタＭ３とｐＭＯＳトランジスタＭ４
から構成され、入力端子Ｔ４in、出力端子Ｔ４out を備
える。また、ＶDD線５，接地線６および出力端子Ｔ４ou
t に対する、これら４つのＭＯＳトランジスタＭ１〜Ｍ
４および電流源Ｉ４の接続関係も図３の場合と同様であ
る。すなわち、ＶDD線５と接地線６との間に、出力用ｎ
ＭＯＳトランジスタＭ１と出力用ｐＭＯＳトランジスタ
Ｍ２が直列接続され、両トランジスタの接続ノードが出
力端子Ｔ４out に接続されている。また、同じくＶDD線
５と接地線６との間に、ｎＭＯＳトランジスタＭ３、ｐ
ＭＯＳトランジスタＭ４、及び電流源Ｉ４が直列接続さ
れている。さらに、ｎＭＯＳトランジスタＭ１，Ｍ３の
ゲート同士、ｐＭＯＳトランジスタＭ２，Ｍ４のゲート
同士が相互に接続されていること、ＭＯＳトランジスタ
Ｍ１〜Ｍ４の基板またはウェルがそれぞれソースに接続
されていることは、図３の場合と同じである。
な構成は、図３の場合と同様である。すなわち、出力バ
ッファ回路４０は、同じくカレントミラー形構成であ
り、出力用ｎＭＯＳトランジスタＭ１とｐＭＯＳトラン
ジスタＭ２、これら出力用トランジスタＭ１，Ｍ２に所
定のミラー電流ｉ４を流すことによって当該出力回路の
駆動能力を定める電流源Ｉ４、及び電流源Ｉ４の負荷と
して出力用トランジスタＭ１，Ｍ２と対称に設けられた
ｎＭＯＳトランジスタＭ３とｐＭＯＳトランジスタＭ４
から構成され、入力端子Ｔ４in、出力端子Ｔ４out を備
える。また、ＶDD線５，接地線６および出力端子Ｔ４ou
t に対する、これら４つのＭＯＳトランジスタＭ１〜Ｍ
４および電流源Ｉ４の接続関係も図３の場合と同様であ
る。すなわち、ＶDD線５と接地線６との間に、出力用ｎ
ＭＯＳトランジスタＭ１と出力用ｐＭＯＳトランジスタ
Ｍ２が直列接続され、両トランジスタの接続ノードが出
力端子Ｔ４out に接続されている。また、同じくＶDD線
５と接地線６との間に、ｎＭＯＳトランジスタＭ３、ｐ
ＭＯＳトランジスタＭ４、及び電流源Ｉ４が直列接続さ
れている。さらに、ｎＭＯＳトランジスタＭ１，Ｍ３の
ゲート同士、ｐＭＯＳトランジスタＭ２，Ｍ４のゲート
同士が相互に接続されていること、ＭＯＳトランジスタ
Ｍ１〜Ｍ４の基板またはウェルがそれぞれソースに接続
されていることは、図３の場合と同じである。
【０００６】この図４に示す出力バッファ回路４０は、
図３の場合と異なり、入力端子Ｔ４inがｎＭＯＳトラン
ジスタＭ１，Ｍ３のゲート同士の接続ノードではなく、
ｐＭＯＳトランジスタＭ２，Ｍ４のゲート同士の接続ノ
ードに接続されている。また、ゲートとドレインが短絡
されているのは、ｐＭＯＳトランジスタＭ４ではなく、
ｎＭＯＳトランジスタＭ３である。
図３の場合と異なり、入力端子Ｔ４inがｎＭＯＳトラン
ジスタＭ１，Ｍ３のゲート同士の接続ノードではなく、
ｐＭＯＳトランジスタＭ２，Ｍ４のゲート同士の接続ノ
ードに接続されている。また、ゲートとドレインが短絡
されているのは、ｐＭＯＳトランジスタＭ４ではなく、
ｎＭＯＳトランジスタＭ３である。
【０００７】このようなカレントミラー構成の出力バッ
ファ回路３０，４０では、電流源Ｉ３，Ｉ４で流す電流
ｉ３またはｉ４と同じミラー電流が出力用トランジスタ
Ｍ１，Ｍ２に流れ、入力信号が同位相で出力用トランジ
スタＭ１またはＭ２から出力される。これら出力バッフ
ァ回路３０，４０は、例えば、ＣＭＯＳ集積回路におけ
る機能回路ブロックの最終段に設けられ、前段までで所
定の処理が施された信号を同位相で高速に出力し、当該
機能回路ブロックの出力インピーダンスを下げたい場合
に用いられる。
ファ回路３０，４０では、電流源Ｉ３，Ｉ４で流す電流
ｉ３またはｉ４と同じミラー電流が出力用トランジスタ
Ｍ１，Ｍ２に流れ、入力信号が同位相で出力用トランジ
スタＭ１またはＭ２から出力される。これら出力バッフ
ァ回路３０，４０は、例えば、ＣＭＯＳ集積回路におけ
る機能回路ブロックの最終段に設けられ、前段までで所
定の処理が施された信号を同位相で高速に出力し、当該
機能回路ブロックの出力インピーダンスを下げたい場合
に用いられる。
【０００８】これと同じ構成の出力バッファ回路は、ｎ
ＭＯＳトランジスタＭ１，Ｍ３をｎｐｎ型のバイポーラ
トランジスタで置き換え、ｐＭＯＳトランジスタＭ２，
Ｍ４をｐｎｐ型のバイポーラトランジスタで置き換える
ことにより、バイポーラ集積回路において実現可能であ
る。
ＭＯＳトランジスタＭ１，Ｍ３をｎｐｎ型のバイポーラ
トランジスタで置き換え、ｐＭＯＳトランジスタＭ２，
Ｍ４をｐｎｐ型のバイポーラトランジスタで置き換える
ことにより、バイポーラ集積回路において実現可能であ
る。
【０００９】
【発明が解決しようとする課題】しかし、このようにｐ
チャネル型又はｎチャネル型の出力トランジスタ（例え
ば、図３のＭ１または図４のＭ２）をソースフォロア
（又はエミッタフォロア）として用いる出力バッファ回
路では、ｎチャネル型の出力トランジスタをソースフォ
ロアに用いた場合は、入力信号電圧に対する出力信号電
圧が低下し、ｐチャネル型の出力トランジスタをソース
フォロアに用いた場合は、入力信号電圧に対する出力信
号電圧が上昇し、この結果、当該出力バッファ回路のダ
イナミックレンジが狭くなるといった不利益がある。
チャネル型又はｎチャネル型の出力トランジスタ（例え
ば、図３のＭ１または図４のＭ２）をソースフォロア
（又はエミッタフォロア）として用いる出力バッファ回
路では、ｎチャネル型の出力トランジスタをソースフォ
ロアに用いた場合は、入力信号電圧に対する出力信号電
圧が低下し、ｐチャネル型の出力トランジスタをソース
フォロアに用いた場合は、入力信号電圧に対する出力信
号電圧が上昇し、この結果、当該出力バッファ回路のダ
イナミックレンジが狭くなるといった不利益がある。
【００１０】たとえば、図３に示す出力バッファ回路３
０では、その入力端子Ｔ３inに入力信号が印加され、そ
の入力信号のある時間の電圧をＶin、出力用ｎＭＯＳト
ランジスタＭ１のゲート閾値電圧をＶthM1とすると、入
力電圧Ｖinに対応して出力端子Ｔ３out に現れる出力信
号の電圧Ｖout は次式で表され、入力電圧Ｖinに対する
出力電圧値Ｖout の低下は明らかである。
０では、その入力端子Ｔ３inに入力信号が印加され、そ
の入力信号のある時間の電圧をＶin、出力用ｎＭＯＳト
ランジスタＭ１のゲート閾値電圧をＶthM1とすると、入
力電圧Ｖinに対応して出力端子Ｔ３out に現れる出力信
号の電圧Ｖout は次式で表され、入力電圧Ｖinに対する
出力電圧値Ｖout の低下は明らかである。
【００１１】
【数１】 Ｖout ＝Ｖin−ＶthM1 …（１）
【００１２】かかる不都合が生じうるのは、出力用ＭＯ
Ｓトランジスタがｐ型である図４の場合も同様であり、
この場合の出力用ｐＭＯＳトランジスタＭ２のゲート閾
値電圧をＶthM2とすると、上記（１）式と同様な次式が
成り立つ。
Ｓトランジスタがｐ型である図４の場合も同様であり、
この場合の出力用ｐＭＯＳトランジスタＭ２のゲート閾
値電圧をＶthM2とすると、上記（１）式と同様な次式が
成り立つ。
【００１３】
【数２】 Ｖout ＝Ｖin＋ＶthM2 …（２）
【００１４】とくに、かかる出力バッファ回路を後段の
機能素子などを駆動するドライバーＩＣ等、その出力ダ
イナミックレンジが重要なファクターであるＩＣに用い
た場合、当該出力バッファ回路の出力ダイナミックレン
ジの低下は重大となる。したがって、出力バッファ回路
の出力ダイナミックレンジ低下を有効に低減する、或い
は防止するといった改善手段が、従来から強く望まれて
いた。
機能素子などを駆動するドライバーＩＣ等、その出力ダ
イナミックレンジが重要なファクターであるＩＣに用い
た場合、当該出力バッファ回路の出力ダイナミックレン
ジの低下は重大となる。したがって、出力バッファ回路
の出力ダイナミックレンジ低下を有効に低減する、或い
は防止するといった改善手段が、従来から強く望まれて
いた。
【００１５】本発明は、このような実情に鑑みてなさ
れ、入力電圧に対し出力電圧が変化することを有効に防
止して、出力ダイナミックレンジがひろい出力バッファ
回路を新たに提供することを目的とする。
れ、入力電圧に対し出力電圧が変化することを有効に防
止して、出力ダイナミックレンジがひろい出力バッファ
回路を新たに提供することを目的とする。
【００１６】
【課題を解決するための手段】上述した従来技術の問題
点を解決し、上記目的を達成するために、本発明の出力
バッファ回路は、入力端子を介して制御電極に印加され
る入力電圧を、制御電極以外の２つの電極のうち一方電
極から出力する出力用トランジスタを有する出力バッフ
ァ回路であって、前記入力端子と前記制御電極との間に
接続され、入力端子に印加される入力電圧を一方のキャ
パシタ電極で保持する電圧保持キャパシタと、前記電圧
保持キャパシタの他方電極の電位を、前記一方のキャパ
シタ電極の保持電圧が前記出力用トランジスタから出力
されるときに、当該出力用トランジスタによる電圧変化
が低減または相殺されるように調整する電圧調整部とを
有することを特徴とする。好適には、前記入力端子と前
記電圧保持キャパシタとの間に、前記一方電極に入力電
圧が印加される前は導通し、印加後に遮断する入力遮断
スイッチを有する。
点を解決し、上記目的を達成するために、本発明の出力
バッファ回路は、入力端子を介して制御電極に印加され
る入力電圧を、制御電極以外の２つの電極のうち一方電
極から出力する出力用トランジスタを有する出力バッフ
ァ回路であって、前記入力端子と前記制御電極との間に
接続され、入力端子に印加される入力電圧を一方のキャ
パシタ電極で保持する電圧保持キャパシタと、前記電圧
保持キャパシタの他方電極の電位を、前記一方のキャパ
シタ電極の保持電圧が前記出力用トランジスタから出力
されるときに、当該出力用トランジスタによる電圧変化
が低減または相殺されるように調整する電圧調整部とを
有することを特徴とする。好適には、前記入力端子と前
記電圧保持キャパシタとの間に、前記一方電極に入力電
圧が印加される前は導通し、印加後に遮断する入力遮断
スイッチを有する。
【００１７】具体的に、前記電圧調整部は、前記電荷保
持キャパシタの他方電極と基準電圧供給線との間に接続
されているダイオード接続トランジスタと、前記他方電
極と基準電圧供給線との間に、前記ダイオード接続トラ
ンジスタと並列に接続されているスイッチと、当該スイ
ッチ又は前記ダイオード接続トランジスタに一定電流を
流す電流源とを有する構成が望ましい。このダイオード
接続トランジスタは、前記出力用トランジスタとチャネ
ル導電型またはトランジスタサイズが同じとするのが望
ましい。また、前記スイッチは、前記出力用トランジス
タと前記ダイオード接続トランジスタがｎチャネル型の
場合、前記入力遮断スイッチの遮断前は導通し、前記入
力遮断スイッチと同時か若干遅れて遮断するように制御
される。逆にｐチャネル型の場合、前記スイッチは、最
初遮断し、前記入力遮断スイッチの遮断と同時か若干遅
れて導通するように制御される。
持キャパシタの他方電極と基準電圧供給線との間に接続
されているダイオード接続トランジスタと、前記他方電
極と基準電圧供給線との間に、前記ダイオード接続トラ
ンジスタと並列に接続されているスイッチと、当該スイ
ッチ又は前記ダイオード接続トランジスタに一定電流を
流す電流源とを有する構成が望ましい。このダイオード
接続トランジスタは、前記出力用トランジスタとチャネ
ル導電型またはトランジスタサイズが同じとするのが望
ましい。また、前記スイッチは、前記出力用トランジス
タと前記ダイオード接続トランジスタがｎチャネル型の
場合、前記入力遮断スイッチの遮断前は導通し、前記入
力遮断スイッチと同時か若干遅れて遮断するように制御
される。逆にｐチャネル型の場合、前記スイッチは、最
初遮断し、前記入力遮断スイッチの遮断と同時か若干遅
れて導通するように制御される。
【００１８】このような構成の出力バッファ回路では、
前記出力用トランジスタとダイオード接続トランジスタ
がｎチャネル型の場合、その入力端子に入力信号が印加
される前では、前記電圧調整部内のスイッチが導通し、
前記電流源による一定電流が当該スイッチを介して基準
電圧供給線に流れるので、前記電荷保持キャパシタの他
方電極が基準電圧（例えば、０Ｖ）で保持されている。
この状態で、入力端子に印加された入力信号が電荷保持
キャパシタの一方電極に伝わると、前記入力遮断スイッ
チが導通状態から遮断状態に遷移し、これと同時か若干
遅れて電圧調整部内のスイッチも遮断する。すると、電
流源による一定電流の経路がスイッチ側からダイオード
接続トランジスタ側に切り換わる。このダイオード接続
トランジスタを、その等価ダイオードの向きが電荷保持
キャパシタから基準電圧供給線に向かうように予め接続
しておくと、電荷保持キャパシタの他方電極の電位が基
準電位から当該ダイオード接続トランジスタのしきい値
電圧だけ上昇する。このため、電荷保持キャパシタの一
方電極で保持された入力信号の電圧が前記ダイオード接
続トランジスタのしきい値電圧分だけ上昇し、後段回路
側に伝達される。出力用トランジスタの電圧変化がその
しきい値電圧で決まり、出力用トランジスタがｎチャネ
ル型の場合、入力電圧に対して出力電圧が低下する一方
で、入力電圧が前記ダイオード接続トランジスタのしき
い値電圧分だけ上昇することから、この電位差が低減す
る。この場合、特にダイオード接続トランジスタのしき
い値を出力用トランジスタのしきい値電圧と同じに設定
すると、入力電圧に対する出力電圧の変化による出力ダ
イナミックレンジの低下を完全に防止できる。
前記出力用トランジスタとダイオード接続トランジスタ
がｎチャネル型の場合、その入力端子に入力信号が印加
される前では、前記電圧調整部内のスイッチが導通し、
前記電流源による一定電流が当該スイッチを介して基準
電圧供給線に流れるので、前記電荷保持キャパシタの他
方電極が基準電圧（例えば、０Ｖ）で保持されている。
この状態で、入力端子に印加された入力信号が電荷保持
キャパシタの一方電極に伝わると、前記入力遮断スイッ
チが導通状態から遮断状態に遷移し、これと同時か若干
遅れて電圧調整部内のスイッチも遮断する。すると、電
流源による一定電流の経路がスイッチ側からダイオード
接続トランジスタ側に切り換わる。このダイオード接続
トランジスタを、その等価ダイオードの向きが電荷保持
キャパシタから基準電圧供給線に向かうように予め接続
しておくと、電荷保持キャパシタの他方電極の電位が基
準電位から当該ダイオード接続トランジスタのしきい値
電圧だけ上昇する。このため、電荷保持キャパシタの一
方電極で保持された入力信号の電圧が前記ダイオード接
続トランジスタのしきい値電圧分だけ上昇し、後段回路
側に伝達される。出力用トランジスタの電圧変化がその
しきい値電圧で決まり、出力用トランジスタがｎチャネ
ル型の場合、入力電圧に対して出力電圧が低下する一方
で、入力電圧が前記ダイオード接続トランジスタのしき
い値電圧分だけ上昇することから、この電位差が低減す
る。この場合、特にダイオード接続トランジスタのしき
い値を出力用トランジスタのしきい値電圧と同じに設定
すると、入力電圧に対する出力電圧の変化による出力ダ
イナミックレンジの低下を完全に防止できる。
【００１９】一方、前記出力用トランジスタとダイオー
ド接続トランジスタがｐチャネル型の場合は、そのゲー
トしきい値分だけ後段回路における出力電圧が入力電圧
に対して上昇するので、電圧調整部内のスイッチのＯＮ
／ＯＦＦを入力遮断スイッチに対して上記の場合と逆に
制御し、出力用トランジスタによる電圧変化を低減又は
相殺させる。
ド接続トランジスタがｐチャネル型の場合は、そのゲー
トしきい値分だけ後段回路における出力電圧が入力電圧
に対して上昇するので、電圧調整部内のスイッチのＯＮ
／ＯＦＦを入力遮断スイッチに対して上記の場合と逆に
制御し、出力用トランジスタによる電圧変化を低減又は
相殺させる。
【００２０】この入力電圧に対し出力電圧の変化を完全
に防止するには、出力用トランジスタとダイオード接続
トランジスタ間のしきい値電圧について、その変動方向
と変動量を揃える必要がある。具体的には、前記ダイオ
ード接続トランジスタと出力用トランジスタのチャネル
導電型とサイズを揃えるとよい。一般に、トランジスタ
のしきい値電圧はウェーハ内で場所依存性があり、ウェ
ーハ全体では大きく変動していても局所的には殆ど揃っ
ているので、電圧調整部を有する当該出力バッファ回路
では、両トランジスタのチャネル導電型とサイズを揃え
るだけで出力電圧の低下を完全に防止し、出力のダイナ
ミックレンジを最大にすることが可能となる。
に防止するには、出力用トランジスタとダイオード接続
トランジスタ間のしきい値電圧について、その変動方向
と変動量を揃える必要がある。具体的には、前記ダイオ
ード接続トランジスタと出力用トランジスタのチャネル
導電型とサイズを揃えるとよい。一般に、トランジスタ
のしきい値電圧はウェーハ内で場所依存性があり、ウェ
ーハ全体では大きく変動していても局所的には殆ど揃っ
ているので、電圧調整部を有する当該出力バッファ回路
では、両トランジスタのチャネル導電型とサイズを揃え
るだけで出力電圧の低下を完全に防止し、出力のダイナ
ミックレンジを最大にすることが可能となる。
【００２１】
【発明の実施の形態】出力バッファ回路は種々の形態が
存在するが、ここでは、従来技術で例示したカレントミ
ラー形の出力バッファ回路に改良を加えた場合を例とし
て、以下、本発明の出力バッファ回路を図面を参照しな
がら詳細に説明する。
存在するが、ここでは、従来技術で例示したカレントミ
ラー形の出力バッファ回路に改良を加えた場合を例とし
て、以下、本発明の出力バッファ回路を図面を参照しな
がら詳細に説明する。
【００２２】第１実施形態 図１は、本実施形態に係る出力バッファ回路を示す回路
図である。
図である。
【００２３】この出力バッファ回路１は、大別すると、
カレントミラー形の出力部、サンプルホールド入力部、
及び電圧調整部とから構成されている。カレントミラー
形の出力部は、出力用のｎＭＯＳトランジスタＭ１とｐ
ＭＯＳトランジスタＭ２、電流源Ｉ３、及び電流源負荷
用のｎＭＯＳトランジスタＭ３とｐＭＯＳトランジスタ
Ｍ４から構成されている。サンプルホールド入力部は、
入力遮断スイッチＳ１、及び電荷保持キャパシタＣから
構成されている。電圧調整部は、ダイナミックレンジ改
善用ｎＭＯＳトランジスタＭ５、電流制御用スイッチＳ
２、及び電流源Ｉから構成されている。また、Ｔ１inと
Ｔ１out は当該オフセット補償回路１の入力端子と出力
端子、５と６は電源電圧ＶDDの供給線（ＶDD線）と基準
電圧の供給線（例えば、接地線）を示す。なお、カレン
トミラー形の出力部は、その構成および動作が図３に示
し先に従来例として説明した出力バッファ回路３０と何
ら変わらないので、ここでの説明は省略する。
カレントミラー形の出力部、サンプルホールド入力部、
及び電圧調整部とから構成されている。カレントミラー
形の出力部は、出力用のｎＭＯＳトランジスタＭ１とｐ
ＭＯＳトランジスタＭ２、電流源Ｉ３、及び電流源負荷
用のｎＭＯＳトランジスタＭ３とｐＭＯＳトランジスタ
Ｍ４から構成されている。サンプルホールド入力部は、
入力遮断スイッチＳ１、及び電荷保持キャパシタＣから
構成されている。電圧調整部は、ダイナミックレンジ改
善用ｎＭＯＳトランジスタＭ５、電流制御用スイッチＳ
２、及び電流源Ｉから構成されている。また、Ｔ１inと
Ｔ１out は当該オフセット補償回路１の入力端子と出力
端子、５と６は電源電圧ＶDDの供給線（ＶDD線）と基準
電圧の供給線（例えば、接地線）を示す。なお、カレン
トミラー形の出力部は、その構成および動作が図３に示
し先に従来例として説明した出力バッファ回路３０と何
ら変わらないので、ここでの説明は省略する。
【００２４】入力遮断スイッチＳ１は、当該出力バッフ
ァ回路１の入力端子Ｔ１inと出力端子Ｔ１out との間に
接続され、当該入力遮断スイッチＳ１と出力端子Ｔ１ou
t との接続ノードＮＤａに電圧保持キャパシタＣの一方
電極が接続されている。電圧保持キャパシタＣの他方電
極と接地線６との間に、ダイナミックレンジ改善用ｎＭ
ＯＳトランジスタＭ５と、電流制御用スイッチＳ２とが
並列に接続されている。また、当該電圧保持キャパシタ
Ｃの他方電極側の接続ノードＮＤｂとＶDD線５との間
に、電流源Ｉが接続されている。なお、当該出力バッフ
ァ回路１は、入力遮断スイッチＳ１と電圧保持キャパシ
タＣからなるサンプルホールド回路の基本構成を備えて
いることから、ダイナミックレンジを改善したバッファ
出力段を備えたサンプルホールド回路といった範疇で捉
えることもできる。この場合に入力遮断スイッチＳ１は
必須であるが、それ以外の場合で、かつ当該出力バッフ
ァ回路１の前段に接続される回路の出力インピーダンス
をその回路動作により高くでき、それによって電圧保持
キャパシタＣによる電荷保持に支障をきたさなければ、
入力遮断スイッチＳ１を省略することも可能である。
ァ回路１の入力端子Ｔ１inと出力端子Ｔ１out との間に
接続され、当該入力遮断スイッチＳ１と出力端子Ｔ１ou
t との接続ノードＮＤａに電圧保持キャパシタＣの一方
電極が接続されている。電圧保持キャパシタＣの他方電
極と接地線６との間に、ダイナミックレンジ改善用ｎＭ
ＯＳトランジスタＭ５と、電流制御用スイッチＳ２とが
並列に接続されている。また、当該電圧保持キャパシタ
Ｃの他方電極側の接続ノードＮＤｂとＶDD線５との間
に、電流源Ｉが接続されている。なお、当該出力バッフ
ァ回路１は、入力遮断スイッチＳ１と電圧保持キャパシ
タＣからなるサンプルホールド回路の基本構成を備えて
いることから、ダイナミックレンジを改善したバッファ
出力段を備えたサンプルホールド回路といった範疇で捉
えることもできる。この場合に入力遮断スイッチＳ１は
必須であるが、それ以外の場合で、かつ当該出力バッフ
ァ回路１の前段に接続される回路の出力インピーダンス
をその回路動作により高くでき、それによって電圧保持
キャパシタＣによる電荷保持に支障をきたさなければ、
入力遮断スイッチＳ１を省略することも可能である。
【００２５】ダイナミックレンジ改善用ｎＭＯＳトラン
ジスタＭ５は、そのドレインとゲートが短絡され、これ
によりダイオード接続が達成されている。このダイナミ
ックレンジ改善用ｎＭＯＳトランジスタＭ５は、バッフ
ァ出力部の出力用ｎＭＯＳトランジスタＭ１と同じトラ
ンジスタサイズを有し、望ましくは同一基板内の近接箇
所に同一プロセスを経て同時形成される。また、ダイナ
ミックレンジ改善用ｎＭＯＳトランジスタＭ５は、出力
バッファ回路３０のトランジスタと同様、そのソースと
基板又はウェルとが短絡されている。
ジスタＭ５は、そのドレインとゲートが短絡され、これ
によりダイオード接続が達成されている。このダイナミ
ックレンジ改善用ｎＭＯＳトランジスタＭ５は、バッフ
ァ出力部の出力用ｎＭＯＳトランジスタＭ１と同じトラ
ンジスタサイズを有し、望ましくは同一基板内の近接箇
所に同一プロセスを経て同時形成される。また、ダイナ
ミックレンジ改善用ｎＭＯＳトランジスタＭ５は、出力
バッファ回路３０のトランジスタと同様、そのソースと
基板又はウェルとが短絡されている。
【００２６】つぎに、当該出力バッファ回路１の動作に
ついて説明する。初期状態では、入力遮断スイッチＳ１
が導通し、電荷保持キャパシタＣの一方電極側ノードＮ
Ｄａは入力端子Ｔ１inに接続される。また、電流制御用
スイッチＳ２が導通し、電流源Ｉによる一定電流ｉは電
流制御用スイッチＳ２を介して接地線６に流れる。この
ため、電荷保持キャパシタＣの他方電極側ノードＮＤｂ
の電位Ｖｂは基準電圧（例えば、接地電位ＧＮＤ）で保
持され、ダイナミックレンジ改善用ｎＭＯＳトランジス
タＭ５のソースとドレイン間に電圧がかからず当該トラ
ンジスタＭ５はオフしている。
ついて説明する。初期状態では、入力遮断スイッチＳ１
が導通し、電荷保持キャパシタＣの一方電極側ノードＮ
Ｄａは入力端子Ｔ１inに接続される。また、電流制御用
スイッチＳ２が導通し、電流源Ｉによる一定電流ｉは電
流制御用スイッチＳ２を介して接地線６に流れる。この
ため、電荷保持キャパシタＣの他方電極側ノードＮＤｂ
の電位Ｖｂは基準電圧（例えば、接地電位ＧＮＤ）で保
持され、ダイナミックレンジ改善用ｎＭＯＳトランジス
タＭ５のソースとドレイン間に電圧がかからず当該トラ
ンジスタＭ５はオフしている。
【００２７】入力端子Ｔ１inに入力信号が印加され、こ
れが電荷保持キャパシタＣの一方電極に伝わると、この
ときの入力信号の電圧値ＶinがノードＮＤａに保持さ
れ、その電位Ｖａは次式を満たす。
れが電荷保持キャパシタＣの一方電極に伝わると、この
ときの入力信号の電圧値ＶinがノードＮＤａに保持さ
れ、その電位Ｖａは次式を満たす。
【００２８】
【数３】 Ｖａ＝Ｖin …（３）
【００２９】この後直ぐに入力遮断スイッチＳ１がオフ
されるが、この（３）式の電位Ｖａは、ホールド容量Ｃ
によりスイッチＳ１のオフ後も維持される。また、この
ホールド電位Ｖａは、バッファ出力部に伝わる。このと
きの入力端子Ｔ３inの入力電圧をＶin、出力端子Ｔ３ou
t に現れる出力電圧をＶout とすると、前記（１）式よ
り次式が成り立つ。
されるが、この（３）式の電位Ｖａは、ホールド容量Ｃ
によりスイッチＳ１のオフ後も維持される。また、この
ホールド電位Ｖａは、バッファ出力部に伝わる。このと
きの入力端子Ｔ３inの入力電圧をＶin、出力端子Ｔ３ou
t に現れる出力電圧をＶout とすると、前記（１）式よ
り次式が成り立つ。
【００３０】
【数４】 Ｖout ＝Ｖin−ＶthM1 ＝Ｖａ−ＶthM1 …（４）
【００３１】入力遮断用スイッチＳ１のオフと同時か若
干遅れて、電流制御用スイッチＳ２もオフされ、電流源
Ｉによる一定電流ｉがダイナミックレンジ改善用ｎＭＯ
ＳトランジスタＭ５を流れる。このダイオード接続され
たｎＭＯＳトランジスタＭ５に一定電流ｉが流れると、
その等価ダイオードの順方向電圧、即ちｎＭＯＳトラン
ジスタＭ５のゲート閾値電圧だけ電圧降下があるので、
ノードＮＤｂの電位Ｖｂは、基準電圧よりゲート閾値電
圧だけ上昇する。これにともなって、ノードＮＤａの電
位Ｖａも同じ量だけ上昇する。ここで、ダイナミックレ
ンジ改善用ｎＭＯＳトランジスタＭ５のゲート閾値電圧
をＶthM5とすると、ノードＮＤｂ，ノードＮＤａの上昇
後の電位は次式の如くなる。
干遅れて、電流制御用スイッチＳ２もオフされ、電流源
Ｉによる一定電流ｉがダイナミックレンジ改善用ｎＭＯ
ＳトランジスタＭ５を流れる。このダイオード接続され
たｎＭＯＳトランジスタＭ５に一定電流ｉが流れると、
その等価ダイオードの順方向電圧、即ちｎＭＯＳトラン
ジスタＭ５のゲート閾値電圧だけ電圧降下があるので、
ノードＮＤｂの電位Ｖｂは、基準電圧よりゲート閾値電
圧だけ上昇する。これにともなって、ノードＮＤａの電
位Ｖａも同じ量だけ上昇する。ここで、ダイナミックレ
ンジ改善用ｎＭＯＳトランジスタＭ５のゲート閾値電圧
をＶthM5とすると、ノードＮＤｂ，ノードＮＤａの上昇
後の電位は次式の如くなる。
【００３２】
【数５】 Ｖｂ＝ＶthM5 …(5-1) Ｖａ＝Ｖin＋ＶthM5 …(5-2)
【００３３】この(5-2) 式を前記（４）式に代入する
と、当該バッファ出力部の出力電圧Ｖout が次式の如く
得られる。
と、当該バッファ出力部の出力電圧Ｖout が次式の如く
得られる。
【００３４】
【数６】 Ｖout ＝Ｖin＋（ＶthM5−ＶthM1） …（６）
【００３５】ここで、バッファ出力部の出力用ｎＭＯＳ
トランジスタＭ１のゲート閾値電圧ＶthM1のバラツキ成
分を（±ΔＶthM1）、ダイナミックレンジ改善用ｎＭＯ
ＳトランジスタＭ５のゲート閾値電圧ＶthM5のバラツキ
成分を（±ΔＶthM5）とする。これらバラツキ成分を考
慮して上記（６）式を書き改めると次式の如くなる。
トランジスタＭ１のゲート閾値電圧ＶthM1のバラツキ成
分を（±ΔＶthM1）、ダイナミックレンジ改善用ｎＭＯ
ＳトランジスタＭ５のゲート閾値電圧ＶthM5のバラツキ
成分を（±ΔＶthM5）とする。これらバラツキ成分を考
慮して上記（６）式を書き改めると次式の如くなる。
【００３６】
【数７】 Ｖout ＝Ｖin＋（ＶthM5±ΔＶthM5）−（ＶthM1±ΔＶthM1）…（７）
【００３７】ところで、一般にＭＯＳトランジスタのゲ
ート閾値電圧Ｖthは、ソースとバックゲート（基板又は
ウェル）間電圧ＶＢＳの依存性をもち、次式で表され
る。
ート閾値電圧Ｖthは、ソースとバックゲート（基板又は
ウェル）間電圧ＶＢＳの依存性をもち、次式で表され
る。
【００３８】
【数８】 Ｖth＝Ｂ×（ＶＢＳ）1/2 ＋φ …（８） ここで、Ｂおよびφは物理定数，不純物濃度，仕事関数
等で与えられる所定係数である。
等で与えられる所定係数である。
【００３９】本例の出力バッファ回路１の出力用ｎＭＯ
ＳトランジスタＭ１，オフセット補償用ｎＭＯＳトラン
ジスタＭ５の基板又はウェルは、それぞれのソースに接
続されているため、（８）式においてソースとバックゲ
ート間電圧ＶＢＳ＝０となる。また、一般に、同一チッ
プ内の同一サイズのｎＭＯＳトランジスタにおいて、そ
のレイアウト位置が近接していれば、不純物濃度分布は
ほぼ均一であることが知られている。当然、物理定数、
仕事関数も等しくなる。したがって、この場合の上記
（８）式における定数Ｂおよびφはほぼ等しくなる。
ＳトランジスタＭ１，オフセット補償用ｎＭＯＳトラン
ジスタＭ５の基板又はウェルは、それぞれのソースに接
続されているため、（８）式においてソースとバックゲ
ート間電圧ＶＢＳ＝０となる。また、一般に、同一チッ
プ内の同一サイズのｎＭＯＳトランジスタにおいて、そ
のレイアウト位置が近接していれば、不純物濃度分布は
ほぼ均一であることが知られている。当然、物理定数、
仕事関数も等しくなる。したがって、この場合の上記
（８）式における定数Ｂおよびφはほぼ等しくなる。
【００４０】実際のＩＣ設計において、図１に示す出力
用ｎＭＯＳトランジスタＭ１とダイナミックレンジ改善
用ｎＭＯＳトランジスタＭ５とを設計上、同じサイズで
同じパターンの同一デバイスとし、回路的に、それぞれ
のソースとバックゲート間を短絡しＶＢＳ＝０とした上
で近接パターンレイアウトを行う。このときの出力用ｎ
ＭＯＳトランジスタＭ１のゲート閾値電圧ＶthM1（設計
中心値）と、ダイナミックレンジ改善用ｎＭＯＳトラン
ジスタＭ５のゲート閾値電圧ＶthM5（設計中心値）は、
等しく見積もることができる。そして、ＩＣ製造過程に
おいて出力用ｎＭＯＳトランジスタＭ１とダイナミック
レンジ改善用ｎＭＯＳトランジスタＭ５とを同一基板上
に一括形成する。この製造過程において、ゲート閾値電
圧は設計値からずれることが多い。両トランジスタが離
れているかサイズが異なればゲート閾値電圧の相違は無
視できないが、この場合、出力用ｎＭＯＳトランジスタ
Ｍ１とダイナミックレンジ改善用ｎＭＯＳトランジスタ
Ｍ５とは設計上、近接パターンレイアウトされた同一デ
バイスであることから、両トランジスタのゲート閾値電
圧がばらつく方向と量はほぼ等しい。
用ｎＭＯＳトランジスタＭ１とダイナミックレンジ改善
用ｎＭＯＳトランジスタＭ５とを設計上、同じサイズで
同じパターンの同一デバイスとし、回路的に、それぞれ
のソースとバックゲート間を短絡しＶＢＳ＝０とした上
で近接パターンレイアウトを行う。このときの出力用ｎ
ＭＯＳトランジスタＭ１のゲート閾値電圧ＶthM1（設計
中心値）と、ダイナミックレンジ改善用ｎＭＯＳトラン
ジスタＭ５のゲート閾値電圧ＶthM5（設計中心値）は、
等しく見積もることができる。そして、ＩＣ製造過程に
おいて出力用ｎＭＯＳトランジスタＭ１とダイナミック
レンジ改善用ｎＭＯＳトランジスタＭ５とを同一基板上
に一括形成する。この製造過程において、ゲート閾値電
圧は設計値からずれることが多い。両トランジスタが離
れているかサイズが異なればゲート閾値電圧の相違は無
視できないが、この場合、出力用ｎＭＯＳトランジスタ
Ｍ１とダイナミックレンジ改善用ｎＭＯＳトランジスタ
Ｍ５とは設計上、近接パターンレイアウトされた同一デ
バイスであることから、両トランジスタのゲート閾値電
圧がばらつく方向と量はほぼ等しい。
【００４１】この結果、出力用ｎＭＯＳトランジスタＭ
１のゲート閾値電圧ΔＶthM1のバラツキ成分（±ΔＶth
M1）と、ダイナミックレンジ改善用ｎＭＯＳトランジス
タＭ５のゲート閾値電圧ＶthM5のバラツキ成分（±ΔＶ
thM5）とは、同等であると見積もることができる。よっ
て、（ＶthM5±ΔＶthM5）≒（ＶthM1±ΔＶthM1）とな
り、この関係を前記（７）式に適用すれば次式が成り立
つ。
１のゲート閾値電圧ΔＶthM1のバラツキ成分（±ΔＶth
M1）と、ダイナミックレンジ改善用ｎＭＯＳトランジス
タＭ５のゲート閾値電圧ＶthM5のバラツキ成分（±ΔＶ
thM5）とは、同等であると見積もることができる。よっ
て、（ＶthM5±ΔＶthM5）≒（ＶthM1±ΔＶthM1）とな
り、この関係を前記（７）式に適用すれば次式が成り立
つ。
【００４２】
【数９】 Ｖout ≒Ｖin …（９）
【００４３】すなわち、本実施形態の出力バッファ回路
１は、その内蔵スイッチＳ１，Ｓ２を適宜制御するだけ
で、その入力電圧Ｖinに対する出力電圧Ｖout の低下量
がゼロになり、この結果、当該の出力バッファ回路１の
出力ダイナミックレンジが最大となる。
１は、その内蔵スイッチＳ１，Ｓ２を適宜制御するだけ
で、その入力電圧Ｖinに対する出力電圧Ｖout の低下量
がゼロになり、この結果、当該の出力バッファ回路１の
出力ダイナミックレンジが最大となる。
【００４４】なお、上記説明では、設計上、同一デバイ
スを近接したパターンレイアウトとすることでゲート閾
値電圧を揃えることを条件としたが、この設計上の条件
を満たすことができない、製造条件を同じにできない、
或いは設計および製造条件は同じでも実際に作ってみる
とゲート閾値電圧差があり、これが無視できない場合に
あっては、出力ダイナミックレンジを最大にはできない
までも、本実施形態の出力バッファ回路１では、ダイナ
ミックレンジが改善される効果を少なくとも得ることが
できる。また、入力電圧に対し出力電圧が低下する出力
バッファ回路を複数持つＩＣを考えた場合、その回路ご
とに本発明における改良を加えれば、個々の出力バッフ
ァ回路において出力低下が低減又は完全に防止され、当
該ＩＣの出力のダイナミックレンジが大きく低下すると
いった従来の問題を回避することが可能となる。さら
に、複数の出力バッファ回路の各出力電圧を入力信号と
して用いる後段回路がある場合、その後段回路の各入力
信号間のバラツキが抑えられ、当該後段回路が誤動作す
ることがない。
スを近接したパターンレイアウトとすることでゲート閾
値電圧を揃えることを条件としたが、この設計上の条件
を満たすことができない、製造条件を同じにできない、
或いは設計および製造条件は同じでも実際に作ってみる
とゲート閾値電圧差があり、これが無視できない場合に
あっては、出力ダイナミックレンジを最大にはできない
までも、本実施形態の出力バッファ回路１では、ダイナ
ミックレンジが改善される効果を少なくとも得ることが
できる。また、入力電圧に対し出力電圧が低下する出力
バッファ回路を複数持つＩＣを考えた場合、その回路ご
とに本発明における改良を加えれば、個々の出力バッフ
ァ回路において出力低下が低減又は完全に防止され、当
該ＩＣの出力のダイナミックレンジが大きく低下すると
いった従来の問題を回避することが可能となる。さら
に、複数の出力バッファ回路の各出力電圧を入力信号と
して用いる後段回路がある場合、その後段回路の各入力
信号間のバラツキが抑えられ、当該後段回路が誤動作す
ることがない。
【００４５】第２実施形態 本実施形態は、出力ＭＯＳトランジスタにｐ型を用いた
前記図４の出力バッファ回路４０を改良した場合を例と
した、本発明の出力バッファ回路の他の形態について示
すものである。図２は、本実施形態に係る出力バッファ
回路を示す回路図である。
前記図４の出力バッファ回路４０を改良した場合を例と
した、本発明の出力バッファ回路の他の形態について示
すものである。図２は、本実施形態に係る出力バッファ
回路を示す回路図である。
【００４６】この出力バッファ回路２が第１実施形態の
出力バッファ回路１と異なる点は、ダイナミックレンジ
改善用トランジスタＭ６のチャネル導電型がｐ型である
ことである。その他の構成、即ち入力遮断スイッチＳ
１、電荷保持キャパシタＣ、電流制御用スイッチＳ２、
電流源Ｉを有すること、及びダイナミックレンジ改善用
ｐＭＯＳトランジスタＭ６を含む各構成間の接続関係
は、ｐＭＯＳトランジスタＭ６のゲートが基準電圧の供
給線６に接続されていることを除き、第１実施形態と同
じである。また、ダイナミックレンジ改善用ｐＭＯＳト
ランジスタＭ６はゲートとドレインがダイオード接続の
ため短絡され、ソースが基板又はウェルに接続されてい
ることは、第１実施形態と同様である。このダイナミッ
クレンジ改善用ｐＭＯＳトランジスタＭ６は、バッファ
出力部の出力用ｐＭＯＳトランジスタＭ２と同じトラン
ジスタサイズを有し、望ましくは同一基板内の近接箇所
に同一プロセスを経て同時形成される。ここで、Ｔ２in
とＴ２out は当該出力バッファ回路２の入力端子と出力
端子、５と６は電源電圧ＶDDの供給線（ＶDD線）と基準
電圧の供給線（例えば、接地線）を示す。なお、バッフ
ァ出力部の構成および動作は、先の従来例（図４）の場
合と同様なので、ここでの説明は省略する。
出力バッファ回路１と異なる点は、ダイナミックレンジ
改善用トランジスタＭ６のチャネル導電型がｐ型である
ことである。その他の構成、即ち入力遮断スイッチＳ
１、電荷保持キャパシタＣ、電流制御用スイッチＳ２、
電流源Ｉを有すること、及びダイナミックレンジ改善用
ｐＭＯＳトランジスタＭ６を含む各構成間の接続関係
は、ｐＭＯＳトランジスタＭ６のゲートが基準電圧の供
給線６に接続されていることを除き、第１実施形態と同
じである。また、ダイナミックレンジ改善用ｐＭＯＳト
ランジスタＭ６はゲートとドレインがダイオード接続の
ため短絡され、ソースが基板又はウェルに接続されてい
ることは、第１実施形態と同様である。このダイナミッ
クレンジ改善用ｐＭＯＳトランジスタＭ６は、バッファ
出力部の出力用ｐＭＯＳトランジスタＭ２と同じトラン
ジスタサイズを有し、望ましくは同一基板内の近接箇所
に同一プロセスを経て同時形成される。ここで、Ｔ２in
とＴ２out は当該出力バッファ回路２の入力端子と出力
端子、５と６は電源電圧ＶDDの供給線（ＶDD線）と基準
電圧の供給線（例えば、接地線）を示す。なお、バッフ
ァ出力部の構成および動作は、先の従来例（図４）の場
合と同様なので、ここでの説明は省略する。
【００４７】このような構成の出力バッファ回路２の基
本的な動作は、入力遮断スイッチに対する電流制御用ス
イッチＳ２のＯＮ／ＯＦＦの制御が逆であることを除
き、先の第１実施形態と同様である。すなわち、電流制
御用スイッチＳ２は、最初に入力遮断用スイッチＳ１が
オンしているときはオフし、Ｓ１がオフと同時か若干遅
れてオンする。これは、本例の出力用ｐＭＯＳトランジ
スタＭ２が出力端子Ｔ４out のＧＮＤ側に接続され、そ
のゲート閾値電圧ＶthM2だけ出力電圧Ｖout(40) が入力
電圧Ｖin(40)より高くなるので、これを低減またはキャ
ンセルするために、電流制御用スイッチＳ２をオフから
オンにスイッチングすることによってキャパシタＣの他
方電極（又はノードＮＤｂ）の電位をｐＭＯＳトランジ
スタＭ６のゲート閾値電圧ＶthM6だけ引き下げるためで
ある。
本的な動作は、入力遮断スイッチに対する電流制御用ス
イッチＳ２のＯＮ／ＯＦＦの制御が逆であることを除
き、先の第１実施形態と同様である。すなわち、電流制
御用スイッチＳ２は、最初に入力遮断用スイッチＳ１が
オンしているときはオフし、Ｓ１がオフと同時か若干遅
れてオンする。これは、本例の出力用ｐＭＯＳトランジ
スタＭ２が出力端子Ｔ４out のＧＮＤ側に接続され、そ
のゲート閾値電圧ＶthM2だけ出力電圧Ｖout(40) が入力
電圧Ｖin(40)より高くなるので、これを低減またはキャ
ンセルするために、電流制御用スイッチＳ２をオフから
オンにスイッチングすることによってキャパシタＣの他
方電極（又はノードＮＤｂ）の電位をｐＭＯＳトランジ
スタＭ６のゲート閾値電圧ＶthM6だけ引き下げるためで
ある。
【００４８】以上の理由から本実施形態では、第１実施
形態におけるゲート閾値電圧ＶthM1を出力用ｐＭＯＳト
ランジスタＭ２のゲート閾値電圧（−ＶthM2）に、ゲー
ト閾値電圧ＶthM5をダイナミックレンジ改善用ｐＭＯＳ
トランジスタＭ６のゲート閾値電圧（−ＶthM6）に置き
換え、又、第１実施形態におけるバラツキ成分（±ΔＶ
thM1）と（±ΔＶthM5）を、それぞれＶthM2のバラツキ
成分（±ΔＶthM2）とＶthM6のバラツキ成分（±ΔＶth
M6）に置き換えることによって、上記第１実施形態にお
ける動作説明をそのまま適用できる。
形態におけるゲート閾値電圧ＶthM1を出力用ｐＭＯＳト
ランジスタＭ２のゲート閾値電圧（−ＶthM2）に、ゲー
ト閾値電圧ＶthM5をダイナミックレンジ改善用ｐＭＯＳ
トランジスタＭ６のゲート閾値電圧（−ＶthM6）に置き
換え、又、第１実施形態におけるバラツキ成分（±ΔＶ
thM1）と（±ΔＶthM5）を、それぞれＶthM2のバラツキ
成分（±ΔＶthM2）とＶthM6のバラツキ成分（±ΔＶth
M6）に置き換えることによって、上記第１実施形態にお
ける動作説明をそのまま適用できる。
【００４９】つまり、第１実施形態における（５）式，
(6-2) 式，（７）式は、それぞれ次に示す（１０）式，
（１１）式，（１２）式の如くになる。また、第１実施
形態における（８）式は本例において次の（１３）式の
如くなる。
(6-2) 式，（７）式は、それぞれ次に示す（１０）式，
（１１）式，（１２）式の如くになる。また、第１実施
形態における（８）式は本例において次の（１３）式の
如くなる。
【００５０】
【数１０】 Ｖout(40) ＝Ｖin(40)＋ＶthM2 ＝Ｖa ＋ＶthM2 …（１０） Ｖa ＝Ｖin−ＶthM6 …（１１） Ｖout(40) ＝Ｖin＋（ＶthM2−ＶthM6） …（１２） Ｖout(40) ＝Ｖin＋（ＶthM2±ΔＶthM2）−（ＶthM6±ΔＶthM6）…（１３） ここで、Ｖout は当該出力バッファ回路２の出力端子Ｔ
４out に現出する出力電圧、Ｖinは当該出力バッファ回
路２の入力端子Ｔ２inに印加される入力信号のホールド
電圧を示す。
４out に現出する出力電圧、Ｖinは当該出力バッファ回
路２の入力端子Ｔ２inに印加される入力信号のホールド
電圧を示す。
【００５１】実際のＩＣ設計において、図２に示す出力
用ｐＭＯＳトランジスタＭ２とダイナミックレンジ改善
用ｐＭＯＳトランジスタＭ６とを設計上、同じサイズで
同じパターンの同一デバイスとし、回路的に、それぞれ
のソースとバックゲート間を短絡しＶＢＳ＝０とした上
で近接パターンレイアウトを行うとすれば、両トランジ
スタのゲート閾値電圧の設計値を同じに見積ることがで
きる。また、ＩＣ製造過程において両トランジスタＭ
２，Ｍ６を同一基板上に一括形成すると、この製造過程
におけるゲート閾値電圧のずれ方、即ちゲート閾値電圧
がばらつく方向と量は両トランジスタＭ２，Ｍ６間でほ
ぼ等しい。
用ｐＭＯＳトランジスタＭ２とダイナミックレンジ改善
用ｐＭＯＳトランジスタＭ６とを設計上、同じサイズで
同じパターンの同一デバイスとし、回路的に、それぞれ
のソースとバックゲート間を短絡しＶＢＳ＝０とした上
で近接パターンレイアウトを行うとすれば、両トランジ
スタのゲート閾値電圧の設計値を同じに見積ることがで
きる。また、ＩＣ製造過程において両トランジスタＭ
２，Ｍ６を同一基板上に一括形成すると、この製造過程
におけるゲート閾値電圧のずれ方、即ちゲート閾値電圧
がばらつく方向と量は両トランジスタＭ２，Ｍ６間でほ
ぼ等しい。
【００５２】この結果、第１実施形態と同様に、（Ｖth
M6±ΔＶthM6）≒（ＶthM2±ΔＶthM2）となり、この関
係を前記（１３）式に適用すれば、出力バッファ回路２
の入力電圧Ｖinに対する出力電圧Ｖout の低下が完全に
防止され、第１実施形態と同く前記（９）式の結論式が
得られる。
M6±ΔＶthM6）≒（ＶthM2±ΔＶthM2）となり、この関
係を前記（１３）式に適用すれば、出力バッファ回路２
の入力電圧Ｖinに対する出力電圧Ｖout の低下が完全に
防止され、第１実施形態と同く前記（９）式の結論式が
得られる。
【００５３】本実施形態の出力バッファ回路２によっ
て、第１実施形態と同様な効果が得られる。すなわち、
本出力バッファ回路２では、入力電圧Ｖinに対する出力
電圧Ｖout の変化が低減され或いはほぼ完全に防止さ
れ、この結果、出力のダイナミックレンジが改善（拡
大）される。また、本出力バッファ回路２を複数用いる
場合、それぞれ入力電圧に対して出力電圧が変化する複
数の出力バッファ回路によってＩＣの出力が大きくばら
つく、或いは値がばらついた複数の出力バッファ回路の
出力を入力信号とするため後段回路が誤動作するといっ
た従来の問題を回避することができる。
て、第１実施形態と同様な効果が得られる。すなわち、
本出力バッファ回路２では、入力電圧Ｖinに対する出力
電圧Ｖout の変化が低減され或いはほぼ完全に防止さ
れ、この結果、出力のダイナミックレンジが改善（拡
大）される。また、本出力バッファ回路２を複数用いる
場合、それぞれ入力電圧に対して出力電圧が変化する複
数の出力バッファ回路によってＩＣの出力が大きくばら
つく、或いは値がばらついた複数の出力バッファ回路の
出力を入力信号とするため後段回路が誤動作するといっ
た従来の問題を回避することができる。
【００５４】
【発明の効果】以上説明してきたように、本発明に係る
出力バッファ回路によれば、電荷保持キャパシタ（及び
入力遮断スイッチ）によるサンプルホールド機能を有
し、かつ、例えばダイナミックレンジ改善用トランジス
タ、電流源、及びスイッチで構成され、キャパシタの保
持電圧を、後段回路の出力低下を低減または完全に防止
する方向に調整する電圧調整部を有すことから、当該出
力バッファ回路の出力のダイナミックレンジを従来より
拡大させ、また容易に最大化できる。また、複数の出力
バッファ回路の各出力ダイナミックレンジの改善を図
り、或いは出力のバラツキをなくすことによって、これ
ら複数出力を入力する後段回路の誤動作を有効に防止し
たり、複数の出力バッファ回路を内蔵するＩＣ出力のダ
イナミックレンジを大幅に改善できる。
出力バッファ回路によれば、電荷保持キャパシタ（及び
入力遮断スイッチ）によるサンプルホールド機能を有
し、かつ、例えばダイナミックレンジ改善用トランジス
タ、電流源、及びスイッチで構成され、キャパシタの保
持電圧を、後段回路の出力低下を低減または完全に防止
する方向に調整する電圧調整部を有すことから、当該出
力バッファ回路の出力のダイナミックレンジを従来より
拡大させ、また容易に最大化できる。また、複数の出力
バッファ回路の各出力ダイナミックレンジの改善を図
り、或いは出力のバラツキをなくすことによって、これ
ら複数出力を入力する後段回路の誤動作を有効に防止し
たり、複数の出力バッファ回路を内蔵するＩＣ出力のダ
イナミックレンジを大幅に改善できる。
【図１】本発明の第１実施形態に係る出力バッファ回路
を示す回路図である。
を示す回路図である。
【図２】本発明の第２実施形態に係る出力バッファ回路
を示す回路図である。
を示す回路図である。
【図３】ＣＭＯＳ集積回路においてｎＭＯＳトランジス
タから出力を取り出す構成の従来の出力バッファ回路を
示す回路図である。
タから出力を取り出す構成の従来の出力バッファ回路を
示す回路図である。
【図４】ＣＭＯＳ集積回路においてｐＭＯＳトランジス
タから出力を取り出す構成の従来の出力バッファ回路を
示す回路図である。
タから出力を取り出す構成の従来の出力バッファ回路を
示す回路図である。
１，２…出力バッファ回路、５…電源電圧ＶDDの供給
線、６…基準電位（例えば、接地電位ＧＮＤ）の供給
線、３０，４０…従来の出力バッファ回路、Ｍ１，Ｍ２
…出力用トランジスタ、Ｍ３，Ｍ４…電流源負荷用トラ
ンジスタ、Ｍ５，Ｍ６…ダイナミックレンジ改善用トラ
ンジスタ、Ｃ…電圧保持キャパシタ、Ｉ，Ｉ３，Ｉ４…
電流源、Ｓ１…入力遮断スイッチ、Ｓ２…電流制御用ス
イッチ（スイッチ）、Ｔ１in，Ｔ２in等…入力端子、Ｔ
１out ，Ｔ２out 等…出力端子、Ｖin…入力電圧、Ｖou
t …出力電圧。
線、６…基準電位（例えば、接地電位ＧＮＤ）の供給
線、３０，４０…従来の出力バッファ回路、Ｍ１，Ｍ２
…出力用トランジスタ、Ｍ３，Ｍ４…電流源負荷用トラ
ンジスタ、Ｍ５，Ｍ６…ダイナミックレンジ改善用トラ
ンジスタ、Ｃ…電圧保持キャパシタ、Ｉ，Ｉ３，Ｉ４…
電流源、Ｓ１…入力遮断スイッチ、Ｓ２…電流制御用ス
イッチ（スイッチ）、Ｔ１in，Ｔ２in等…入力端子、Ｔ
１out ，Ｔ２out 等…出力端子、Ｖin…入力電圧、Ｖou
t …出力電圧。
Claims (9)
- 【請求項１】入力端子を介して制御電極に印加される入
力電圧を、制御電極以外の２つの電極のうち一方電極か
ら出力する出力用トランジスタを有する出力バッファ回
路であって、 前記入力端子と前記制御電極との間に接続され、入力端
子に印加される入力電圧を一方のキャパシタ電極で保持
する電圧保持キャパシタと、 前記電圧保持キャパシタの他方電極の電位を、前記一方
のキャパシタ電極の保持電圧が前記出力用トランジスタ
から出力されるときに、当該出力用トランジスタによる
電圧変化が低減または相殺されるように調整する電圧調
整部とを有する出力バッファ回路。 - 【請求項２】前記電圧調整部は、前記電荷保持キャパシ
タの他方電極と基準電圧供給線との間に接続されている
ダイオード接続トランジスタと、 前記他方電極と基準電圧供給線との間に、前記ダイオー
ド接続トランジスタと並列に接続されているスイッチ
と、 当該スイッチ又は前記ダイオード接続トランジスタに一
定電流を流す電流源とを有する請求項１に記載の出力バ
ッファ回路。 - 【請求項３】前記入力端子と前記電圧保持キャパシタと
の間に、前記一方のキャパシタ電極に入力電圧が印加さ
れる前は導通し、印加後に遮断する入力遮断スイッチを
有する請求項１に記載の出力バッファ回路。 - 【請求項４】前記入力端子と前記電圧保持キャパシタと
の間に、前記一方のキャパシタ電極に入力電圧が印加さ
れる前は導通し、印加後に遮断する入力遮断スイッチを
有する請求項２に記載の出力バッファ回路。 - 【請求項５】前記出力用トランジスタと前記ダイオード
接続トランジスタは、同じトランジスタサイズを有する
請求項２に記載の出力バッファ回路。 - 【請求項６】前記出力用トランジスタは、電源電圧供給
線と出力端子との間に接続されたｎチャネル型のトラン
ジスタであり、 前記ダイオード接続トランジスタは、その制御電極と、
制御電極以外の２つの電極のうち前記電荷保持キャパシ
タに接続されている電極とを短絡したｎチャネル型のト
ランジスタである請求項２に記載の出力バッファ回路。 - 【請求項７】前記出力用トランジスタは、基準電圧供給
線と出力端子との間に接続されたｐチャネル型のトラン
ジスタであり、 前記ダイオード接続トランジスタは、その制御電極が基
準電圧供給線に接続されているｐチャネル型のトランジ
スタである請求項２に記載の出力バッファ回路。 - 【請求項８】前記入力端子と前記電圧保持キャパシタと
の間に、前記一方のキャパシタ電極に入力電圧が印加さ
れる前は導通し、印加後に遮断する入力遮断スイッチを
有し、 前記スイッチは、前記入力遮断スイッチの遮断前は導通
し、前記入力遮断スイッチと同時か若干遅れて遮断する
ように制御される請求項６に記載の出力バッファ回路。 - 【請求項９】前記入力端子と前記電圧保持キャパシタと
の間に、前記一方のキャパシタ電極に入力電圧が印加さ
れる前は導通し、印加後に遮断する入力遮断スイッチを
有し、 前記スイッチは、前記入力遮断スイッチの遮断前は遮断
し、前記入力遮断スイッチの遮断と同時か若干遅れて導
通するように制御される請求項７に記載の出力バッファ
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27477097A JP3799775B2 (ja) | 1997-10-07 | 1997-10-07 | 出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27477097A JP3799775B2 (ja) | 1997-10-07 | 1997-10-07 | 出力バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11112247A true JPH11112247A (ja) | 1999-04-23 |
| JP3799775B2 JP3799775B2 (ja) | 2006-07-19 |
Family
ID=17546337
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27477097A Expired - Fee Related JP3799775B2 (ja) | 1997-10-07 | 1997-10-07 | 出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3799775B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1056070A3 (en) * | 1999-05-26 | 2002-01-09 | Nec Corporation | Drive circuit and drive circuit system for capacitive load |
| JP2008268473A (ja) * | 2007-04-19 | 2008-11-06 | Oki Electric Ind Co Ltd | オフセットキャンセル装置、ｉｃチップ、及び駆動ｉｃ |
| JPWO2016051473A1 (ja) * | 2014-09-29 | 2017-04-27 | 三菱電機株式会社 | 演算増幅回路 |
| WO2020262142A1 (ja) * | 2019-06-27 | 2020-12-30 | ラピスセミコンダクタ株式会社 | 表示ドライバ、半導体装置及び増幅回路 |
| CN115189655A (zh) * | 2022-07-15 | 2022-10-14 | 思瑞浦微电子科技（苏州）股份有限公司 | 高电源抑制比的运算放大器及芯片 |
-
1997
- 1997-10-07 JP JP27477097A patent/JP3799775B2/ja not_active Expired - Fee Related
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1056070A3 (en) * | 1999-05-26 | 2002-01-09 | Nec Corporation | Drive circuit and drive circuit system for capacitive load |
| US6624669B1 (en) | 1999-05-26 | 2003-09-23 | Nec Corporation | Drive circuit and drive circuit system for capacitive load |
| JP2008268473A (ja) * | 2007-04-19 | 2008-11-06 | Oki Electric Ind Co Ltd | オフセットキャンセル装置、ｉｃチップ、及び駆動ｉｃ |
| JPWO2016051473A1 (ja) * | 2014-09-29 | 2017-04-27 | 三菱電機株式会社 | 演算増幅回路 |
| US9953980B2 (en) | 2014-09-29 | 2018-04-24 | Mitsubishi Electric Corporation | Operational amplifier circuit |
| WO2020262142A1 (ja) * | 2019-06-27 | 2020-12-30 | ラピスセミコンダクタ株式会社 | 表示ドライバ、半導体装置及び増幅回路 |
| JPWO2020262142A1 (ja) * | 2019-06-27 | 2020-12-30 | ||
| US12067954B2 (en) | 2019-06-27 | 2024-08-20 | Lapis Semiconductor Co., Ltd. | Display driver, semiconductor device, and amplifier circuit having a response-speed increase circuit |
| CN115189655A (zh) * | 2022-07-15 | 2022-10-14 | 思瑞浦微电子科技（苏州）股份有限公司 | 高电源抑制比的运算放大器及芯片 |
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| Publication number | Publication date |
|---|---|
| JP3799775B2 (ja) | 2006-07-19 |
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