JPH10229430A - 導通試験方式 - Google Patents

Abstract

(57)【要約】 【課題】複数のハイウェイ（以下ＨＷ）が同じように故
障していた場合、障害箇所の特定ができない。 【解決手段】通話路装置の入側ＨＷに試験データ挿入回
路と試験データ発生回路と、出側ＨＷにＨＷデータと試
験データ発生回路より発生した試験データとの比較回路
とを設け、試験データ挿入回路と比較回路に導通試験状
態の通知手段を設け、試験データ発生回路はフレーム毎
に変化しない同一の固定データを試験データとして発生
し、試験データを試験データ挿入回路と比較回路へ一斉
に送出し、導通試験状態が通知されると試験データ挿入
回路は入側ＨＷの全タイムスロットに試験データを一斉
に挿入し、通話路装置は試験データを同一の出側ＨＷ上
に送出するように制御し、出側ＨＷの全タイムスロット
のデータと試験データ発生回路で発生した試験データと
を比較回路で比較する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は通話路装置の導通試
験方式に係り、通話路装置の試験時間短縮及び障害箇所
特定に際して好適な導通試験方式に関する。

【０００２】

【従来の技術】従来の導通試験方式は特公平５−２６０
１７２号公報に記載されている通り、通話路装置の出側
ハイウェイの相異なる２本又は３本のハイウェイデータ
を比較することにより、試験を行っていた。この場合の
通話路装置とは時間スイッチである。図７に従来の試験
方式で３本のハイウェイデータを比較する場合の概略図
を示す。パターンデータ発生回路８で作成した試験パタ
ーンを、試験を行う時間スイッチ（０）９、時間スイッ
チ（１）１０、及び時間スイッチ（２）１１の入側ハイ
ウェイにテストパターン挿入回路１４により挿入し、出
側ハイウェイのＨＷＯ００〜ＨＷＯ０ｎ、ＨＷＯ１ｎ、
及びＨＷＯ２０〜ＨＷＯ２ｎのうち試験を行う相異なる
３本のハイウェイに出力し、データ比較回路（０）１２
〜データ比較回路（ｎ）１３で、この３本の出力データ
のうち２本を選び出してデータを比較し、その３通りの
選び方の組み合わせ全てについてデータを比較し、その
比較結果により障害の有無を判断し、障害箇所を特定し
ていた。図８に従来の試験方式におけるデータ比較回路
を示す。データ比較回路（ｍ）１５の出力Ａ、Ｂ、Ｃの
値により障害の有無が判り、障害箇所を特定することが
できる。例えばＡ、Ｂ、Ｃの値が全て“０”であれば３
本の出力データが一致していることから障害は無いと判
定できる。またＡの値が“１”、Ｂの値が“１”、Ｃの
値が“０”であった場合は時間スイッチ（０）９と時間
スイッチ（１）１０の出力データがアンマッチであり、
時間スイッチ（０）９と時間スイッチ（２）１１の出力
データもアンマッチであり、時間スイッチ（１）１０と
時間スイッチ（２）１１の出力データは一致しているこ
とからどこかに障害が有り、その障害箇所は時間スイッ
チ（０）９であることが特定できる。同様に時間スイッ
チ（１）１０が障害であった場合、時間スイッチ（２）
１１が障害であった場合もＡ、Ｂ、Ｃの値によりそれぞ
れ障害箇所を特定することができる。しかし、今仮に時
間スイッチ（０）９と時間スイッチ（１）１０の両方で
同一箇所が故障していた場合を考えるとＡ、Ｂ、Ｃの値
は全て“１”となり、どこか複数箇所に障害が有るとい
うことだけは判るが、どの箇所が障害なのかということ
は特定できない。それは時間スイッチ（０）９と時間ス
イッチ（２）１１の両方で同一箇所が故障していた場
合、及び時間スイッチ（１）１０と時間スイッチ（２）
１１の両方で同一箇所が故障していた場合についても
Ａ、Ｂ、Ｃの値は全て“１”となって区別がつかないた
めである。このように従来の技術では複数のハイウェイ
が同じように故障していた場合、障害の有無しか判定で
きず障害箇所の特定ができないという欠点があった。

【０００３】

【発明が解決しようとする課題】従来技術は、２本又は
３本のハイウェイデータを比較しており、複数のハイウ
ェイが同じように故障していた場合、障害箇所の特定が
できないという欠点があった。本発明が解決しようとす
る課題は複数のハイウェイが同じように故障していた場
合でも障害箇所を特定できるようにすることにある。

【０００４】

【課題を解決するための手段】上記課題を達成するため
に通話路装置の入側ハイウェイの全タイムスロットに、
試験データ発生回路からフレーム毎に変化しない同一の
固定データを一斉に書き込み、同じ出側ハイウェイに読
み出し、読み出したハイウェイデータと試験データ発生
回路から送出した同一データを比較することにより、複
数のハイウェイが同じように故障していた場合でも障害
箇所を特定できるようにする。

【０００５】

【発明の実施の形態】以下、本発明の一実施例を図１か
ら図６により説明する。図１に本発明の導通試験の全体
構成を示す。本実施例では通話路装置を時間スイッチで
構成するものとする。導通試験時以外は入側ハイウェイ
ＨＷＩ００〜ＨＷＩ０ｎは時間スイッチ（０）２により
時間変換され出力ハイウェイＨＷＯ００〜ＨＷＯ０ｎの
タイムスロットに接続される。また入側ハイウェイＨＷ
Ｉ１０〜ＨＷＩ１ｎは時間スイッチ（１）３により時間
変換され出力ハイウェイＨＷＯ１０〜ＨＷＯ１ｎのタイ
ムスロットに接続される構成であり、時間スイッチ
（０）２及び時間スイッチ（１）３は各々別ハイウェイ
の時間スイッチを構成している。なお、本実施例では時
間スイッチのハイウェイはシリアル形式で３２ＭＨｚの
速度である。ＴＳＴ信号により導通試験状態であること
が通知されると時間スイッチの入側ハイウェイの全ての
タイムスロットに、パターンデータ発生回路１で作成し
たテストパターンをテストパターン挿入回路６によって
一斉に挿入し、二つの時間スイッチに同じデータを送
る。パターンデータ発生回路１は図２に示すように１６
Ｍクロックとパターン選択信号の排他的論理和をとるこ
とで容易に構成できる。このテストパターンは図３に示
すように、パターン選択信号を“０”とすれば“５５”
を繰り返すパターン、パターン選択信号を“１”とすれ
ば“ＡＡ”を繰り返すパターンが送出され、パターン選
択信号により何れかのパターンを選択することができ
る。パターン選択信号を“０”、“１”のどちらか一方
に固定すればフレーム毎に変化しない同一の固定パター
ンが作成される。時間スイッチの制御は時間スイッチ
（０）２と時間スイッチ（１）３とで同じ制御を行い、
テストパターンが時間スイッチ（０）２と時間スイッチ
（１）３で同じハイウェイの同じタイムスロットに接続
されるようにする。これにより二つの時間スイッチから
出力されるデータは、入力するテストパターンも時間変
換も同じであることから全タイムスロットに同じデータ
が出力される。図４に出力ハイウェイｍにおけるデータ
比較回路（ｍ）７を示す。時間スイッチの出力データは
全タイムスロットに同一データが出力されており、また
パターンデータ発生回路１よりデータ比較回路（ｍ）７
に送出されるテストパターンも全タイムスロット同じデ
ータであることから、データ比較回路（ｍ）７には位相
同期やタイムスロット抽出の機能は不要であり、二つの
時間スイッチの出力をそれぞれパターンデータ発生回路
１から送出されたテストパターンと単純に全タイムスロ
ット比較すればよく、各時間スイッチの出力ハイウェイ
とテストパターンを単に排他的論理和で比較する回路に
することができる。この比較結果はＴＳＴ信号により導
通試験状態であることが通知されるとゲートが開き、比
較結果を上位から読み取り可能となる。図４に示す通り
データ比較回路（ｍ）７の出力Ａ、Ｂの値により障害箇
所を容易に特定することができる。例えばＡ、Ｂの値が
両方とも“０”であれば時間スイッチ（０）２、時間ス
イッチ（１）３の２本の出力データはそれぞれテストパ
ターンと一致していることから障害は無いと判定でき
る。またＡの値が“１”、Ｂの値が“０”であった場合
は時間スイッチ（０）２の出力データとテストパターン
の比較結果がアンマッチであり、時間スイッチ（１）３
の出力データとテストパターンの比較結果は一致してい
ることから障害箇所は時間スイッチ（０）２であること
が特定できる。同様にＡの値が“０”、Ｂの値が“１”
であった場合は時間スイッチ（０）２の出力データとテ
ストパターンの比較結果が一致しており、時間スイッチ
（１）３の出力データとテストパターンの比較結果はア
ンマッチであることから時間スイッチ（１）３が障害で
あることが特定できる。またＡ、Ｂの値が共に“１”で
あった場合は時間スイッチ（０）２と時間スイッチ
（１）３の出力データが両方ともテストパターンとアン
マッチであることから時間スイッチ（０）２、時間スイ
ッチ（１）３共に障害であることが特定できる。次に具
体的なアンマッチ検出例を図５、図６に示す。図５は仮
に時間スイッチ（１）３のタイムスロット０のビット１
で時間スイッチメモリ障害が発生し、“１”であるべき
データが“０”となった場合のｍハイウェイでのアンマ
ッチ出力であり、タイムスロット０のビット１で、ＨＷ
Ｏ１ｍのデータが“０”であり、テストパターンのデー
タが“１”であることより、ＨＷＯ１ｍとテストパター
ンの排他的論理和をとると“１”となり時間スイッチ
（１）３が障害となったことが特定できる。またこのと
きタイムスロット０のビット１で、ＨＷＯ０ｍのデータ
が“１”であり、テストパターンのデータが“１”であ
ることより、ＨＷＯ０ｍとテストパターンの排他的論理
和をとると“０”となりマッチングがとれているため時
間スイッチ（０）２は正常であることが判る。次に図６
は複数の時間スイッチが同じように故障していた場合の
ｍハイウェイでのアンマッチ検出例である。本図は仮に
時間スイッチ（０）２及び時間スイッチ（１）３のタイ
ムスロット０のビット１で時間スイッチメモリ障害が同
じように発生し、“１”であるべきデータが“０”とな
った場合のアンマッチ出力であり、タイムスロット０の
ビット１でＨＷＯ０ｍのデータが“０”、ＨＷＯ１ｍの
データも“０”、テストパターンのデータが“１”であ
ることより、ＨＷＯ０ｍとテストパターンの排他的論理
和をとると“１”となり時間スイッチ（０）２が障害と
なったことが特定できる。またこの時ＨＷＯ１ｍとテス
トパターンの排他的論理和も“１”であることから時間
スイッチ（１）３も障害となったことが特定できる。こ
のように本方式であれば一括で全ハイウェイ、全タイム
スロットを試験できるため、時間スイッチのパス設定は
最初に設定するだけでよく、ハイウェイ毎、タイムスロ
ット毎に個々にパスを設定してテストパターンを挿入
し、導通をチェックするといったような処理は不要であ
る。なおアンマッチデータの読み取りは、最初の時間ス
イッチのパス設定が全て終了した時点に時間スイッチの
データ遅延時間を加えた時点から開始し、最低１フレー
ム間監視し、この間に１回でもアンマッチが発生した場
合は障害と判断すればよい。これを“５５”パターンと
“ＡＡ”パターンの両方について行えば全ビットについ
て“０”、“１”を変化させて確認を行ったことにな
る。従って導通試験に要する時間は、時間スイッチの全
パスを設定する時間と時間スイッチのデータ遅延時間、
及び使用するテストパターン選択の設定時間だけであ
り、ごく短時間で導通試験を終了することが可能であ
る。またこの時、仮に複数のハイウェイが同じように故
障していた場合でも障害箇所を特定することが可能であ
る。また、本発明の構成では時間スイッチの入出力がシ
リアルであってもパラレルであっても、出力ハイウェイ
での比較がビット単位であることにより全く影響しない
構成となっている。また本実施例では異なる時間スイッ
チのハイウェイを用いたが同一の時間スイッチのハイウ
ェイでも有効であるのは当然である。以上に述べた導通
試験構成の別な実施方法の例について次に述べる。一つ
目は非導通試験時にも導通の正常性を常時監視する。こ
れは導通試験時には全タイムスロットに挿入しているテ
ストパターンを、非導通試験時にはテストパターン挿入
回路を特定のタイムスロットにのみパターンデータを挿
入するように設定し、そのパターンデータを挿入したタ
イムスロットは時間スイッチのパスを固定の位置に接続
するように設定し、データ比較回路で、その固定の位置
に接続されたタイムスロットのみ比較を行うようにする
構成とすればよい。これにより通常の運用状態でも導通
の正常性を常時監視することが可能である。二つ目は時
間スイッチが複数段接続されたシステムにおける導通試
験に関する。実施例では時間スイッチを１段構成とした
が、必ずしも時間スイッチは１段構成である必要はな
く、時間スイッチが複数段接続されたシステムでも各時
間スイッチを実施例と同様の制御を行い、出力データを
テストパターンと比較することにより、システム全体の
導通試験を短時間で実施し障害箇所を特定することが可
能である。三つ目はテストパターンに関する。実施例で
はテストパターンの一例として“５５”パターンと“Ａ
Ａ”パターンについて述べたが、テストパターンはこの
パターンに限られるものではなく、その他のテストパタ
ーンの使用も可能である。これはパターンデータ発生回
路に複数種のテストパターンを格納したメモリ等のテス
トパターンを発生する機能を持たせ、使用するテストパ
ターンをパターン選択信号により選択して使用できる構
成とすれば実現できる。四つ目はテストパターンの比較
に関する。実施例ではテストパターンをテストパターン
発生回路からデータ比較回路に送出する構成としたが、
必ずしもその構成とする必要はない。もともと全タイム
スロットに同一パターンが送られてくるのであるから、
比較回路のほうにメモリを持っておき、予め使用するテ
ストパターンと同じパターンを格納しておけばよい。こ
のメモリから読み出したパターンとハイウェイデータと
の比較を行えば同様に導通試験を実施し障害箇所を特定
することができる。またこの時にはパターン発生回路と
データ比較回路を統合し、それぞれの回路に使用するメ
モリを共用化して一つにすることもできる。この場合、
メモリから読み出したテストパターンをテストパターン
挿入回路により、時間スイッチの入側ハイウェイに挿入
すると同時に、そのテストパターンと時間スイッチの出
側ハイウェイのデータとの比較を行う構成となる。本実
施例では通話路装置の一例として時間スイッチを用いた
が、通話路装置はこれに限定されるものではない。

【０００６】

【発明の効果】本発明によれば通話路装置の出力ハイウ
ェイとテストパターンを単純に比較することにより通話
路装置の正常性確認及び障害箇所特定ができるので導通
試験時間短縮に効果がある。また複数の通話路装置の同
一箇所が故障した場合でも障害箇所の特定ができるた
め、障害箇所の切り分けが容易になる。

【図面の簡単な説明】

【図１】本発明の一実施例のブロック図。

【図２】パターンデータ発生回路の説明図。

【図３】パターンデータ内容の説明図。

【図４】データ比較回路の説明図。

【図５】データ比較例の説明図。

【図６】データ比較例の説明図。

【図７】従来の導通試験方式のブロック図。

【図８】従来の試験方式におけるデータ比較回路の説明
図。

【符号の説明】

１…パターンデータ発生回路、 ２…時間スイッチ（０）、 ３…時間スイッチ（１）、 ４…データ比較回路（０）、 ５…データ比較回路（ｎ）、 ６…テストパターン挿入回路。

Claims (5)

【特許請求の範囲】
1. 【請求項１】通話路装置の入側ハイウェイに試験データ
   挿入回路と試験データを発生する試験データ発生回路
   と、出側ハイウェイにハイウェイデータと試験データ発
   生回路より発生した試験データとを比較する比較回路と
   を設け、前記試験データ挿入回路と前記比較回路に導通
   試験状態であることを通知する手段を設け、前記試験デ
   ータ発生回路はフレーム毎に変化しない同一の固定デー
   タを試験データとして発生し、前記試験データを前記試
   験データ挿入回路と前記比較回路へ一斉に送出し、導通
   試験状態が通知されると前記試験データ挿入回路は入側
   ハイウェイの全タイムスロットに前記試験データを一斉
   に挿入し、前記通話路装置は前記試験データを同一の出
   側ハイウェイ上に送出するように制御し、前記出側ハイ
   ウェイの全タイムスロットのデータと前記試験データ発
   生回路で発生した前記試験データとを前記比較回路で全
   タイムスロットの比較を行うことで通話路装置の導通を
   試験することを特徴とする導通試験方式。
2. 【請求項２】請求項１において、前記試験データ挿入回
   路、前記試験データ発生回路と前記比較回路間に複数段
   の通話路装置が介在して、同一の導通試験を行う導通試
   験方式。
3. 【請求項３】請求項１において、非試験時には特定の前
   記タイムスロットのみに前記試験データを挿入し、前記
   特定のタイムスロットのみを比較回路において比較を行
   って同一の導通試験を行う導通試験方式。
4. 【請求項４】請求項１において、前記試験データ発生回
   路に複数種の試験データを選択する手段を設け、使用す
   る試験データを選択して同一の導通試験を行う導通試験
   方式。
5. 【請求項５】請求項１において、前記試験データ発生回
   路で発生する試験データと同一の試験データを予め記憶
   しておく手段を前記比較回路に設け、導通試験状態が通
   知されると格納されていた試験データと前記出側ハイウ
   ェイの読み出しデータとを前記比較回路で比較を行って
   同一の導通試験を行う導通試験方式。