JPH1023094A - 量子化周波数変調信号のビット同期判定方法 - Google Patents
量子化周波数変調信号のビット同期判定方法Info
- Publication number
- JPH1023094A JPH1023094A JP8192769A JP19276996A JPH1023094A JP H1023094 A JPH1023094 A JP H1023094A JP 8192769 A JP8192769 A JP 8192769A JP 19276996 A JP19276996 A JP 19276996A JP H1023094 A JPH1023094 A JP H1023094A
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- JP
- Japan
- Prior art keywords
- integration
- output
- outputs
- pulse
- time
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】量子化周波数変調（ＱＦＭ）信号のビット同期
判定が、受信レベルの変動によって誤判定となることを
軽減する。 【解決手段】検波出力をアナログゲート１２で２経路に
分け、それぞれ積分器１３−１，１３−２で積分したビ
ット毎の積分値の増減を、比較器１８−１，１８−２で
ゲートパルスφ1 ，φ2 の終了時の積分値で比較した
後、加算器１９で加算してビットシフトパルスを出力す
るようにした。
判定が、受信レベルの変動によって誤判定となることを
軽減する。 【解決手段】検波出力をアナログゲート１２で２経路に
分け、それぞれ積分器１３−１，１３−２で積分したビ
ット毎の積分値の増減を、比較器１８−１，１８−２で
ゲートパルスφ1 ，φ2 の終了時の積分値で比較した
後、加算器１９で加算してビットシフトパルスを出力す
るようにした。
Description
【０００１】
【発明の属する技術分野】本発明は量子化周波数変調
（ＱＦＭ：Quantized Frequency Modulation）方式で変
調されたＱＦＭ信号波の受信復調処理におけるビット同
期判定方法に関するものである。
（ＱＦＭ：Quantized Frequency Modulation）方式で変
調されたＱＦＭ信号波の受信復調処理におけるビット同
期判定方法に関するものである。
【０００２】
【従来の技術】ＱＦＭ方式は、符号「１」，「０」の各
ディジットを時分割し、その各時間帯に特定のトーンを
割当てたパターンで情報を送出する変調方式である。図
３は８周波ＱＦＭ信号波のＦ（周波数）・Ｔ（時間）パ
ターン例図であり、一例として、１スロット２トーンの
８周波ＱＦＭ信号波のサブキャリア（ＱＦＭ信号を構成
する各トーンｆ1 〜ｆ8 ）とＦ・Ｔパターン（ＱＦＭに
おいて時間帯に割当てられたサブキャリアの配置形）を
示す。（Ａ）は１つのディジットが“１”、（Ｂ）は
“０”のときを示す。
ディジットを時分割し、その各時間帯に特定のトーンを
割当てたパターンで情報を送出する変調方式である。図
３は８周波ＱＦＭ信号波のＦ（周波数）・Ｔ（時間）パ
ターン例図であり、一例として、１スロット２トーンの
８周波ＱＦＭ信号波のサブキャリア（ＱＦＭ信号を構成
する各トーンｆ1 〜ｆ8 ）とＦ・Ｔパターン（ＱＦＭに
おいて時間帯に割当てられたサブキャリアの配置形）を
示す。（Ａ）は１つのディジットが“１”、（Ｂ）は
“０”のときを示す。
【０００３】図３に示すように、１つの通信時間帯（ス
ロット）（ｔ）毎に２つの自乗余弦波パルスの可聴周波
数サブキャリアの組を配し、例として、伝送速度が５０
ボーの通信の場合、４スロットｔ1 〜ｔ4 およびｔ1'〜
ｔ4'で１つのディジット“１”および“０”を構成させ
る。各サブキャリアの自乗余弦波パルスの幅は２０ｍｓ
ｅｃである。
ロット）（ｔ）毎に２つの自乗余弦波パルスの可聴周波
数サブキャリアの組を配し、例として、伝送速度が５０
ボーの通信の場合、４スロットｔ1 〜ｔ4 およびｔ1'〜
ｔ4'で１つのディジット“１”および“０”を構成させ
る。各サブキャリアの自乗余弦波パルスの幅は２０ｍｓ
ｅｃである。
【０００４】また、サブキャリア周波数（Ｆ）・時間
（Ｔ）パターンは図３に示すような論理符号との対応と
する。図３において、自乗余弦パルス波形は、１つのサ
ブキャリアのものを示してあり、各スロットには、この
パルス波形の該当サブキャリアが２波づつ割当てられて
いるが、パルス波形の幅（１０ｍｓｅｃ）はスロット中
のある時刻においては隣接のものを含んだ４つのサブキ
ャリアが存在することになる。
（Ｔ）パターンは図３に示すような論理符号との対応と
する。図３において、自乗余弦パルス波形は、１つのサ
ブキャリアのものを示してあり、各スロットには、この
パルス波形の該当サブキャリアが２波づつ割当てられて
いるが、パルス波形の幅（１０ｍｓｅｃ）はスロット中
のある時刻においては隣接のものを含んだ４つのサブキ
ャリアが存在することになる。
【０００５】図４は１００Ｈｚの同期クロックを抽出す
る検波回路例図である。図において、１は遅延器
（Ｄ）、２は８波（チャネル）のサブキャリアｆ1 〜ｆ
8 をそれぞれ抽出するバンドパスフィルタ（ＢＰＦ）、
３は包絡線検波器、４は加算器、５は差動増幅器、６は
１００Ｈｚの同期クロックを抽出するＢＰＦ、７は合成
器である。８チャネルのサブキャリアのうち、チャネル
１，７，６，４は遅延器（Ｄ）１でそれぞれ５ｍｓｅｃ
遅延される。ＱＦＭ信号の各サブキャリアは、ＢＰＦ２
でそれぞれチャネル毎に分離抽出される。ＢＰＦ２の出
力はそれぞれ包絡線検波器３に入力され、包絡線検波出
力ＤＣＨ４，ＤＣＨ６，ＤＣＨ７，ＤＣＨ１，ＣＨ８，
ＣＨ２，ＣＨ３，ＣＨ５が得られる。
る検波回路例図である。図において、１は遅延器
（Ｄ）、２は８波（チャネル）のサブキャリアｆ1 〜ｆ
8 をそれぞれ抽出するバンドパスフィルタ（ＢＰＦ）、
３は包絡線検波器、４は加算器、５は差動増幅器、６は
１００Ｈｚの同期クロックを抽出するＢＰＦ、７は合成
器である。８チャネルのサブキャリアのうち、チャネル
１，７，６，４は遅延器（Ｄ）１でそれぞれ５ｍｓｅｃ
遅延される。ＱＦＭ信号の各サブキャリアは、ＢＰＦ２
でそれぞれチャネル毎に分離抽出される。ＢＰＦ２の出
力はそれぞれ包絡線検波器３に入力され、包絡線検波出
力ＤＣＨ４，ＤＣＨ６，ＤＣＨ７，ＤＣＨ１，ＣＨ８，
ＣＨ２，ＣＨ３，ＣＨ５が得られる。
【０００６】１００Ｈｚ成分の抽出について、図５を用
いてＤＣＨ４，ＤＣＨ６を例に説明する。加算器４で、
５ｍｓｅｃ遅延された第４チャネルと第６チャネルの包
絡線検波出力ＤＣＨ４とＤＣＨ６とが加算される。これ
らのチャネル信号は図５に示すような波形となり、加算
器４の出力は、中心周波数が１００ＨｚのＢＰＦ６を通
り、図５のＦＬ２出力に示す１００Ｈｚの正弦波とな
る。
いてＤＣＨ４，ＤＣＨ６を例に説明する。加算器４で、
５ｍｓｅｃ遅延された第４チャネルと第６チャネルの包
絡線検波出力ＤＣＨ４とＤＣＨ６とが加算される。これ
らのチャネル信号は図５に示すような波形となり、加算
器４の出力は、中心周波数が１００ＨｚのＢＰＦ６を通
り、図５のＦＬ２出力に示す１００Ｈｚの正弦波とな
る。
【０００７】一方、図４の差動増幅器５の出力は、図５
の（ＤＣＨ６−ＤＣＨ４）に示す波形の出力となる。こ
のようにして、ＤＣＨ７とＤＣＨ１，ＣＨ８とＣＨ２，
ＣＨ３とＣＨ５がそれぞれ差動増幅器５を通って合成器
７に入力される。合成器７は各検波出力を合成し検波出
力を得る。
の（ＤＣＨ６−ＤＣＨ４）に示す波形の出力となる。こ
のようにして、ＤＣＨ７とＤＣＨ１，ＣＨ８とＣＨ２，
ＣＨ３とＣＨ５がそれぞれ差動増幅器５を通って合成器
７に入力される。合成器７は各検波出力を合成し検波出
力を得る。
【０００８】図６は従来のビット同期判定回路のブロッ
ク図である。この従来のビット同期判定回路によるビッ
ト同期判定方法は、上記の検波出力を入力とし、復調処
理内で作られるタイミングパルス（ビット同期用）と、
受信した符号のビットとの相対位相を検出し、その出力
として得られたビットシフトパルスでタイミングパルス
を制御するものである。
ク図である。この従来のビット同期判定回路によるビッ
ト同期判定方法は、上記の検波出力を入力とし、復調処
理内で作られるタイミングパルス（ビット同期用）と、
受信した符号のビットとの相対位相を検出し、その出力
として得られたビットシフトパルスでタイミングパルス
を制御するものである。
【０００９】図６において、１１はインバータ、１２は
アナログゲート、１３は積分器、１４は全波整流器、１
５はアナログゲート、１６は積分器、１７は比較器であ
る。図４の検波回路から出力される検波出力は、インバ
ータ１１、アナログゲート１２を通って２つの経路に分
けられる。それぞれの経路において、積分器１３、全波
整流器１４、アナログゲート１５を通り積分器１６に加
えられる。この積分器１６をリセットするクエンチパル
スＣは、ゲートパルスφ１（周期２０ｓｅｃ）をＡ（任
意）分周したものであり、その周期は２０×Ａｍｓｅｃ
である。
アナログゲート、１３は積分器、１４は全波整流器、１
５はアナログゲート、１６は積分器、１７は比較器であ
る。図４の検波回路から出力される検波出力は、インバ
ータ１１、アナログゲート１２を通って２つの経路に分
けられる。それぞれの経路において、積分器１３、全波
整流器１４、アナログゲート１５を通り積分器１６に加
えられる。この積分器１６をリセットするクエンチパル
スＣは、ゲートパルスφ１（周期２０ｓｅｃ）をＡ（任
意）分周したものであり、その周期は２０×Ａｍｓｅｃ
である。
【００１０】ビット同期判定は、受信入力符号のＢ（任
意）ビットを図６に示す２つの経路でそれぞれゲート積
分し、２つの積分器１６の出力レベルを比較器１７で、
クエンチパルスＣのタイミングで各積分出力レベルの大
小の比較判定を行うものである。ビット同期調整が必要
であると判定されたとき、すなわち、１／２ビットの位
相ずれによって積分器１６−２の出力２−２の方が積分
器１６−１の出力２−１より大となったときにタイミン
グパルスを１／２ビット位相シフトするビットシフトパ
ルスを出力する。
意）ビットを図６に示す２つの経路でそれぞれゲート積
分し、２つの積分器１６の出力レベルを比較器１７で、
クエンチパルスＣのタイミングで各積分出力レベルの大
小の比較判定を行うものである。ビット同期調整が必要
であると判定されたとき、すなわち、１／２ビットの位
相ずれによって積分器１６−２の出力２−２の方が積分
器１６−１の出力２−１より大となったときにタイミン
グパルスを１／２ビット位相シフトするビットシフトパ
ルスを出力する。
【００１１】図７は検波タイムチャートである。図にお
いて、（１）〜（８）は各サブキャリアの図４のＢＰＦ
２出力を示す。○印は遅延させるチャネルを示す。
（９）〜（１６）は図４の包絡線検波器３の出力を示
す。（１７）は抽出されたクロック用の１００Ｈｚの波
形を示す。（１８）は合成器７から出力される検波出力
を示す。（１９）は（１７）の１００Ｈｚ信号の正のピ
ークで立ち上がる１００Ｈｚクロックであり、このクロ
ックを１／２分周したのが（２０）の５０Ｈｚクロック
である。
いて、（１）〜（８）は各サブキャリアの図４のＢＰＦ
２出力を示す。○印は遅延させるチャネルを示す。
（９）〜（１６）は図４の包絡線検波器３の出力を示
す。（１７）は抽出されたクロック用の１００Ｈｚの波
形を示す。（１８）は合成器７から出力される検波出力
を示す。（１９）は（１７）の１００Ｈｚ信号の正のピ
ークで立ち上がる１００Ｈｚクロックであり、このクロ
ックを１／２分周したのが（２０）の５０Ｈｚクロック
である。
【００１２】図６のビット同期判定回路のタイミング
を、図７の（２１）〜（２４）と図８の同期判定タイム
チャートに示す。図８の同期判定タイムチャートは、タ
イミングパルスの同相（正常動作）と１／２位相がずれ
ている時の積分器１３−１の出力１−１、積分器１３−
２の出力１−２、積分器１６−１の出力２−１、積分器
１６−２の出力２−２の状態を示す。図からも判る通り
位相ずれがある時は、（積分出力２−２）＞（積分出力
２−１）となる。
を、図７の（２１）〜（２４）と図８の同期判定タイム
チャートに示す。図８の同期判定タイムチャートは、タ
イミングパルスの同相（正常動作）と１／２位相がずれ
ている時の積分器１３−１の出力１−１、積分器１３−
２の出力１−２、積分器１６−１の出力２−１、積分器
１６−２の出力２−２の状態を示す。図からも判る通り
位相ずれがある時は、（積分出力２−２）＞（積分出力
２−１）となる。
【００１３】
【発明が解決しようとする課題】しかし、上記従来の回
路によるビット同期判定方法では、積分器１３−１及び
１３−２の出力１−１及び１−２の累積値である積分器
１６−１及び１６−２の出力２−１及び２−２を判定に
使用しているので、受信レベルの変動により正常動作で
も、積分出力２−２の方が積分出力２−１より大となる
ことがあり正しい判定が行われないという欠点がある。
例えば、図９のように、なんらかの原因で受信レベルが
低下して検波出力が低下した場合、正常な動作（同期ク
ロック位相は正しい）にもかかわらず、積分結果は、同
期クロックが反転している時と同様な結果を示す。
路によるビット同期判定方法では、積分器１３−１及び
１３−２の出力１−１及び１−２の累積値である積分器
１６−１及び１６−２の出力２−１及び２−２を判定に
使用しているので、受信レベルの変動により正常動作で
も、積分出力２−２の方が積分出力２−１より大となる
ことがあり正しい判定が行われないという欠点がある。
例えば、図９のように、なんらかの原因で受信レベルが
低下して検波出力が低下した場合、正常な動作（同期ク
ロック位相は正しい）にもかかわらず、積分結果は、同
期クロックが反転している時と同様な結果を示す。
【００１４】本発明の目的は、ＱＦＭ信号のビット同期
判定が、受信レベルの変動によって受ける影響を従来方
法に比べ少なくするようにしたＱＦＭ信号のビット同期
判定方法を提供することにある。
判定が、受信レベルの変動によって受ける影響を従来方
法に比べ少なくするようにしたＱＦＭ信号のビット同期
判定方法を提供することにある。
【００１５】
【課題を解決するための手段】本発明のビット同期判定
方法は、量子化周波数変調信号の検波出力をアナログゲ
ートによって２つの経路に分け、それぞれ積分した後、
一方の積分出力値が増加したとき＋１、減少したとき０
を出力させ、他方の積分出力値が増加したとき−１、減
少したとき０を出力させて任意のビット分加算し、クエ
ンチパルス発生時にその加算値が負のときタイミングパ
ルスを１／２位相シフトするビットシフトパルスを出力
するようにしたことを特徴とするものである。
方法は、量子化周波数変調信号の検波出力をアナログゲ
ートによって２つの経路に分け、それぞれ積分した後、
一方の積分出力値が増加したとき＋１、減少したとき０
を出力させ、他方の積分出力値が増加したとき−１、減
少したとき０を出力させて任意のビット分加算し、クエ
ンチパルス発生時にその加算値が負のときタイミングパ
ルスを１／２位相シフトするビットシフトパルスを出力
するようにしたことを特徴とするものである。
【００１６】
【発明の実施の形態】図１は本発明の実施例を示すブロ
ック図であり、図２はその制御タイムチャートである。
図１において、インバータ１１からアナログゲート１２
を経て積分器１３までは従来と同様の構成である。積分
器１３−１，１３−２の積分出力１−１，１−２を比較
器１８−１，１８−２にそれぞれ入力する。比較器１８
−１，１８−２は、ゲートパルスφ2 終了時の積分値と
ゲートパルスφ1 終了時の積分値を比較する。比較器１
８−１は、積分器１３−１の積分値が増加した時＋１、
減少した時０を出力し、比較器１８−２は、積分器１３
−２の積分値が増加した時−１、減少した時０を出力す
る。その出力を加算器１９でＡ（任意）ビット分加算
し、クエンチパルスＣ発生時、加算値が負のとき従来と
同様にタイミングパルスを１／２ビット位相シフトする
ビットシフトパルスを出力する。加算器１９の出力は図
２に示すようになる。
ック図であり、図２はその制御タイムチャートである。
図１において、インバータ１１からアナログゲート１２
を経て積分器１３までは従来と同様の構成である。積分
器１３−１，１３−２の積分出力１−１，１−２を比較
器１８−１，１８−２にそれぞれ入力する。比較器１８
−１，１８−２は、ゲートパルスφ2 終了時の積分値と
ゲートパルスφ1 終了時の積分値を比較する。比較器１
８−１は、積分器１３−１の積分値が増加した時＋１、
減少した時０を出力し、比較器１８−２は、積分器１３
−２の積分値が増加した時−１、減少した時０を出力す
る。その出力を加算器１９でＡ（任意）ビット分加算
し、クエンチパルスＣ発生時、加算値が負のとき従来と
同様にタイミングパルスを１／２ビット位相シフトする
ビットシフトパルスを出力する。加算器１９の出力は図
２に示すようになる。
【００１７】
【発明の効果】本発明によれば、ＱＦＭ信号のビット同
期判定制御において、受信レベルの変動に対する影響を
少なくすることができる。また、累積積分値を使用しな
いので（比較値は数ビット分の＋１／−１の加算結果な
ので累積成分値に比べ小さい）処理が簡単である。
期判定制御において、受信レベルの変動に対する影響を
少なくすることができる。また、累積積分値を使用しな
いので（比較値は数ビット分の＋１／−１の加算結果な
ので累積成分値に比べ小さい）処理が簡単である。
【図１】本発明の実施例を示すブロック図である。
【図２】本発明の制御タイムチャートである。
【図３】８周波ＱＦＭ信号波のＦ・Ｔパターン例図であ
る。
る。
【図４】検波回路のブロック図である。
【図５】検波回路のタイムチャートである。
【図６】従来のビット同期判定回路のブロック図であ
る。
る。
【図７】従来の検波タイムチャートである。
【図８】従来の同期判定タイムチャートである。
【図９】従来の受信レベル不良時の積分例を示すタイム
チャートである。
チャートである。
１ 遅延器 ２ サブチャネルＢＰＦ ３ 包絡線検波器 ４ 加算器 ５ 差動増幅器 ６ １００ＨｚＢＰＦ ７ 合成器 １１ インバータ １２ アナログゲート １３ 積分器 １４ 全波整流器 １５ アナログゲート １６ 積分器 １７ 比較器 １８ 比較器 １９ 加算器
Claims (1)
- 【請求項１】 量子化周波数変調信号の検波出力をアナ
ログゲートによって２つの経路に分け、それぞれ積分し
た後、一方の積分出力値が増加したとき＋１、減少した
とき０を出力させ、他方の積分出力値が増加したとき−
１、減少したとき０を出力させて任意のビット分加算
し、クエンチパルス発生時にその加算値が負のときタイ
ミングパルスを１／２位相シフトするビットシフトパル
スを出力するようにしたことを特徴とする量子化周波数
変調信号のビット同期判定方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8192769A JPH1023094A (ja) | 1996-07-04 | 1996-07-04 | 量子化周波数変調信号のビット同期判定方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8192769A JPH1023094A (ja) | 1996-07-04 | 1996-07-04 | 量子化周波数変調信号のビット同期判定方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1023094A true JPH1023094A (ja) | 1998-01-23 |
Family
ID=16296733
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8192769A Pending JPH1023094A (ja) | 1996-07-04 | 1996-07-04 | 量子化周波数変調信号のビット同期判定方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1023094A (ja) |
-
1996
- 1996-07-04 JP JP8192769A patent/JPH1023094A/ja active Pending
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