JPH10233486A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH10233486A JPH10233486A JP3579597A JP3579597A JPH10233486A JP H10233486 A JPH10233486 A JP H10233486A JP 3579597 A JP3579597 A JP 3579597A JP 3579597 A JP3579597 A JP 3579597A JP H10233486 A JPH10233486 A JP H10233486A
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 半導体装置における低抵抗を再現性よく、小
面積で形成でき、しかも設計変更を可能とする。 【解決手段】 半導体基板１の上に直接又は絶縁膜２を
介して形成された低抵抗の導体層３と、この導体層の上
に形成された金属配線層４とで低抵抗６が構成されてお
り、特に金属配線層４はその一部に平面上で離間される
離間部５を備え、低抵抗導体層３はこの離間部５におい
て所要の平面パターンで存在されて低抵抗６を構成す
る。金属配線層４をメッキにより形成するため再現性が
向上され、かつ金属配線層４と低抵抗導体層３が積層さ
れているためコンタクトが不要となり、小面積化が図
れ、かつ製造工程数が削減される。低抵抗を形成するた
めにメタルやイオン注入が不要であり、歩留りが向上す
る。配線形成以降に低抵抗を形成するため、設計変更が
容易である。
面積で形成でき、しかも設計変更を可能とする。 【解決手段】 半導体基板１の上に直接又は絶縁膜２を
介して形成された低抵抗の導体層３と、この導体層の上
に形成された金属配線層４とで低抵抗６が構成されてお
り、特に金属配線層４はその一部に平面上で離間される
離間部５を備え、低抵抗導体層３はこの離間部５におい
て所要の平面パターンで存在されて低抵抗６を構成す
る。金属配線層４をメッキにより形成するため再現性が
向上され、かつ金属配線層４と低抵抗導体層３が積層さ
れているためコンタクトが不要となり、小面積化が図
れ、かつ製造工程数が削減される。低抵抗を形成するた
めにメタルやイオン注入が不要であり、歩留りが向上す
る。配線形成以降に低抵抗を形成するため、設計変更が
容易である。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特に化合物半導体基板上に低い抵抗値の低抗が形成され
た半導体装置とその製造方法に関するものである。
特に化合物半導体基板上に低い抵抗値の低抗が形成され
た半導体装置とその製造方法に関するものである。
【０００２】
【従来の技術】従来、化合物半導体装置における抵抗の
構成としては、従来４つの方法が知られている。第１の
構成例は、図４に示すようなイオン注入のものである。
これは、たとえばガリウム批素（ＧａＡｓ）基板９にＳ
ｉイオン注入して抵抗層１０を形成する方法であり、該
抵抗層はＳｉイオンを加速竜圧１００ｋｅＶ程度、ドー
ズ量０５〜３．０×１０-13 （ｃｍ-2）程度で注入した
後、ＧａＡｓ基板９を約８００℃の温度下でアニールす
ることにより形成される。なお、同図において１１は抵
抗層１０を形成するためのレジストパターンである。
構成としては、従来４つの方法が知られている。第１の
構成例は、図４に示すようなイオン注入のものである。
これは、たとえばガリウム批素（ＧａＡｓ）基板９にＳ
ｉイオン注入して抵抗層１０を形成する方法であり、該
抵抗層はＳｉイオンを加速竜圧１００ｋｅＶ程度、ドー
ズ量０５〜３．０×１０-13 （ｃｍ-2）程度で注入した
後、ＧａＡｓ基板９を約８００℃の温度下でアニールす
ることにより形成される。なお、同図において１１は抵
抗層１０を形成するためのレジストパターンである。
【０００３】第２の構成例は、図５に示すような薄膜抵
抗体を用いるものである。抵抗として薄膜抵抗体１４を
用いる場合、該薄膜抵抗体１４を構成する材料として
は、例えば、ニッケル・クロム（Ｎｉ−Ｃｒ）やタング
ステンシリコンナイトライド（ＷＳｉＮ）等が用いられ
る。なお、同図において、１２，１３はＳｉＯ2 膜であ
り、１５は薄膜抵抗体１４に電気接続される金属配線層
である。
抗体を用いるものである。抵抗として薄膜抵抗体１４を
用いる場合、該薄膜抵抗体１４を構成する材料として
は、例えば、ニッケル・クロム（Ｎｉ−Ｃｒ）やタング
ステンシリコンナイトライド（ＷＳｉＮ）等が用いられ
る。なお、同図において、１２，１３はＳｉＯ2 膜であ
り、１５は薄膜抵抗体１４に電気接続される金属配線層
である。
【０００４】第３の構成例は、特開平８−１２５１２３
号公報に提案されているものであり、図６に示すように
配線の一部をレーザ光を用いて合金化するものである。
これは、配線としてＴｉ／Ａｕ，Ｔｉ／Ａｕ／Ｔｉのよ
うなＴｉとＡｕの層構造を有する金属配線１６を用い、
該金属配線１６の所定領域を局所的にレーザ光の照射を
行い約４５０℃の熱処理をし、ＴｉＡｕの合金配線１７
を形成する。このとき、ＴｉＡｕ合金配線１７の配線抵
抗率は熱処理されていない金属配線１６よりも大きくな
るためこれを抵抗層として用いる。
号公報に提案されているものであり、図６に示すように
配線の一部をレーザ光を用いて合金化するものである。
これは、配線としてＴｉ／Ａｕ，Ｔｉ／Ａｕ／Ｔｉのよ
うなＴｉとＡｕの層構造を有する金属配線１６を用い、
該金属配線１６の所定領域を局所的にレーザ光の照射を
行い約４５０℃の熱処理をし、ＴｉＡｕの合金配線１７
を形成する。このとき、ＴｉＡｕ合金配線１７の配線抵
抗率は熱処理されていない金属配線１６よりも大きくな
るためこれを抵抗層として用いる。
【０００５】第４の構成例は、図７に示すように金属配
線の一部にＴｉＡｕの合金配線を用いるものである。こ
れは、Ｔｉ／Ａｕの２層構造を有していない金属配線１
８に途切れ部を形成し、前記途切れ部にＴｉ／Ａｕの２
層構造を有する金属配線を形成し、半導体基板全体を熱
処理しＴｉＡｕの合金配線１９を形成する。このとき、
ＴｉＡｕ合金配線１９の抵抗率はＴｉ／Ａｕの２層構造
を有していない金属配線１８より大きくなるようにし、
これを抵抗配線として用いる。
線の一部にＴｉＡｕの合金配線を用いるものである。こ
れは、Ｔｉ／Ａｕの２層構造を有していない金属配線１
８に途切れ部を形成し、前記途切れ部にＴｉ／Ａｕの２
層構造を有する金属配線を形成し、半導体基板全体を熱
処理しＴｉＡｕの合金配線１９を形成する。このとき、
ＴｉＡｕ合金配線１９の抵抗率はＴｉ／Ａｕの２層構造
を有していない金属配線１８より大きくなるようにし、
これを抵抗配線として用いる。
【０００６】
【発明が解決しようとする課題】前記した従来の構成例
では、それぞれ次のような問題点が生じている。すなわ
ち、第１の問題点は、図４に示すように、抵抗層１０を
イオン注入により形成する場合、数オーム〜数十オーム
を有する抵抗層１０は、抵抗値のばらつきが大きく再現
性に乏しいことである。その理由は、ＧａＡｓ基板９に
低抵抗層を形成する場合、大量の不純物をイオンを注入
しなければならないため、アニール時に安定した不純物
の活性化が行われないからである。
では、それぞれ次のような問題点が生じている。すなわ
ち、第１の問題点は、図４に示すように、抵抗層１０を
イオン注入により形成する場合、数オーム〜数十オーム
を有する抵抗層１０は、抵抗値のばらつきが大きく再現
性に乏しいことである。その理由は、ＧａＡｓ基板９に
低抵抗層を形成する場合、大量の不純物をイオンを注入
しなければならないため、アニール時に安定した不純物
の活性化が行われないからである。
【０００７】第２の問題点は、図５に示すように、抵抗
として薄膜抵抗体１４を用いる場合や、図６に示すよう
に、配線の一部をレーザ光を用いて合金化する場合、製
造コストが上昇するということである。その理由は、抵
抗として薄膜抵抗体１４を用いる場合、薄膜抵抗体１４
は一般に融点が高いため、薄膜抵抗体１４を形成する専
用の蒸着装置又はスパッタリング装置を新たに導入しな
ければならないためである。また、配線の一部をレーザ
光を用いて合金化する場合、配線の一部を数ミクロン角
範囲で熱処理しなければならないため、専用のレーザー
装置を新たに導入しなければならないからである。
として薄膜抵抗体１４を用いる場合や、図６に示すよう
に、配線の一部をレーザ光を用いて合金化する場合、製
造コストが上昇するということである。その理由は、抵
抗として薄膜抵抗体１４を用いる場合、薄膜抵抗体１４
は一般に融点が高いため、薄膜抵抗体１４を形成する専
用の蒸着装置又はスパッタリング装置を新たに導入しな
ければならないためである。また、配線の一部をレーザ
光を用いて合金化する場合、配線の一部を数ミクロン角
範囲で熱処理しなければならないため、専用のレーザー
装置を新たに導入しなければならないからである。
【０００８】第３の問題点は、図４に示すように、抵抗
層１０をイオン注入により形成する場合や、図５に示す
ように、抵抗として薄膜抵抗体１４を用いる場合、抵抗
率によっては大きな面積が必要とする場合があることで
ある。その理由は、前記いずれの方法により形成される
抵抗であっても、低抗部分としての面積を必要とするた
めであり、また、抵抗部分と配線部分とをつなぐ、接触
部（コンタクト）を設けなければならないので、設計時
にコンタクト部に寸法マージンを見込まなければなら
ず、抵抗部分に余分な面積が必要となるためである。
層１０をイオン注入により形成する場合や、図５に示す
ように、抵抗として薄膜抵抗体１４を用いる場合、抵抗
率によっては大きな面積が必要とする場合があることで
ある。その理由は、前記いずれの方法により形成される
抵抗であっても、低抗部分としての面積を必要とするた
めであり、また、抵抗部分と配線部分とをつなぐ、接触
部（コンタクト）を設けなければならないので、設計時
にコンタクト部に寸法マージンを見込まなければなら
ず、抵抗部分に余分な面積が必要となるためである。
【０００９】第４の問題点は、図４に示すように、抵抗
層１０をイオン注入により形成する場合や、図５に示す
ように、抵抗として薄膜抵抗体１４を用いる場合、後の
抵抗値の変更が困難なことである。その理由は、抵抗層
１０や、薄膜砥抗体１４は配線形成以前の工程で形成さ
れているため、低抗値の変更の際、それ以降の工程のレ
イアウト変更が必要となるからである。
層１０をイオン注入により形成する場合や、図５に示す
ように、抵抗として薄膜抵抗体１４を用いる場合、後の
抵抗値の変更が困難なことである。その理由は、抵抗層
１０や、薄膜砥抗体１４は配線形成以前の工程で形成さ
れているため、低抗値の変更の際、それ以降の工程のレ
イアウト変更が必要となるからである。
【００１０】第５の問題点は、図４〜図７に示すように
従来の低抵抗形成技術は、量産性に優れていないことで
ある。その理由は、図４，図５及び図７に示す低抵抗形
成技術は、低抗を形成する部分、すなわち図４では低抗
層１０、図５では薄膜砥抗体１４、図７では合金配線１
９を抵抗を有さない配線とは別に形成するためプロセス
信頼性及びプロセス歩留まりが低下するからである。ま
た、図６に示すように配線の一部をレーザー光で合金化
する場合、熱処理面積や熱処理を行う場所の増加に比例
して処理時間が増加するからである。
従来の低抵抗形成技術は、量産性に優れていないことで
ある。その理由は、図４，図５及び図７に示す低抵抗形
成技術は、低抗を形成する部分、すなわち図４では低抗
層１０、図５では薄膜砥抗体１４、図７では合金配線１
９を抵抗を有さない配線とは別に形成するためプロセス
信頼性及びプロセス歩留まりが低下するからである。ま
た、図６に示すように配線の一部をレーザー光で合金化
する場合、熱処理面積や熱処理を行う場所の増加に比例
して処理時間が増加するからである。
【００１１】本発明の目的は、これら第１ないし第５の
問題点を一挙に解消し、化合物半導線装置に数オーム〜
数十オームの抵抗を再現性良く小面積で、しかも抵抗値
を容易に変更可能とした半導体装置およびその製造方法
を提供することにある。
問題点を一挙に解消し、化合物半導線装置に数オーム〜
数十オームの抵抗を再現性良く小面積で、しかも抵抗値
を容易に変更可能とした半導体装置およびその製造方法
を提供することにある。
【００１２】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板と、この半導体基板上に直接又は絶縁膜を介
して形成された低抵抗の導体層と、この導体層の上に形
成された金属配線層とを備え、前記金属配線層はその一
部に平面上で離間される離間部を備えており、前記低抵
抗導体層はこの離間部において所要の平面パターンで存
在されて低抵抗領域を構成していることを特徴とする。
ここで、金属配線層は、前記低抵抗導体層に選択的に形
成されたメッキ金属層で構成される。また、低抵抗導体
層は、単層膜または複数の金属層からなる積層膜で構成
される。さらに、低抵抗導体層と金属配線層は、それぞ
れ同じ幅寸法の配線パターンとして形成され、前記低抵
抗導体層は前記金属配線層の離間部において所要の幅寸
法に形成された構成とすることが好ましい。
半導体基板と、この半導体基板上に直接又は絶縁膜を介
して形成された低抵抗の導体層と、この導体層の上に形
成された金属配線層とを備え、前記金属配線層はその一
部に平面上で離間される離間部を備えており、前記低抵
抗導体層はこの離間部において所要の平面パターンで存
在されて低抵抗領域を構成していることを特徴とする。
ここで、金属配線層は、前記低抵抗導体層に選択的に形
成されたメッキ金属層で構成される。また、低抵抗導体
層は、単層膜または複数の金属層からなる積層膜で構成
される。さらに、低抵抗導体層と金属配線層は、それぞ
れ同じ幅寸法の配線パターンとして形成され、前記低抵
抗導体層は前記金属配線層の離間部において所要の幅寸
法に形成された構成とすることが好ましい。
【００１３】また、本発明の半導体装置の製造方法は、
半導体基板上に直接又は絶縁膜を介して低抵抗の導体層
を形成する工程と、この低抵抗導体層上に所要パターン
の第１のマスクを形成する工程と、前記第１のマスクを
用いた金属メッキ法により前記低抵抗導体層上に前記マ
スク形状に倣った金属配線層を形成する工程と、形成さ
れた前記金属配線層の離間部を含む領域に第２のマスク
を形成する工程と、前記金属配線層と第２のマスクを用
いて前記低抵抗導体層をエッチングする工程とを含むこ
とを特徴とする。
半導体基板上に直接又は絶縁膜を介して低抵抗の導体層
を形成する工程と、この低抵抗導体層上に所要パターン
の第１のマスクを形成する工程と、前記第１のマスクを
用いた金属メッキ法により前記低抵抗導体層上に前記マ
スク形状に倣った金属配線層を形成する工程と、形成さ
れた前記金属配線層の離間部を含む領域に第２のマスク
を形成する工程と、前記金属配線層と第２のマスクを用
いて前記低抵抗導体層をエッチングする工程とを含むこ
とを特徴とする。
【００１４】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。図１は本発明の第１
の実施形態を示す図であり、（ａ）は平面図、（ｂ）は
断面図である。基板１としてＧａＡｓ、ＡＩＧａＡｓま
たはＩｎＰなどの半絶縁性基板が用いられる。この半絶
縁性基板１上にＳｉＮまたはＳｉＯ2 のような絶縁膜２
が形成される。なお、この絶縁膜２は無くてもよい。そ
して、前記絶縁膜２の上に導体層３，４が形成される。
前記導体層３は低抵抗層として長さ方向の中間部が幅広
に形成された所要の幅寸法の細長い平面形状とされ、Ｔ
ｉ，ＴｉＮのような単層の金属や、Ｔｉ−Ｐｔ，Ｔｉ−
Ａｕのような積層金属でかつ低抵抗層として必要な砥抗
率の金属で形成される。また、前記導体層４は金属配線
層として前記導体層３と同じ幅寸法の細長い平面形状と
され、Ａｕ，ＡｇまたはＣｕのような抵抗率の低い高導
電金属がメッキ法により形成される。そして、前記導体
層４には前記導体層３の幅広の中間部に相当する中間部
が除去されて離間部５が形成されており、このこの離間
部５に前記導体層３による低抵抗が形成されている。
て図面を参照して詳細に説明する。図１は本発明の第１
の実施形態を示す図であり、（ａ）は平面図、（ｂ）は
断面図である。基板１としてＧａＡｓ、ＡＩＧａＡｓま
たはＩｎＰなどの半絶縁性基板が用いられる。この半絶
縁性基板１上にＳｉＮまたはＳｉＯ2 のような絶縁膜２
が形成される。なお、この絶縁膜２は無くてもよい。そ
して、前記絶縁膜２の上に導体層３，４が形成される。
前記導体層３は低抵抗層として長さ方向の中間部が幅広
に形成された所要の幅寸法の細長い平面形状とされ、Ｔ
ｉ，ＴｉＮのような単層の金属や、Ｔｉ−Ｐｔ，Ｔｉ−
Ａｕのような積層金属でかつ低抵抗層として必要な砥抗
率の金属で形成される。また、前記導体層４は金属配線
層として前記導体層３と同じ幅寸法の細長い平面形状と
され、Ａｕ，ＡｇまたはＣｕのような抵抗率の低い高導
電金属がメッキ法により形成される。そして、前記導体
層４には前記導体層３の幅広の中間部に相当する中間部
が除去されて離間部５が形成されており、このこの離間
部５に前記導体層３による低抵抗が形成されている。
【００１５】次に、図１に示した抵抗の製造方法につい
て図２および図３を参照して説明する。先ず、図２
（ａ）のように、半絶縁性基板１はＬＥＣ法や傾斜法等
の結晶成長法により形成された厚さ〜数百μｍのＧａＡ
ｓまたはＩｎＰなどの半絶縁性基板、またはこの半絶縁
性基板上にＭＢＥ法またはＭＯＶＰＥ法などの結晶成長
法によりＩｎＧａＡｓまたはＡＩＧａＡｓ等を成長した
半絶縁性基板として構成される。そして、この半絶縁性
基板１上に絶縁膜２として、ＬＰＣＶＤ法またはＰＣＶ
Ｄ法等の絶縁膜形成技術により、任意の厚さのＳｉＯ2
膜またはＳｉＮ膜等の絶縁膜２を形成する。
て図２および図３を参照して説明する。先ず、図２
（ａ）のように、半絶縁性基板１はＬＥＣ法や傾斜法等
の結晶成長法により形成された厚さ〜数百μｍのＧａＡ
ｓまたはＩｎＰなどの半絶縁性基板、またはこの半絶縁
性基板上にＭＢＥ法またはＭＯＶＰＥ法などの結晶成長
法によりＩｎＧａＡｓまたはＡＩＧａＡｓ等を成長した
半絶縁性基板として構成される。そして、この半絶縁性
基板１上に絶縁膜２として、ＬＰＣＶＤ法またはＰＣＶ
Ｄ法等の絶縁膜形成技術により、任意の厚さのＳｉＯ2
膜またはＳｉＮ膜等の絶縁膜２を形成する。
【００１６】次に、図２（ｂ）のように、前記絶縁膜２
上に導体層３としてスパッタ技術、蒸着技術またはメッ
キ技術等のメタライズ技術を用いて、Ｔｉ，Ｐｔ等の単
層の金属、またはＴｉ／Ｐｔ，Ｔｉ／Ｐｔ／Ｔｉ等の多
層金属、またはＡｕＧｅ、ＷＳｉ等の合金化金属を形成
する。次に、図２（ｃ）のように、前記導体層３上にホ
トレジスト技術を用いて配線形成部分を除いてホトレジ
ストまたはポリイミド等の有機絶縁フィルム７を被せ、
マスクを形成する。
上に導体層３としてスパッタ技術、蒸着技術またはメッ
キ技術等のメタライズ技術を用いて、Ｔｉ，Ｐｔ等の単
層の金属、またはＴｉ／Ｐｔ，Ｔｉ／Ｐｔ／Ｔｉ等の多
層金属、またはＡｕＧｅ、ＷＳｉ等の合金化金属を形成
する。次に、図２（ｃ）のように、前記導体層３上にホ
トレジスト技術を用いて配線形成部分を除いてホトレジ
ストまたはポリイミド等の有機絶縁フィルム７を被せ、
マスクを形成する。
【００１７】次いで、図３（ａ）のように、前記基板１
を電解槽に入れ、前記有機絶縁フィルム７をマスクとし
た選択メッキ法により、前記導体層３上にＡｕメッキ、
ＡｇメッキまたはＣｕメッキ等のメッキ膜を〜数μｍ成
長する。このメッキの完了後に前記有機絶縁フィルム７
を除去する。これにより、有機絶縁フィルム７のパター
ン形状に倣って、互いに離間された部分を有する導体層
４が形成される。次に、図３（ｂ）のように、前記導体
層４の離間された部分を含む前記導体層３上に選択的に
ホトレジスト技術を用いてホトレジストまたはポリイミ
ド等の有機絶縁フィルム８を被せる。そして、図３
（ｃ）のように、ミリング等のドライエツチまたは無
機、有機溶剤によるウェットエツチ技術により、前記導
体層４及び有機絶縁フィルム８をマスクとして導体層３
をエッチングする。その後、有機絶縁フィルム８を除去
することで、図１に示した構造が完成される。
を電解槽に入れ、前記有機絶縁フィルム７をマスクとし
た選択メッキ法により、前記導体層３上にＡｕメッキ、
ＡｇメッキまたはＣｕメッキ等のメッキ膜を〜数μｍ成
長する。このメッキの完了後に前記有機絶縁フィルム７
を除去する。これにより、有機絶縁フィルム７のパター
ン形状に倣って、互いに離間された部分を有する導体層
４が形成される。次に、図３（ｂ）のように、前記導体
層４の離間された部分を含む前記導体層３上に選択的に
ホトレジスト技術を用いてホトレジストまたはポリイミ
ド等の有機絶縁フィルム８を被せる。そして、図３
（ｃ）のように、ミリング等のドライエツチまたは無
機、有機溶剤によるウェットエツチ技術により、前記導
体層４及び有機絶縁フィルム８をマスクとして導体層３
をエッチングする。その後、有機絶縁フィルム８を除去
することで、図１に示した構造が完成される。
【００１８】この構成によれば、低低抗を形成するため
に低抵抗の導体層３をマスクを用いたエッチングにより
形成しているため、イオン注入の活性化率の制御に比ベ
メタルの加工精度の方が容易であり、また、低低抗領域
と配線を接続するコンタクト部分が導体層３と導体層４
との直接接触構造であり、この部分に寄生抵抗が存在し
ないことから、抵抗領域を再現性良く形成することがで
きる。また、このとき、抵抗領域と配線領域とを接続す
るコンタクトを領域として確保する必要がないため、コ
ンタクト及び寸法マージンを設ける必要がなく低抵抗領
域の面積ひいてはチップ面積を小さくすることが可能と
なる。さらに、コンタクトを形成するためのプロセスが
簡略化できるため、工程短縮が可能となりひいてはコン
タクト不良等のプロセス不良発生要因が低減でき、歩留
まりおよび量産性が向上する。また、低抵抗を形成する
工程を配線形成後に移すことができるため、事前に低抵
抗形成前までの製造が可能となり、かつ抵抗値変更のた
めに生じるホトレジスト用マスクの変更が少なくなるこ
とから、低抵抗の設計変更を容易に行うことも可能とな
る。
に低抵抗の導体層３をマスクを用いたエッチングにより
形成しているため、イオン注入の活性化率の制御に比ベ
メタルの加工精度の方が容易であり、また、低低抗領域
と配線を接続するコンタクト部分が導体層３と導体層４
との直接接触構造であり、この部分に寄生抵抗が存在し
ないことから、抵抗領域を再現性良く形成することがで
きる。また、このとき、抵抗領域と配線領域とを接続す
るコンタクトを領域として確保する必要がないため、コ
ンタクト及び寸法マージンを設ける必要がなく低抵抗領
域の面積ひいてはチップ面積を小さくすることが可能と
なる。さらに、コンタクトを形成するためのプロセスが
簡略化できるため、工程短縮が可能となりひいてはコン
タクト不良等のプロセス不良発生要因が低減でき、歩留
まりおよび量産性が向上する。また、低抵抗を形成する
工程を配線形成後に移すことができるため、事前に低抵
抗形成前までの製造が可能となり、かつ抵抗値変更のた
めに生じるホトレジスト用マスクの変更が少なくなるこ
とから、低抵抗の設計変更を容易に行うことも可能とな
る。
【００１９】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１を再び参照すると、半絶縁性基板１
は、厚さ１００μｍのＧａＡｓ基板である。この半絶縁
性基板１上の絶縁膜２は厚さ２０００ÅのＳｉＯ2 膜で
形成される。絶縁膜２上の導体層３は、Ｔｉ／Ｐｔの２
層膜で各々１０００Åの厚さで成長される。導体層４
は、厚さ３μｍのＡｕで形成される。
て説明する。図１を再び参照すると、半絶縁性基板１
は、厚さ１００μｍのＧａＡｓ基板である。この半絶縁
性基板１上の絶縁膜２は厚さ２０００ÅのＳｉＯ2 膜で
形成される。絶縁膜２上の導体層３は、Ｔｉ／Ｐｔの２
層膜で各々１０００Åの厚さで成長される。導体層４
は、厚さ３μｍのＡｕで形成される。
【００２０】また、製造方法の実施例としては、先ず、
図２を再び参照すると、半絶縁性基板１はＬＥＣ法によ
り形成された厚さ１００μｍのＧａＡｓ基板である。こ
の半絶縁性基板１上に絶縁膜２としてＬＰＣＶＤ法によ
り厚さ２０００ÅのＳｉＯ2膜を形成する。次に、絶縁
膜２としてのＳｉＯ2 膜上に導体層３としてＴｉ／Ｐｔ
の２層膜を形成する。Ｔｉ／Ｐｔの２層膜は、スパッタ
装置を用いてまず１０００ÅのＴｉ膜を形成後、同じく
スパッタ装置を用いてＰｔを１０００Å形成する。次
に、導体層３上にホトレジスト技術を用いて配線形成部
分を除いてレジスト膜７を被せる。
図２を再び参照すると、半絶縁性基板１はＬＥＣ法によ
り形成された厚さ１００μｍのＧａＡｓ基板である。こ
の半絶縁性基板１上に絶縁膜２としてＬＰＣＶＤ法によ
り厚さ２０００ÅのＳｉＯ2膜を形成する。次に、絶縁
膜２としてのＳｉＯ2 膜上に導体層３としてＴｉ／Ｐｔ
の２層膜を形成する。Ｔｉ／Ｐｔの２層膜は、スパッタ
装置を用いてまず１０００ÅのＴｉ膜を形成後、同じく
スパッタ装置を用いてＰｔを１０００Å形成する。次
に、導体層３上にホトレジスト技術を用いて配線形成部
分を除いてレジスト膜７を被せる。
【００２１】次いで、図３を再度参照して、導体層４と
して電解槽を用いＡｕメッキを３μｍ成長し、レジスト
膜を除去する。次に、低抵抗形成部分にホトレジスト技
術を用いてレジスト膜８を被せる。次に、ミリング装置
を用いＡｕメッキ及びレジスト膜をマスクとしてＴｉ／
Ｐｔ膜を除去し、その後レジスト８を除去する。
して電解槽を用いＡｕメッキを３μｍ成長し、レジスト
膜を除去する。次に、低抵抗形成部分にホトレジスト技
術を用いてレジスト膜８を被せる。次に、ミリング装置
を用いＡｕメッキ及びレジスト膜をマスクとしてＴｉ／
Ｐｔ膜を除去し、その後レジスト８を除去する。
【００２２】
【発明の効果】以上のように、本発明の半導体装置、お
よびその製造方法によれば、次のような効果を得ること
が可能となる。第１の効果は、抵抗領域を再現性良く形
成できることである。その理由は、低低抗形成では、イ
オン注入の活性化率の制御に比ベて、メタルの加工精度
の方が容易であるからである。また、低低抗領域と配線
を接続するコンタクト部分がないためこの部分の寄生抵
抗も存在しないからである。第２の効果は、低抵抗領域
を別途設ける場合に仕べ低抵抗領域の面積ひいてはチッ
プ面積を小さくすることができる。その理由は、低抵抗
領域と配線部分を接続するコンタクトをつなぐコンタク
トを設ける必要が無いため、コンタクト及び寸法マージ
ンを設ける必要がないためである。第３の効果は、低抵
抗の設計変更が容易になることである。その理由は、低
抵抗領域を形成する工程を配線形成後に移すことができ
るため、事前に低抵抗形成前までの製造が可能なこと、
また抵抗値変更のために生じるホトレジスト用マスクの
変更が少なくなるからである。第４の効果は、歩留まり
および量産性が向上することである。その理由は、低抵
抗の形成のためのプロセスが簡略化できること及び低抵
抗と配線を接続するコンタクトが不要になるため、工程
短縮が可能となりひいてはコンタクト不良等のプロセス
不良発生要因が低減できるからである。
よびその製造方法によれば、次のような効果を得ること
が可能となる。第１の効果は、抵抗領域を再現性良く形
成できることである。その理由は、低低抗形成では、イ
オン注入の活性化率の制御に比ベて、メタルの加工精度
の方が容易であるからである。また、低低抗領域と配線
を接続するコンタクト部分がないためこの部分の寄生抵
抗も存在しないからである。第２の効果は、低抵抗領域
を別途設ける場合に仕べ低抵抗領域の面積ひいてはチッ
プ面積を小さくすることができる。その理由は、低抵抗
領域と配線部分を接続するコンタクトをつなぐコンタク
トを設ける必要が無いため、コンタクト及び寸法マージ
ンを設ける必要がないためである。第３の効果は、低抵
抗の設計変更が容易になることである。その理由は、低
抵抗領域を形成する工程を配線形成後に移すことができ
るため、事前に低抵抗形成前までの製造が可能なこと、
また抵抗値変更のために生じるホトレジスト用マスクの
変更が少なくなるからである。第４の効果は、歩留まり
および量産性が向上することである。その理由は、低抵
抗の形成のためのプロセスが簡略化できること及び低抵
抗と配線を接続するコンタクトが不要になるため、工程
短縮が可能となりひいてはコンタクト不良等のプロセス
不良発生要因が低減できるからである。
【図１】本発明の一実施形態の平面図と断面図である。
【図２】図１の製造方法を工程順に示す斜視図のその１
である。
である。
【図３】図１の製造方法を工程順に示す斜視図のその２
である。
である。
【図４】従来の第１の構成例を備える半導体の断面図で
ある。
ある。
【図５】従来の第２の構成例を備える半導体の断面図で
ある。
ある。
【図６】従来の第３の構成例を備える半導体の断面図で
ある。
ある。
【図７】従来の第３の構成例を備える半導体の断面図で
ある。
ある。
１ 半絶縁性基板 ２ 絶縁膜 ３ 導体層（低抵抗層） ４ 導体層（金属配線） ５ 離間部 ６ 低抵抗 ７，８ 有機絶縁フィルム
Claims (5)
- 【請求項１】 半導体基板と、この半導体基板上に直接
又は絶縁膜を介して形成された低抵抗の導体層と、この
導体層の上に形成された金属配線層とを備え、前記金属
配線層はその一部に平面上で離間される離間部を備え、
前記低抵抗導体層はこの離間部において所要の平面パタ
ーンで存在されて低抵抗領域を構成していることを特徴
とする半導体装置。 - 【請求項２】 金属配線層は、前記低抵抗導体層に選択
的に形成されたメッキ金属層で構成される請求項１の半
導体装置。 - 【請求項３】 低抵抗導体層は、単層膜または複数の金
属層からなる積層膜で構成される請求項１または２の半
導体装置。 - 【請求項４】 低抵抗導体層と金属配線層は、それぞれ
同じ幅寸法の配線パターンとして形成され、前記低抵抗
導体層は前記金属配線層の離間部において所要の幅寸法
に形成されてなる請求項１ないし３のいずれかの半導体
装置。 - 【請求項５】 半導体基板上に直接又は絶縁膜を介して
低抵抗の導体層を形成する工程と、この低抵抗導体層上
に所要パターンの第１のマスクを形成する工程と、前記
第１のマスクを用いた金属メッキ法により前記低抵抗導
体層上に前記マスク形状に倣った金属配線層を形成する
工程と、形成された前記金属配線層の離間部を含む領域
に第２のマスクを形成する工程と、前記金属配線層と第
２のマスクを用いて前記低抵抗導体層をエッチングする
工程とを含むことを特徴とする請求項１ないし４のいず
れかの半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03579597A JP3191712B2 (ja) | 1997-02-20 | 1997-02-20 | 半導体装置の製造方法 |
| CN98100440A CN1192584A (zh) | 1997-02-20 | 1998-02-19 | 具有低电阻区的半导体器件及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03579597A JP3191712B2 (ja) | 1997-02-20 | 1997-02-20 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10233486A true JPH10233486A (ja) | 1998-09-02 |
| JP3191712B2 JP3191712B2 (ja) | 2001-07-23 |
Family
ID=12451867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03579597A Expired - Fee Related JP3191712B2 (ja) | 1997-02-20 | 1997-02-20 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP3191712B2 (ja) |
| CN (1) | CN1192584A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100452250C (zh) * | 2001-01-16 | 2009-01-14 | 新日本制铁株式会社 | 低电阻导体及其制造方法和使用其的电子部件 |
| CN106298118B (zh) * | 2016-08-12 | 2019-04-09 | 武汉光谷创元电子有限公司 | 薄膜电阻器及其制造方法 |
-
1997
- 1997-02-20 JP JP03579597A patent/JP3191712B2/ja not_active Expired - Fee Related
-
1998
- 1998-02-19 CN CN98100440A patent/CN1192584A/zh active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| CN1192584A (zh) | 1998-09-09 |
| JP3191712B2 (ja) | 2001-07-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |