JPH10233511A - 薄膜トランジスタ装置及び薄膜トランジスタ装置の製造方法並びに液晶表示装置 - Google Patents
薄膜トランジスタ装置及び薄膜トランジスタ装置の製造方法並びに液晶表示装置Info
- Publication number
- JPH10233511A JPH10233511A JP9037805A JP3780597A JPH10233511A JP H10233511 A JPH10233511 A JP H10233511A JP 9037805 A JP9037805 A JP 9037805A JP 3780597 A JP3780597 A JP 3780597A JP H10233511 A JPH10233511 A JP H10233511A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- gate
- source
- region
- tapered shape
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/01—Manufacture or treatment
- H10D86/021—Manufacture or treatment of multiple TFTs
- H10D86/0231—Manufacture or treatment of multiple TFTs using masks, e.g. half-tone masks
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
- H10D30/6713—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes
- H10D30/6715—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes characterised by the doping profiles, e.g. having lightly-doped source or drain extensions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
- H10D30/6713—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes
- H10D30/6715—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes characterised by the doping profiles, e.g. having lightly-doped source or drain extensions
- H10D30/6719—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes characterised by the doping profiles, e.g. having lightly-doped source or drain extensions having significant overlap between the lightly-doped drains and the gate electrodes, e.g. gate-overlapped LDD [GOLDD] TFTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
- H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
- H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
Landscapes
- Liquid Crystal (AREA)
- Electrodes Of Semiconductors (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【課題】 トップゲートｎ型ＴＦＴにおいて、所望長さ
のＬＤＤ領域を高精度にて容易に得ることにより、ＴＦ
Ｔの移動度の低下あるいはばらつき更には、しきい値の
ばらつきを防止し、高移動度且つ安定した特性を有する
ＴＦＴを得、ひいては液晶表示装置の表示品位向上を図
ると共に、大型の液晶表示装置への適用を図る。 【解決手段】 第１層２８ａ及び第２層２８ｂを夫々順
テーパ状及び逆テーパ状に形成してなるゲート配線層２
８をマスクとして、半導体層２６上に１回のイオン・ド
ーピング工程によりＬＤＤ領域２６−２及びソース領域
２６−３、ドレイン領域２６−４を自己整合的に形成
し、所望長さのＬＤＤ領域を有するＴＦＴを得る。
のＬＤＤ領域を高精度にて容易に得ることにより、ＴＦ
Ｔの移動度の低下あるいはばらつき更には、しきい値の
ばらつきを防止し、高移動度且つ安定した特性を有する
ＴＦＴを得、ひいては液晶表示装置の表示品位向上を図
ると共に、大型の液晶表示装置への適用を図る。 【解決手段】 第１層２８ａ及び第２層２８ｂを夫々順
テーパ状及び逆テーパ状に形成してなるゲート配線層２
８をマスクとして、半導体層２６上に１回のイオン・ド
ーピング工程によりＬＤＤ領域２６−２及びソース領域
２６−３、ドレイン領域２６−４を自己整合的に形成
し、所望長さのＬＤＤ領域を有するＴＦＴを得る。
Description
【０００１】
【発明の属する技術分野】本発明は、ゲート絶縁膜を介
し半導体層上方にゲート配線層を有するトップゲート型
の薄膜トランジスタ装置及び薄膜トランジスタ装置の製
造方法並びにトップゲート型の薄膜トランジスタ装置を
駆動素子とするアクティブマトリクス型液晶表示装置に
関する。
し半導体層上方にゲート配線層を有するトップゲート型
の薄膜トランジスタ装置及び薄膜トランジスタ装置の製
造方法並びにトップゲート型の薄膜トランジスタ装置を
駆動素子とするアクティブマトリクス型液晶表示装置に
関する。
【０００２】
【従来の技術】半導体材料としてポリシリコンを用いた
薄膜トランジスタ装置（以下ＴＦＴと称する。）は、移
動度が数１０〜数１００cm2 ／Ｖｓと高い事から、アク
ティブマトリクス液晶表示装置の画素部の駆動素子や回
路部駆動素子として用いられる。そして画素部の駆動素
子として一般に用いられるトップゲート型のｎ型のポリ
シリコンＴＦＴに在っては、ＴＦＴがオフ状態の時にリ
ーク電流を生じてしまうため、ソース及びドレイン間に
かかる電界を緩和する様、チャネル層と高濃度の不純物
を有するドレイン領域との間に、微量に不純物を添加し
た低濃度不純物（以下ＬＤＤと称する。）領域を設け
て、リーク電流の低減を図っている。
薄膜トランジスタ装置（以下ＴＦＴと称する。）は、移
動度が数１０〜数１００cm2 ／Ｖｓと高い事から、アク
ティブマトリクス液晶表示装置の画素部の駆動素子や回
路部駆動素子として用いられる。そして画素部の駆動素
子として一般に用いられるトップゲート型のｎ型のポリ
シリコンＴＦＴに在っては、ＴＦＴがオフ状態の時にリ
ーク電流を生じてしまうため、ソース及びドレイン間に
かかる電界を緩和する様、チャネル層と高濃度の不純物
を有するドレイン領域との間に、微量に不純物を添加し
た低濃度不純物（以下ＬＤＤと称する。）領域を設け
て、リーク電流の低減を図っている。
【０００３】この様なＬＤＤ領域を有するＴＦＴは、従
来、図５に示すように製造されていた。即ち、 図５（イ）に示す様にガラス基板１上に酸化シリコン
（ＳｉＯ2 ）からなるアンダーコート膜２を成膜した
後、、アモルファスシリコン膜を積層し、レーザアニー
ルにより、アモルファスシリコン膜をポリシリコン膜に
結晶化し、マトリクス状にパターニングしポリシリコン
膜からなる半導体層３を形成する。
来、図５に示すように製造されていた。即ち、 図５（イ）に示す様にガラス基板１上に酸化シリコン
（ＳｉＯ2 ）からなるアンダーコート膜２を成膜した
後、、アモルファスシリコン膜を積層し、レーザアニー
ルにより、アモルファスシリコン膜をポリシリコン膜に
結晶化し、マトリクス状にパターニングしポリシリコン
膜からなる半導体層３を形成する。
【０００４】図５（ロ）に示す様にゲート絶縁膜４、
ゲート配線６を形成し、低ドーズにてリン（Ｐ+ ）イオ
ンをドーピングし半導体層３にチャネル領域３−１、Ｌ
ＤＤ領域３−２を形成する。
ゲート配線６を形成し、低ドーズにてリン（Ｐ+ ）イオ
ンをドーピングし半導体層３にチャネル領域３−１、Ｌ
ＤＤ領域３−２を形成する。
【０００５】図５（ハ）に示す様にレジストマスク７
を形成し、高ドーズにてリン（Ｐ+）イオンをドーピン
グし、半導体層３にｎ+ のソース・ドレイン領域３−３
を形成する。
を形成し、高ドーズにてリン（Ｐ+）イオンをドーピン
グし、半導体層３にｎ+ のソース・ドレイン領域３−３
を形成する。
【０００６】図５（ニ）に示す様にマスク７を除去
し、層間絶縁膜８を形成する。
し、層間絶縁膜８を形成する。
【０００７】図５（ホ）に示す様にコンタクトホール
１０ａ、１０ｂを形成し、ソース電極１２、ドレイン電
極１３を形成し、ＬＤＤ領域を有するＴＦＴ１４装置を
完成していた。
１０ａ、１０ｂを形成し、ソース電極１２、ドレイン電
極１３を形成し、ＬＤＤ領域を有するＴＦＴ１４装置を
完成していた。
【０００８】
【発明が解決しようとする課題】しかしながら上記従来
のＴＦＴにあっては、レジストマスクを用いてＬＤＤ領
域を形成することから、レジストマスク形成時のパター
ンの合わせずれ、及びゲート配線のサイドエッチング量
のばらつきにより、ＬＤＤ領域の長さを１〜５μｍの範
囲内でしか制御できず、１μｍ以下の範囲での微細な長
さ制御が不可能であり、ＬＤＤ領域の長さのばらつきが
大きくなり、ひいてはＴＦＴの特性にばらつきを生じる
一方、ＬＤＤ領域の長さが長くなるとＴＦＴは直列に抵
抗を有する状況となり、移動度の低下を招き、液晶表示
装置にあっては画面が部分的にしか表示されず、表示品
位が著しく低下されてしまい特に大型のアクティブマト
リクス型液晶表示装置への適用が不能になる等の問題を
生じていた。
のＴＦＴにあっては、レジストマスクを用いてＬＤＤ領
域を形成することから、レジストマスク形成時のパター
ンの合わせずれ、及びゲート配線のサイドエッチング量
のばらつきにより、ＬＤＤ領域の長さを１〜５μｍの範
囲内でしか制御できず、１μｍ以下の範囲での微細な長
さ制御が不可能であり、ＬＤＤ領域の長さのばらつきが
大きくなり、ひいてはＴＦＴの特性にばらつきを生じる
一方、ＬＤＤ領域の長さが長くなるとＴＦＴは直列に抵
抗を有する状況となり、移動度の低下を招き、液晶表示
装置にあっては画面が部分的にしか表示されず、表示品
位が著しく低下されてしまい特に大型のアクティブマト
リクス型液晶表示装置への適用が不能になる等の問題を
生じていた。
【０００９】そこで本発明は上記課題を除去するもの
で、ＬＤＤ領域長の微細な制御が可能であり、安定した
特性を有すると共に、移動度が高く大型アクティブマト
リクス液晶表示装置にあっても良好な表示を得られる薄
膜トランジスタ装置及び薄膜トランジスタ装置の製造方
法並びに液晶表示装置を提供することを目的とする。
で、ＬＤＤ領域長の微細な制御が可能であり、安定した
特性を有すると共に、移動度が高く大型アクティブマト
リクス液晶表示装置にあっても良好な表示を得られる薄
膜トランジスタ装置及び薄膜トランジスタ装置の製造方
法並びに液晶表示装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明は上記課題を解決
するため、絶縁性基板と、この絶縁性基板上に形成され
るポリシリコンからなるチャネル領域と、低濃度不純物
領域を介して前記チャネル領域を挾み前記ポリシリコン
を低抵抗化して成るソース・ドレイン領域と、ゲート絶
縁膜を介し前記チャネル領域上に形成され前記チャネル
領域側の第１層の断面が順テーパ形状であり表面側の第
２層の断面が逆テーパ形状の２層構造を有するゲート配
線層と、層間絶縁膜を介し前記ソース・ドレイン領域に
接続されるソース・ドレイン配線層とを設けるものであ
る。
するため、絶縁性基板と、この絶縁性基板上に形成され
るポリシリコンからなるチャネル領域と、低濃度不純物
領域を介して前記チャネル領域を挾み前記ポリシリコン
を低抵抗化して成るソース・ドレイン領域と、ゲート絶
縁膜を介し前記チャネル領域上に形成され前記チャネル
領域側の第１層の断面が順テーパ形状であり表面側の第
２層の断面が逆テーパ形状の２層構造を有するゲート配
線層と、層間絶縁膜を介し前記ソース・ドレイン領域に
接続されるソース・ドレイン配線層とを設けるものであ
る。
【００１１】又本発明は上記課題を解決するため、絶縁
性基板上にポリシリコン層及びゲート絶縁膜を形成する
工程と、前記ゲート絶縁膜上に第１のゲート金属膜を成
膜する工程と、前記第１のゲート金属膜上に第２のゲー
ト金属膜を成膜する工程と、前記第１のゲート金属膜の
断面を順テーパ形状に加工すると共に前記第２のゲート
金属膜の断面を逆テーパ形状に加工し２層構造のゲート
配線層を形成する工程と、前記ゲート配線層をマスクに
して前記ポリシリコン層にイオンドーピングし低濃度不
純物領域及びソース・ドレイン領域を同時に形成する工
程とを実施するものである。
性基板上にポリシリコン層及びゲート絶縁膜を形成する
工程と、前記ゲート絶縁膜上に第１のゲート金属膜を成
膜する工程と、前記第１のゲート金属膜上に第２のゲー
ト金属膜を成膜する工程と、前記第１のゲート金属膜の
断面を順テーパ形状に加工すると共に前記第２のゲート
金属膜の断面を逆テーパ形状に加工し２層構造のゲート
配線層を形成する工程と、前記ゲート配線層をマスクに
して前記ポリシリコン層にイオンドーピングし低濃度不
純物領域及びソース・ドレイン領域を同時に形成する工
程とを実施するものである。
【００１２】又本発明は上記課題を解決するため、第１
の絶縁性基板と、この第１の絶縁性基板上にマトリクス
状に配列される画素電極と、前記第１の絶縁性基板上に
形成されるポリシリコンからなるチャネル領域及び、低
濃度不純物領域を介して前記チャネル領域を挾み前記ポ
リシリコンを低抵抗化して成るソース・ドレイン領域並
びに、ゲート絶縁膜を介し前記チャネル領域上に形成さ
れ前記チャネル領域側の第１層の断面が順テーパ形状で
あり表面側の第２層の断面が逆テーパ形状の２層構造を
有するゲート配線層更に、層間絶縁膜を介し前記ソース
・ドレイン領域に接続されるソース・ドレイン配線層を
有し前記画素電極を駆動する薄膜トランジスタ装置とを
有するアレイ基板と、第２の絶縁基板と、この第２の絶
縁基板上に形成される対向電極とを有し、前記アレイ基
板に対向して配置される対向基板と、前記アレイ基板及
び前記対向基板間に封入される液晶組成物とを設けるも
のである。
の絶縁性基板と、この第１の絶縁性基板上にマトリクス
状に配列される画素電極と、前記第１の絶縁性基板上に
形成されるポリシリコンからなるチャネル領域及び、低
濃度不純物領域を介して前記チャネル領域を挾み前記ポ
リシリコンを低抵抗化して成るソース・ドレイン領域並
びに、ゲート絶縁膜を介し前記チャネル領域上に形成さ
れ前記チャネル領域側の第１層の断面が順テーパ形状で
あり表面側の第２層の断面が逆テーパ形状の２層構造を
有するゲート配線層更に、層間絶縁膜を介し前記ソース
・ドレイン領域に接続されるソース・ドレイン配線層を
有し前記画素電極を駆動する薄膜トランジスタ装置とを
有するアレイ基板と、第２の絶縁基板と、この第２の絶
縁基板上に形成される対向電極とを有し、前記アレイ基
板に対向して配置される対向基板と、前記アレイ基板及
び前記対向基板間に封入される液晶組成物とを設けるも
のである。
【００１３】上記構成により、所望の長さのＬＤＤを容
易に得る事ができ、薄膜トランジスタの移動度の低下を
生じる事無くかつ特性の安定化を図り、表示品位の良好
な液晶表示装置を得るものである。
易に得る事ができ、薄膜トランジスタの移動度の低下を
生じる事無くかつ特性の安定化を図り、表示品位の良好
な液晶表示装置を得るものである。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態を図１
乃至図３を参照して説明する。１６は、アクティブマト
リクス型の液晶表示装置であり、駆動素子としてポリシ
リコンの半導体層を有するトップゲート型のＴＦＴ１７
を用いるアレイ基板１８及び対向基板１９の間に、配向
膜２０ａ、２０ｂを介して液晶組成物２１を保持すると
共に偏光板２２ａ、２０ｂを有している。
乃至図３を参照して説明する。１６は、アクティブマト
リクス型の液晶表示装置であり、駆動素子としてポリシ
リコンの半導体層を有するトップゲート型のＴＦＴ１７
を用いるアレイ基板１８及び対向基板１９の間に、配向
膜２０ａ、２０ｂを介して液晶組成物２１を保持すると
共に偏光板２２ａ、２０ｂを有している。
【００１５】ここでアレイ基板１８の第１の絶縁基板で
あるガラス基板２３上の、酸化シリコン（ＳｉＯ2 ）か
らなるアンダーコート層２４上には、ポリシリコンから
なるチャネル領域２６−１、低ドーズのリン（Ｐ+ ）イ
オンがドーピングされるＬＤＤ領域２６−２、高ドース
のリン（Ｐ+ ）イオンがドーピングされるソース領域２
６−３、ドレイン領域２６−４を有するｎ型の半導体層
２６がパターン形成され、この半導体層２６上にはゲー
ト絶縁膜２７を介し第１のゲート金属膜である第１層２
８ａの断面が３０度の順テーパ形状であり第２のゲート
金属膜である第２層２８ｂの断面が３０度の逆テーパ形
状の２層構造を有するモリブデン−タングステン合金
（以下ＭｏＷと略称する。）からなるゲート配線層２８
が形成されてなるＴＦＴ１７が設けられ、又ゲート配線
層２８と同一面上には、補助容量線３０が形成されてい
る。
あるガラス基板２３上の、酸化シリコン（ＳｉＯ2 ）か
らなるアンダーコート層２４上には、ポリシリコンから
なるチャネル領域２６−１、低ドーズのリン（Ｐ+ ）イ
オンがドーピングされるＬＤＤ領域２６−２、高ドース
のリン（Ｐ+ ）イオンがドーピングされるソース領域２
６−３、ドレイン領域２６−４を有するｎ型の半導体層
２６がパターン形成され、この半導体層２６上にはゲー
ト絶縁膜２７を介し第１のゲート金属膜である第１層２
８ａの断面が３０度の順テーパ形状であり第２のゲート
金属膜である第２層２８ｂの断面が３０度の逆テーパ形
状の２層構造を有するモリブデン−タングステン合金
（以下ＭｏＷと略称する。）からなるゲート配線層２８
が形成されてなるＴＦＴ１７が設けられ、又ゲート配線
層２８と同一面上には、補助容量線３０が形成されてい
る。
【００１６】更に層間絶縁膜３１を介し画素電極３２が
形成され、層間絶縁膜３１上には信号線と一体のドレイ
ン電極３３、ソース領域２６−３及び画素電極３２を接
続するソース電極３４が形成され、コンタクトホール３
３ａ、３４ａを介しそれぞれドレイン領域２６−４、ソ
ース領域２６−３に接続されている。又３６は保護膜で
ある。
形成され、層間絶縁膜３１上には信号線と一体のドレイ
ン電極３３、ソース領域２６−３及び画素電極３２を接
続するソース電極３４が形成され、コンタクトホール３
３ａ、３４ａを介しそれぞれドレイン領域２６−４、ソ
ース領域２６−３に接続されている。又３６は保護膜で
ある。
【００１７】一方対向基板１９は、第２の絶縁基板であ
るガラス基板３７の全面に対向電極３８及び保護膜４０
を有し、アレイ基板１８との間に液晶組成物２１を封入
し、液晶表示装置１６を構成している。
るガラス基板３７の全面に対向電極３８及び保護膜４０
を有し、アレイ基板１８との間に液晶組成物２１を封入
し、液晶表示装置１６を構成している。
【００１８】次にアレイ基板１８上のＴＦＴ１７の製造
工程について述べる。
工程について述べる。
【００１９】図３（イ）に示す様に先ずガラス基板２
３上に酸化シリコン膜（ＳｉＯ2 ）からなるアンダーコ
ート層２４、アモルファスシリコン膜４１を順次積層
し、レーザアニールによりアモルファスシリコン膜４１
をポリシリコン膜に結晶化する。
３上に酸化シリコン膜（ＳｉＯ2 ）からなるアンダーコ
ート層２４、アモルファスシリコン膜４１を順次積層
し、レーザアニールによりアモルファスシリコン膜４１
をポリシリコン膜に結晶化する。
【００２０】図３（ロ）に示す様に結晶化されたポリ
シリコン膜からなる半導体層２６をマトリクス状にパタ
ーニングする。
シリコン膜からなる半導体層２６をマトリクス状にパタ
ーニングする。
【００２１】図３（ハ）に示す様にゲート絶縁膜２７
を１００ｎｍ形成した後、スパッタリングによりＭｏＷ
にてゲート配線層２８の第１層２８ａを５０ｎｍ形成
し、一度大気にさらす。
を１００ｎｍ形成した後、スパッタリングによりＭｏＷ
にてゲート配線層２８の第１層２８ａを５０ｎｍ形成
し、一度大気にさらす。
【００２２】図３（ニ）に示す様にスパッタリングに
よりＭｏＷにてゲート配線層２８の第２層２８ｂを３５
０ｎｍ形成した後、等方性ドライエッチングにより、第
１層２８ａをゲート絶縁膜２７との界面での配線幅ａが
５μｍ、第２層２８ｂとの界面での配線幅ｂが４．８μ
ｍの順テーパ状に加工し、第２層２８ｂを層間絶縁膜３
１との界面での配線幅ｃが６．２μｍの逆テーパ状に加
工してｃ＞ａ＞ｂとし、ＬＤＤ領域２６−２に対応する
領域においては第１層２８ａ及び第２層２８ｂによるゲ
ート配線層２８の合計層厚が２００ｎｍ以下となる様に
加工されている。この後、ゲート配線層２８をマスクに
して、半導体層２６のＬＤＤ領域２６−２、ソース領域
２６−３及びドレイン領域２６−４に同時に、自己活性
化条件を加速電圧５０ＫｅＶ、キャリア濃度５Ｅ１６／
cm2 とし、リン（Ｐ＋）イオン・ドーピングを自己整合
的に行う。
よりＭｏＷにてゲート配線層２８の第２層２８ｂを３５
０ｎｍ形成した後、等方性ドライエッチングにより、第
１層２８ａをゲート絶縁膜２７との界面での配線幅ａが
５μｍ、第２層２８ｂとの界面での配線幅ｂが４．８μ
ｍの順テーパ状に加工し、第２層２８ｂを層間絶縁膜３
１との界面での配線幅ｃが６．２μｍの逆テーパ状に加
工してｃ＞ａ＞ｂとし、ＬＤＤ領域２６−２に対応する
領域においては第１層２８ａ及び第２層２８ｂによるゲ
ート配線層２８の合計層厚が２００ｎｍ以下となる様に
加工されている。この後、ゲート配線層２８をマスクに
して、半導体層２６のＬＤＤ領域２６−２、ソース領域
２６−３及びドレイン領域２６−４に同時に、自己活性
化条件を加速電圧５０ＫｅＶ、キャリア濃度５Ｅ１６／
cm2 とし、リン（Ｐ＋）イオン・ドーピングを自己整合
的に行う。
【００２３】図３（ホ）に示す様に、層間絶縁膜３１
を形成する。
を形成する。
【００２４】図３（ヘ）に示す様に、コンタクトホー
ル３３ａ、３４ａを形成する。
ル３３ａ、３４ａを形成する。
【００２５】図３（ト）に示す様にソース電極３１、
ドレイン電極３２を形成し、ＴＦＴ１６を完成する。
ドレイン電極３２を形成し、ＴＦＴ１６を完成する。
【００２６】即ち、製造工程において、リン（Ｐ＋）
イオンの場合、加速電圧５０ＫｅＶでドーピングを行う
と、ＭｏＷのゲート配線層厚が２００ｎｍ以下に加工さ
れる領域にあっては、イオンがゲート配線層２８を突き
抜ける事から、半導体層２６のＬＤＤ領域２６−２にゲ
ート配線層２８を突き抜けたリン（Ｐ＋）イオンが打ち
込まれ、１度のイオン・ドーピングにてＬＤＤ領域２６
−２とソース領域２６−３及びドレイン領域２６−４と
が自動的に形成される事となる。
イオンの場合、加速電圧５０ＫｅＶでドーピングを行う
と、ＭｏＷのゲート配線層厚が２００ｎｍ以下に加工さ
れる領域にあっては、イオンがゲート配線層２８を突き
抜ける事から、半導体層２６のＬＤＤ領域２６−２にゲ
ート配線層２８を突き抜けたリン（Ｐ＋）イオンが打ち
込まれ、１度のイオン・ドーピングにてＬＤＤ領域２６
−２とソース領域２６−３及びドレイン領域２６−４と
が自動的に形成される事となる。
【００２７】この様な製造工程にて形成されたＴＦＴ１
７の移動度及びしきい値電圧の面内ばらつきを１００点
測定した所、従来の製造工程にて形成されたＴＦＴの移
動度が２０〜１００cm2 ／Ｖｓ、しきい値電圧が１〜６
Ｖといずれもばらつきが大きかったのに比し、移動度は
１１０〜１３０cm2 ／Ｖｓと高く且つばらつきも非常に
小さく、しきい値電圧も２〜４Ｖと非常にばらつきが小
さく安定した特性を得られた。Ｂｉａｓ Ｔｅｍｐｅｒ
ａｔｕｒｅ Ｓｔｒｅｓｓ（以下ＢＴＳと略称する。）
試験では、ＴＦＴ１７のゲート−ソース間０Ｖバイア
ス、ドレイン−ソース間２０Ｖバイアス、９０℃、１０
０００秒の条件で前後の移動度、しきい値電圧を比較し
た所、１００個測定でいずれも移動度、しきい値電圧の
シフトは見られ無かった。又、液晶表示装置１６にあっ
ては、画面上に非表示部分が現れる事が無く、良好な表
示画像を得られた。
７の移動度及びしきい値電圧の面内ばらつきを１００点
測定した所、従来の製造工程にて形成されたＴＦＴの移
動度が２０〜１００cm2 ／Ｖｓ、しきい値電圧が１〜６
Ｖといずれもばらつきが大きかったのに比し、移動度は
１１０〜１３０cm2 ／Ｖｓと高く且つばらつきも非常に
小さく、しきい値電圧も２〜４Ｖと非常にばらつきが小
さく安定した特性を得られた。Ｂｉａｓ Ｔｅｍｐｅｒ
ａｔｕｒｅ Ｓｔｒｅｓｓ（以下ＢＴＳと略称する。）
試験では、ＴＦＴ１７のゲート−ソース間０Ｖバイア
ス、ドレイン−ソース間２０Ｖバイアス、９０℃、１０
０００秒の条件で前後の移動度、しきい値電圧を比較し
た所、１００個測定でいずれも移動度、しきい値電圧の
シフトは見られ無かった。又、液晶表示装置１６にあっ
ては、画面上に非表示部分が現れる事が無く、良好な表
示画像を得られた。
【００２８】この様に構成すれば、ゲート配線層２８の
第１層２８ａ及び第２層２８ｂの、所望のＬＤＤ領域に
相当する部分を、夫々順テーパ状及び逆テーパ状に形成
し、ドーピング時、テーバ状部分にあっては、リン（Ｐ
＋）イオンのドーピング濃度を低下することにより、レ
ジストマスクを用いる事無く、１回のドーピング工程に
てＬＤＤ領域２６−２と、ソース領域２６−３及びドレ
イン領域２６−４とを同時に自己整合的にイオン・ドー
ピングでき、製造工程数を低減できる。これと共に、レ
ジストマスクの合わせずれ及びゲート配線層のサイドエ
ッチング量のばらつきにより従来生じていたＬＤＤ長の
ばらつきを生じることもなく、従来に比しＬＤＤ長をよ
り微細に制御可能であり所望のＬＤＤ長を容易に得ら
れ、ＴＦＴ１７は高移動度を得られると共に、移動度や
しきい値電圧のばらつきを生じる事無く安定した特性を
得られる。又この様に高移動度且つ特性の安定したなＴ
ＦＴ１７を用いた液晶表示装置１６は画面に非表示部分
を生じる事が無く良好な表示品位を得られ、大型のアク
ティブマトリクス型液晶表示装置への適用も可能とな
る。
第１層２８ａ及び第２層２８ｂの、所望のＬＤＤ領域に
相当する部分を、夫々順テーパ状及び逆テーパ状に形成
し、ドーピング時、テーバ状部分にあっては、リン（Ｐ
＋）イオンのドーピング濃度を低下することにより、レ
ジストマスクを用いる事無く、１回のドーピング工程に
てＬＤＤ領域２６−２と、ソース領域２６−３及びドレ
イン領域２６−４とを同時に自己整合的にイオン・ドー
ピングでき、製造工程数を低減できる。これと共に、レ
ジストマスクの合わせずれ及びゲート配線層のサイドエ
ッチング量のばらつきにより従来生じていたＬＤＤ長の
ばらつきを生じることもなく、従来に比しＬＤＤ長をよ
り微細に制御可能であり所望のＬＤＤ長を容易に得ら
れ、ＴＦＴ１７は高移動度を得られると共に、移動度や
しきい値電圧のばらつきを生じる事無く安定した特性を
得られる。又この様に高移動度且つ特性の安定したなＴ
ＦＴ１７を用いた液晶表示装置１６は画面に非表示部分
を生じる事が無く良好な表示品位を得られ、大型のアク
ティブマトリクス型液晶表示装置への適用も可能とな
る。
【００２９】更にゲート配線層２８を２層構造とし、第
１層２８ａ及び２８ｂを夫々にテーパ形成する事によ
り、ＬＤＤ長の制御がより容易となる。
１層２８ａ及び２８ｂを夫々にテーパ形成する事によ
り、ＬＤＤ長の制御がより容易となる。
【００３０】尚本発明は上記実施の形態に限られるもの
でなく、その趣旨を変えない範囲での変更は可能であっ
て、例えば、テーパの角度は限定されず、実験から、順
テーパ及び逆テーパのいずれにおいても２０度〜５０度
の範囲で制御可能であるし、ゲート配線層の第１層のゲ
ート絶縁膜との界面での配線幅ａと、第２層の層間絶縁
膜との界面での配線幅ｃとの差（ｃ−ａ）も任意である
が、（ｃ−ａ）が２μｍより大きくなるとＴＦＴの移動
度が小さくなると共に加工性が悪くなる一方、ゲート−
ソース間０Ｖバイアス、ドレイン−ソース間２０Ｖバイ
アス、９０℃、１００００秒の条件でのＢＴＳ試験にお
いて、図４に示す様に、（ｃ−ａ）が０．２μｍ以上で
あれば、しきい値電圧シフトを生じないことから、０．
２μ≦（ａ−ｂ）≦２μｍである事がより好ましい。
でなく、その趣旨を変えない範囲での変更は可能であっ
て、例えば、テーパの角度は限定されず、実験から、順
テーパ及び逆テーパのいずれにおいても２０度〜５０度
の範囲で制御可能であるし、ゲート配線層の第１層のゲ
ート絶縁膜との界面での配線幅ａと、第２層の層間絶縁
膜との界面での配線幅ｃとの差（ｃ−ａ）も任意である
が、（ｃ−ａ）が２μｍより大きくなるとＴＦＴの移動
度が小さくなると共に加工性が悪くなる一方、ゲート−
ソース間０Ｖバイアス、ドレイン−ソース間２０Ｖバイ
アス、９０℃、１００００秒の条件でのＢＴＳ試験にお
いて、図４に示す様に、（ｃ−ａ）が０．２μｍ以上で
あれば、しきい値電圧シフトを生じないことから、０．
２μ≦（ａ−ｂ）≦２μｍである事がより好ましい。
【００３１】尚、ゲート配線層の第１層及び第２層の層
厚は、トータルとしてイオン・ドーピング時にチャネル
領域へのイオンの侵入をブロックできる範囲である一
方、工業的観点からは極力薄い方が望ましいが、ＴＦＴ
の特性に応じて設定される（ｃ−ａ）の値に従って決定
され、例えば、ゲート配線層の電極材料としてＭｏＷを
用い、フッ素（Ｆ）系のガスを用いたドライエッチング
にて形成する場合、テーパ角度を３０度の条件でエッチ
ングするとして、（ｃ−ａ）の値を１．２μｍとしよう
とすると、第１層の層厚５０ｎｍ、第２層の層厚３５０
ｎｍとすれば良い。一般的には第１層の層厚を薄くする
一方、第１層及び第２層の層厚差が２００ｎｍ以下では
ＬＤＤ長が小さく成り過ぎる半面、層厚差が５００ｎｍ
以上では逆テーパ部を層間絶縁膜にてい被覆するのが難
しくなる事から、層厚差は、２００〜５００ｎｍ程度と
するのがより好ましい。
厚は、トータルとしてイオン・ドーピング時にチャネル
領域へのイオンの侵入をブロックできる範囲である一
方、工業的観点からは極力薄い方が望ましいが、ＴＦＴ
の特性に応じて設定される（ｃ−ａ）の値に従って決定
され、例えば、ゲート配線層の電極材料としてＭｏＷを
用い、フッ素（Ｆ）系のガスを用いたドライエッチング
にて形成する場合、テーパ角度を３０度の条件でエッチ
ングするとして、（ｃ−ａ）の値を１．２μｍとしよう
とすると、第１層の層厚５０ｎｍ、第２層の層厚３５０
ｎｍとすれば良い。一般的には第１層の層厚を薄くする
一方、第１層及び第２層の層厚差が２００ｎｍ以下では
ＬＤＤ長が小さく成り過ぎる半面、層厚差が５００ｎｍ
以上では逆テーパ部を層間絶縁膜にてい被覆するのが難
しくなる事から、層厚差は、２００〜５００ｎｍ程度と
するのがより好ましい。
【００３２】又、半導体層にイオン・ドーピングする際
の自己活性化条件等も、ＬＤＤ領域及びソース・ドレイ
ン領域を同時に形成できるよう、ゲート配線層のテーバ
部分をイオンが透過できる範囲であれば任意である。
の自己活性化条件等も、ＬＤＤ領域及びソース・ドレイ
ン領域を同時に形成できるよう、ゲート配線層のテーバ
部分をイオンが透過できる範囲であれば任意である。
【００３３】
【発明の効果】以上説明したように本発明によれば、ト
ップゲートｎ型のＴＦＴにおいて、２層構造を有するゲ
ート配線層の第１層を順テーパ形状とし、第２層を逆テ
ーパ形状とすることにより、半導体層上に、レジストマ
スクを用いる事無く１回のドーピング工程にて、ＬＤＤ
領域及び、ソース・ドレイン領域を同時に自己整合的に
イオン・ドーピングでき、製造工程数の低減を図れると
共に、ＬＤＤ長のばらつきを生じることもなく、従来に
比しＬＤＤ長をより微細に制御可能であり所望のＬＤＤ
長を容易に得られ、移動度の低下やばらつき、あるいは
しきい値電圧のばらつきの無い、特性の安定したＴＦＴ
を容易に得られる。更にこの様に高移動度且つ安定した
特性を有するＴＦＴを液晶表示装置の駆動素子として用
いる事により、液晶表示装置にあっては良好な表示品位
を得られ、大型のアクティブマトリクス型液晶表示装置
への適用も可能となる。
ップゲートｎ型のＴＦＴにおいて、２層構造を有するゲ
ート配線層の第１層を順テーパ形状とし、第２層を逆テ
ーパ形状とすることにより、半導体層上に、レジストマ
スクを用いる事無く１回のドーピング工程にて、ＬＤＤ
領域及び、ソース・ドレイン領域を同時に自己整合的に
イオン・ドーピングでき、製造工程数の低減を図れると
共に、ＬＤＤ長のばらつきを生じることもなく、従来に
比しＬＤＤ長をより微細に制御可能であり所望のＬＤＤ
長を容易に得られ、移動度の低下やばらつき、あるいは
しきい値電圧のばらつきの無い、特性の安定したＴＦＴ
を容易に得られる。更にこの様に高移動度且つ安定した
特性を有するＴＦＴを液晶表示装置の駆動素子として用
いる事により、液晶表示装置にあっては良好な表示品位
を得られ、大型のアクティブマトリクス型液晶表示装置
への適用も可能となる。
【図１】本発明の実施の形態の液晶表示装置を示す概略
断面図である。
断面図である。
【図２】本発明の実施の形態のＴＦＴを示す概略断面図
である。
である。
【図３】本発明の実施の形態のＴＦＴの製造工程を示
し、（イ）はそのアモルファスシリコン膜の結晶化時、
（ロ）はポリシリコン膜のパターニング時、（ハ）は第
１層形成時、（ニ）はテーパ形成後のゲート配線層を用
いたイオン・ドーピング時、（ホ）は層間絶縁膜形成
時、（ヘ）はコンタクトホール形成時、（ト）はソース
電極、ドレイン電極形成時を示す概略説明図である。
し、（イ）はそのアモルファスシリコン膜の結晶化時、
（ロ）はポリシリコン膜のパターニング時、（ハ）は第
１層形成時、（ニ）はテーパ形成後のゲート配線層を用
いたイオン・ドーピング時、（ホ）は層間絶縁膜形成
時、（ヘ）はコンタクトホール形成時、（ト）はソース
電極、ドレイン電極形成時を示す概略説明図である。
【図４】本発明によるＴＦＴのゲート配線層の（ｃ−
ａ）の値に対するしきい値電圧シフト量を示すグラフで
ある。
ａ）の値に対するしきい値電圧シフト量を示すグラフで
ある。
【図５】従来のＴＦＴの製造工程を示し、（イ）はその
ポリシリコン膜のパターニング時、（ロ）はＬＤＤ領域
形成時、（ハ）はソース・ドレイン領域形成時を示す概
略説明図である。
ポリシリコン膜のパターニング時、（ロ）はＬＤＤ領域
形成時、（ハ）はソース・ドレイン領域形成時を示す概
略説明図である。
１６…液晶表示装置 １７…ＴＦＴ １８…アレイ基板 １９…対向基板 ２１…液晶組成物 ２６…半導体層 ２６−１…チャネル領域 ２６−２…ＬＤＤ領域 ２６−３…ソース領域 ２６−４…ドレイン領域 ２８…ゲート配線層 ２８ａ…第１層 ２８ｂ…第２層 ３２…画素電極 ３３…ドレイン電極 ３４…ソース電極
Claims (7)
- 【請求項１】 絶縁性基板と、この絶縁性基板上に形成
されるポリシリコンからなるチャネル領域と、低濃度不
純物領域を介して前記チャネル領域を挾み前記ポリシリ
コンを低抵抗化して成るソース・ドレイン領域と、ゲー
ト絶縁膜を介し前記チャネル領域上に形成され前記チャ
ネル領域側の第１層の断面が順テーパ形状であり表面側
の第２層の断面が逆テーパ形状の２層構造を有するゲー
ト配線層と、層間絶縁膜を介し前記ソース・ドレイン領
域に接続されるソース・ドレイン配線層とを具備する事
を特徴とする薄膜トランジスタ装置。 - 【請求項２】 ゲート配線層にモリブデン（Ｍｏ）の合
金を用いる事を特徴とする請求項１に記載の薄膜トラン
ジスタ装置。 - 【請求項３】 ゲート配線層の第１層のゲート絶縁膜と
の界面での配線幅をａμｍ、第１層及び第２層の界面で
の配線幅をｂμｍ、第２層の上面での層間絶縁膜との界
面での配線幅をｃμｍとした場合、ｃ＞ａ＞ｂである事
を特徴とする請求項１あるいは請求項２のいずれかに記
載の薄膜トランジスタ装置。 - 【請求項４】 ０．２μｍ≦（ｃ−ａ）≦２μｍである
事を特徴とする請求項３に記載の薄膜トランジスタ装
置。 - 【請求項５】 絶縁性基板上にポリシリコン層及びゲー
ト絶縁膜を形成する工程と、前記ゲート絶縁膜上に第１
のゲート金属膜を成膜する工程と、前記第１のゲート金
属膜上に第２のゲート金属膜を成膜する工程と、前記第
１のゲート金属膜の断面を順テーパ形状に加工すると共
に前記第２のゲート金属膜の断面を逆テーパ形状に加工
し２層構造のゲート配線層を形成する工程と、前記ゲー
ト配線層をマスクにして前記ポリシリコン層にイオンド
ーピングし低濃度不純物領域及びソース・ドレイン領域
を同時に形成する工程と、を具備する事を特徴とする薄
膜トランジスタ装置の製造方法。 - 【請求項６】 第１のゲート金属膜及び第２のゲート金
属膜にモリブデン（Ｍｏ）の合金を用いる事を特徴とす
る請求項５に記載の薄膜トランジスタ装置の製造方法。 - 【請求項７】 第１の絶縁性基板と、この第１の絶縁性
基板上にマトリクス状に配列される画素電極と、前記第
１の絶縁性基板上に形成されるポリシリコンからなるチ
ャネル領域及び、低濃度不純物領域を介して前記チャネ
ル領域を挾み前記ポリシリコンを低抵抗化して成るソー
ス・ドレイン領域並びに、ゲート絶縁膜を介し前記チャ
ネル領域上に形成され前記チャネル領域側の第１層の断
面が順テーパ形状であり表面側の第２層の断面が逆テー
パ形状の２層構造を有するゲート配線層更に、層間絶縁
膜を介し前記ソース・ドレイン領域に接続されるソース
・ドレイン配線層を有し前記画素電極を駆動する薄膜ト
ランジスタ装置とを有するアレイ基板と、 第２の絶縁基板と、この第２の絶縁基板上に形成される
対向電極とを有し、前記アレイ基板に対向して配置され
る対向基板と、 前記アレイ基板及び前記対向基板間に封入される液晶組
成物とを具備する事を特徴とする液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9037805A JPH10233511A (ja) | 1997-02-21 | 1997-02-21 | 薄膜トランジスタ装置及び薄膜トランジスタ装置の製造方法並びに液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9037805A JPH10233511A (ja) | 1997-02-21 | 1997-02-21 | 薄膜トランジスタ装置及び薄膜トランジスタ装置の製造方法並びに液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10233511A true JPH10233511A (ja) | 1998-09-02 |
Family
ID=12507737
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9037805A Pending JPH10233511A (ja) | 1997-02-21 | 1997-02-21 | 薄膜トランジスタ装置及び薄膜トランジスタ装置の製造方法並びに液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10233511A (ja) |
Cited By (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1003223A3 (en) * | 1998-11-17 | 2001-01-03 | Sel Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating a TFT |
| EP1071124A3 (en) * | 1999-07-22 | 2001-10-24 | Sel Semiconductor Energy Laboratory Co., Ltd. | Dry etching method for forming tungsten wiring in a semiconductor device |
| US6346451B1 (en) | 1997-12-24 | 2002-02-12 | Philips Electronics North America Corporation | Laterial thin-film silicon-on-insulator (SOI) device having a gate electrode and a field plate electrode |
| US6534789B2 (en) * | 1998-07-31 | 2003-03-18 | Fujitsu Limited | Thin film transistor matrix having TFT with LDD regions |
| US6541294B1 (en) | 1999-07-22 | 2003-04-01 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| KR20030056827A (ko) * | 2001-12-28 | 2003-07-04 | 엘지.필립스 엘시디 주식회사 | 폴리실리콘 박막트랜지스터의 형성방법 |
| US6646287B1 (en) | 1999-11-19 | 2003-11-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device with tapered gate and insulating film |
| US6664145B1 (en) | 1999-07-22 | 2003-12-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US6759678B2 (en) | 2000-03-06 | 2004-07-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US6773996B2 (en) | 2000-05-12 | 2004-08-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing same |
| US6949767B2 (en) | 1998-11-25 | 2005-09-27 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US6979603B2 (en) | 2001-02-28 | 2005-12-27 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device |
| US6992394B2 (en) * | 2000-12-28 | 2006-01-31 | Infineon Technologies Ag | Multi-level conductive lines with reduced pitch |
| US7151015B2 (en) | 2000-05-12 | 2006-12-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US7218361B2 (en) | 2000-03-27 | 2007-05-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor display device and manufacturing method thereof |
| US7259427B2 (en) | 1998-11-09 | 2007-08-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US7306980B2 (en) | 1999-09-16 | 2007-12-11 | Matsushita Electric Industrial Co., Ltd. | Method for fabricating thin film transistor |
| KR100838551B1 (ko) * | 2005-11-22 | 2008-06-19 | 세이코 엡슨 가부시키가이샤 | 전기광학장치, 그 제조방법, 및 전자기기 |
| US7482274B2 (en) | 2001-07-27 | 2009-01-27 | Semiconductor Energy Laboratory Co., Ltd. | Metal wiring and method of manufacturing the same, and metal wiring substrate and method of manufacturing the same |
| US7642143B2 (en) | 2006-12-07 | 2010-01-05 | Electronics And Telecommunications Research Institute | Method of fabricating thin film transistor having multilayer structure and active matrix display device including the thin film transistor |
| US7830465B2 (en) | 2007-09-10 | 2010-11-09 | Seiko Epson Corporation | Electro-optical device and electronic apparatus |
| US10090401B2 (en) | 2016-08-22 | 2018-10-02 | Samsung Display Co., Ltd. | Thin film transistor, manufacturing method thereof, and display device including the same |
| CN114730806A (zh) * | 2019-12-31 | 2022-07-08 | 广州新视界光电科技有限公司 | 一种薄膜晶体管的制作方法 |
-
1997
- 1997-02-21 JP JP9037805A patent/JPH10233511A/ja active Pending
Cited By (63)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6346451B1 (en) | 1997-12-24 | 2002-02-12 | Philips Electronics North America Corporation | Laterial thin-film silicon-on-insulator (SOI) device having a gate electrode and a field plate electrode |
| US6534789B2 (en) * | 1998-07-31 | 2003-03-18 | Fujitsu Limited | Thin film transistor matrix having TFT with LDD regions |
| US7259427B2 (en) | 1998-11-09 | 2007-08-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US9214532B2 (en) | 1998-11-09 | 2015-12-15 | Semiconductor Energy Laboratory Co., Ltd. | Ferroelectric liquid crystal display device comprising gate-overlapped lightly doped drain structure |
| US7279711B1 (en) | 1998-11-09 | 2007-10-09 | Semiconductor Energy Laboratory Co., Ltd. | Ferroelectric liquid crystal and goggle type display devices |
| US7172928B2 (en) | 1998-11-17 | 2007-02-06 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating a semiconductor device by doping impurity element into a semiconductor layer through a gate electrode |
| US9627460B2 (en) | 1998-11-17 | 2017-04-18 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating a semiconductor device |
| US8049275B2 (en) * | 1998-11-17 | 2011-11-01 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US8957422B2 (en) | 1998-11-17 | 2015-02-17 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating a semiconductor device |
| US7439543B2 (en) | 1998-11-17 | 2008-10-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device comprising thin film transistor comprising conductive film having tapered edge |
| EP1003223A3 (en) * | 1998-11-17 | 2001-01-03 | Sel Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating a TFT |
| US6909114B1 (en) | 1998-11-17 | 2005-06-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having LDD regions |
| US7564059B2 (en) | 1998-11-25 | 2009-07-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device with tapered gates |
| US6949767B2 (en) | 1998-11-25 | 2005-09-27 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US6541294B1 (en) | 1999-07-22 | 2003-04-01 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| EP1071124A3 (en) * | 1999-07-22 | 2001-10-24 | Sel Semiconductor Energy Laboratory Co., Ltd. | Dry etching method for forming tungsten wiring in a semiconductor device |
| US6992328B2 (en) | 1999-07-22 | 2006-01-31 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US9576981B2 (en) | 1999-07-22 | 2017-02-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having a gate insulting film with thick portions aligned with a tapered gate electrode |
| US6664145B1 (en) | 1999-07-22 | 2003-12-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US7968890B2 (en) | 1999-07-22 | 2011-06-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US6743649B2 (en) | 1999-07-22 | 2004-06-01 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US7737441B2 (en) | 1999-07-22 | 2010-06-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US8624248B2 (en) | 1999-07-22 | 2014-01-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US7635865B2 (en) | 1999-07-22 | 2009-12-22 | Semiconductor Energy Laboratory Co., Ltd. | Wiring and manufacturing method thereof, semiconductor device comprising said wiring, and dry etching method |
| US9045831B2 (en) | 1999-07-22 | 2015-06-02 | Semiconductor Energy Laboratory Co., Ltd. | Wiring and manufacturing method thereof, semiconductor device comprising said wiring, and dry etching method |
| US7335911B2 (en) | 1999-07-22 | 2008-02-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US7306980B2 (en) | 1999-09-16 | 2007-12-11 | Matsushita Electric Industrial Co., Ltd. | Method for fabricating thin film transistor |
| US6646287B1 (en) | 1999-11-19 | 2003-11-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device with tapered gate and insulating film |
| US9673223B2 (en) | 1999-11-19 | 2017-06-06 | Semiconductor Energy Laboratory Co., Ltd. | Electroluminescence display device |
| US8957424B2 (en) | 1999-11-19 | 2015-02-17 | Semiconductor Energy Laboratory Co., Ltd. | Electroluminescence display device |
| US7560734B2 (en) | 1999-11-19 | 2009-07-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US7008828B2 (en) | 1999-11-19 | 2006-03-07 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing semiconductor device |
| US9601515B2 (en) | 2000-03-06 | 2017-03-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US8124973B2 (en) | 2000-03-06 | 2012-02-28 | Semiconductor Energy Laboratory Co., Ltd. | Electronic appliance including transistor having LDD region |
| US6759678B2 (en) | 2000-03-06 | 2004-07-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US7112817B2 (en) | 2000-03-06 | 2006-09-26 | Semiconductor Energy Laboratory Co., Ltd. | Electronic appliance including transistor having LDD region |
| US8772778B2 (en) | 2000-03-06 | 2014-07-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US7218361B2 (en) | 2000-03-27 | 2007-05-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor display device and manufacturing method thereof |
| US7486344B2 (en) | 2000-03-27 | 2009-02-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor display device and manufacturing method thereof |
| US7589382B2 (en) | 2000-05-12 | 2009-09-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US7161177B2 (en) | 2000-05-12 | 2007-01-09 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US7151015B2 (en) | 2000-05-12 | 2006-12-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| SG126718A1 (en) * | 2000-05-12 | 2006-11-29 | Semiconductor Energy Lab | Semiconductor device and method for manufacturing same |
| US7224028B2 (en) | 2000-05-12 | 2007-05-29 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device that includes a gate insulating layer with three different thicknesses |
| US6809339B2 (en) | 2000-05-12 | 2004-10-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing same |
| US6773996B2 (en) | 2000-05-12 | 2004-08-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing same |
| US6992394B2 (en) * | 2000-12-28 | 2006-01-31 | Infineon Technologies Ag | Multi-level conductive lines with reduced pitch |
| US7531839B2 (en) | 2001-02-28 | 2009-05-12 | Semiconductor Energy Laboratory Co., Ltd. | Display device having driver TFTs and pixel TFTs formed on the same substrate |
| US8242508B2 (en) | 2001-02-28 | 2012-08-14 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device |
| US8017951B2 (en) | 2001-02-28 | 2011-09-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including a conductive film having a tapered shape |
| US6979603B2 (en) | 2001-02-28 | 2005-12-27 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device |
| US9917107B2 (en) | 2001-07-27 | 2018-03-13 | Semiconductor Energy Laboratory Co., Ltd. | Metal wiring and method of manufacturing the same, and metal wiring substrate and method of manufacturing the same |
| US9153352B2 (en) | 2001-07-27 | 2015-10-06 | Semiconductor Energy Laboratory Co., Ltd. | Metal wiring and method of manufacturing the same, and metal wiring substrate and method of manufacturing the same |
| US7482274B2 (en) | 2001-07-27 | 2009-01-27 | Semiconductor Energy Laboratory Co., Ltd. | Metal wiring and method of manufacturing the same, and metal wiring substrate and method of manufacturing the same |
| US8173478B2 (en) | 2001-07-27 | 2012-05-08 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing metal wiring and method of manufacturing semiconductor device |
| US10854636B2 (en) | 2001-07-27 | 2020-12-01 | Semiconductor Energy Laboratory Co., Ltd. | Metal wiring and method of manufacturing the same, and metal wiring substrate and method of manufacturing the same |
| KR20030056827A (ko) * | 2001-12-28 | 2003-07-04 | 엘지.필립스 엘시디 주식회사 | 폴리실리콘 박막트랜지스터의 형성방법 |
| US7682856B2 (en) | 2005-11-22 | 2010-03-23 | Seiko Epson Corporation | Electro-optical device, method of manufacturing electro-optical device, and electronic apparatus |
| KR100838551B1 (ko) * | 2005-11-22 | 2008-06-19 | 세이코 엡슨 가부시키가이샤 | 전기광학장치, 그 제조방법, 및 전자기기 |
| US7642143B2 (en) | 2006-12-07 | 2010-01-05 | Electronics And Telecommunications Research Institute | Method of fabricating thin film transistor having multilayer structure and active matrix display device including the thin film transistor |
| US7830465B2 (en) | 2007-09-10 | 2010-11-09 | Seiko Epson Corporation | Electro-optical device and electronic apparatus |
| US10090401B2 (en) | 2016-08-22 | 2018-10-02 | Samsung Display Co., Ltd. | Thin film transistor, manufacturing method thereof, and display device including the same |
| CN114730806A (zh) * | 2019-12-31 | 2022-07-08 | 广州新视界光电科技有限公司 | 一种薄膜晶体管的制作方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH10233511A (ja) | 薄膜トランジスタ装置及び薄膜トランジスタ装置の製造方法並びに液晶表示装置 | |
| JP4021194B2 (ja) | 薄膜トランジスタ装置の製造方法 | |
| US6828585B2 (en) | Thin-film transistor, method for fabricating the same, and liquid crystal display device | |
| JPH10239707A (ja) | アクティブマトリクス型液晶表示装置 | |
| US7008830B2 (en) | Poly-crystalline thin film transistor and fabrication method thereof | |
| CN101196668B (zh) | 显示装置及其制造方法 | |
| JP2003347556A (ja) | 薄膜トランジスタ平面ディスプレイパネル及びその製造方法 | |
| JPH0870127A (ja) | 薄膜トランジスタおよびその製造方法並びに液晶表示装置 | |
| US6288413B1 (en) | Thin film transistor and method for producing same | |
| KR20040013273A (ko) | 박막 트랜지스터 및 그 제조방법 | |
| JPH0722627A (ja) | 薄膜半導体装置及びアクティブマトリクス液晶表示装置 | |
| US6781154B2 (en) | Semiconductor apparatus | |
| JP3139154B2 (ja) | 液晶装置及びその製造方法 | |
| JPH1079514A (ja) | アクティブマトリクス基板の製造方法 | |
| JP2002359252A (ja) | 平面表示装置及びその製造方法 | |
| JP2000305483A (ja) | アクティブマトリクス基板の製造方法 | |
| JP2004015046A (ja) | 平型ディスプレー装備記憶コンデンサーとその製造方法 | |
| JP3590156B2 (ja) | 液晶表示装置 | |
| US6731352B2 (en) | Method for fabricating liquid crystal display | |
| JPH1187716A (ja) | 薄膜トランジスタ装置及び薄膜トランジスタ装置の製造方法並びに液晶表示装置用アレイ基板 | |
| JPH1065177A (ja) | 薄膜トランジスタ装置及び薄膜トランジスタ装置の製造方法並びに液晶表示装置 | |
| CN100523966C (zh) | 显示装置及其制造方法 | |
| JPH10173195A (ja) | 薄膜トランジスタ及びその製造方法 | |
| US20040241918A1 (en) | Method for making thin-film semiconductor device, thin-film semiconductor device, method for making electro-optic apparatus, electro-optic apparatus, and electronic apparatuses | |
| KR100923054B1 (ko) | 디스플레이 픽셀 및 이의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040219 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051003 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051011 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060307 |