JPH10233768A - デジタルクロック再生回路 - Google Patents

Abstract

(57)【要約】 【課題】信号受信領域及び無信号領域を有するバースト
状デジタルデータ入力から正確なクロックを再生するデ
ジタルクロック再生回路を提供する。 【解決手段】クロックセレクタ１６で選択される多相入
力クロック１２−１〜１２−Ｎとデータサンプリング回
路１３、エッジ検出回路１４及びエッジカウンタ１５よ
り成るPLLクロック再生回路の出力を受ける無信号領域
制御回路１７を設け、信号受信領域での多相クロックの
移動に応じて無信号領域の制御を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、デジタルクロック
再生回路に関し、特にバースト状に断続する信号に正し
く同期したクロック信号を再生するPLL（フェーズロッ
クループ）に関する。

【０００２】

【従来の技術】コンピュータやデジタル通信機器等のデ
ジタル機器にあっては、これらの各回路が正しく動作す
る為の基準信号としてクロック（又はクロックパルス）
を必須とする。特に、バースト信号の受信を行う通信装
置や伝送装置において、送信装置と受信装置で周波数偏
差のある別々の発振器を搭載した装置構成で、ピンポン
伝送等によりバースト信号の送受を行うシステムの送受
信装置の周波数再生にはクロックを必要とする。

【０００３】斯るシステムの受信装置において、信号受
信領域のクロック相選択制御情報を基に、無信号領域で
のクロック相選択制御を行い、クロック周波数の再生を
行う。このような技術分野の従来技術として、特願平７
−４１１３２号明細書及び特開昭６３−２４０２１６号
公報がある。

【０００４】前者のデジタルPLL回路にあっては、図４
に示す如く、入力信号１と周波数が等しく位相が３６０
度／Ｎ（Ｎは２以上の整数）ずつずれているＮ相クロッ
ク２−１〜２−Ｎを選択する選択回路（セレクタ）６
と、このＮ相クロックの各クロックにより受信信号をサ
ンプリングするデータサンプリング回路３と、選択され
たクロックを基準の第１相として以下第２相〜第Ｎ相ク
ロックとし、これらのクロックに対応してＮ個のサンプ
リング回路出力を並び代えて第１相〜第Ｎ相サンプリン
グ信号として並び変える並び代え回路と、並び代えられ
たサンプリング信号を選択クロックでラッチし、隣り合
う相同士のレベルによりエッジを検出するエッジ位置検
出回路４と、このエッジ位置検出回路４の出力のエッジ
位置情報の平均をクロック一周期毎に演算する演算回路
５とから構成される。

【０００５】このような構成を有するデジタルPLL回路
により、入力信号のエッジを検出し、その平均値を演算
することでクロック相選択情報として、入力信号に最適
な相のクロックを選択して入力信号に追従した出力クロ
ック８を再生する。

【０００６】また、後者のデジタル位相同期回路は、PL
L入力クロックとPLL出力クロックの位相を比較する位相
比較回路と、この位相比較回路の出力をデジタル的に積
分する積分回路と、この積分回路の出力によりクロック
の挿脱を行う分周回路を有する位相制御回路と、この位
相制御回路の出力クロックを更に分周してPLL出力クロ
ックを発生する分周回路とにより構成されるデジタルPL
Lにおいて、PLL入力クロックの消失を検出する入力断検
出回路と、PLL出力クロックを計数するカウンタと、こ
のカウンタの計数値をアドレスとして積分回路出力を記
憶するメモリとから構成されている。

【０００７】このデジタル位相同期回路は、入力団検出
回路から入力断情報が出力されていないときは、積分回
路の出力によって位相制御回路を動作させると共にメモ
リに積分回路出力を書込む。入力断情報が出力されてい
るときは、メモリから読出された情報によって位相制御
回路を動作させ、PLL入力クロック断時の周波数制御を
行うように動作する。

【０００８】

【発明が解決しようとする課題】前述した後者の従来技
術の場合、無信号領域でクロック制御を行うデジタルPL
L回路は、制御情報をメモリに書込み、無信号領域では
メモリから読出された制御情報でクロックの制御を行
う。従って、この方式では、無信号領域での周波数精度
を高くするには、高精度の制御情報が必要になり、大容
量のビットメモリを必要とする。

【０００９】例えば、図５のタイムチャートの（Ｄ）に
示す如く、定常的なフレーム周期のバースト信号を受信
し、その受信信号に従属しようとする場合に、信号受信
領域が１０，０００ビットあり、無信号領域が同じく１
０，０００ビットある場合には、信号受信領域の１０，
０００ビット分をメモリに書込み、その情報に基づいて
無信号領域の制御を行うと仮定する。２，０００ビット
で３回のクロックの制御を必要とする入力信号を受信し
たときには、１，０００ビットで２回の制御を行う場合
と、１，０００ビットで１回の制御となる場合の２つの
場合が生じる。その結果、無信号領域での再生クロック
の周波数精度が悪くなるという問題があった。

【００１０】他方、前者の場合、３６０度／Ｎずつ位相
をずらせた多相クロックを受信信号に最適となるように
選択するので、無信号領域での制御を全く行っていな
い。この方式では、定常的なフレーム周期のバースト信
号を受信し、その信号に従属しようとする場合、信号が
断となる直前の信号受信領域の制御情報のみで無信号領
域の制御を行うので送信側のクロック周波数と受信側の
クロック周波数とで全く偏差のない等しいクロック周波
数でない場合は、長いバースト周期間にわたって正確な
クロックが得られないという問題がある。

【００１１】そこで、本発明の目的は、フレーム周期の
あるバースト信号において、信号受信領域のクロック相
選択情報を基に無信号領域でのクロック相選択制御を行
うことにより正確に送信側と同等のフレーム周期のクロ
ックを得ることの可能なデジタルクロック再生回路を提
供することにある。

【００１２】

【課題を解決するための手段】前述の課題を解決するた
め、本発明によるデジタルクロック再生回路は、クロッ
クセレクタにより選択される多相クロックを使用するPL
L回路を含み、信号受信領域及び無信号領域でクロック
を再生するデジタルクロック再生回路において、前記PL
L回路の出力で動作する無信号領域制御回路を設け、信
号受信領域での制御時に前記多相クロックのクロックを
何相分、正負いずれの方向に移動したかを求め、前記無
信号領域での制御を行う。

【００１３】ここで、前記無信号領域制御回路は、計数
回路及び制御情報演算回路を含み、前記制御情報演算回
路は、加算器、Ｄ型フリップフロップ回路及び分周器を
含む。また、前記無信号領域制御回路は、今回及び前回
の制御情報を重み付け平均して求める。

【００１４】

【発明の実施の形態】次に本発明によるデジタルクロッ
ク再生回路の実施形態を図面を参照しながら説明する。

【００１５】図１は、本発明によるデジタルクロック再
生回路の好適実施例の全体を示すブロック図である。図
２及び図３は、夫々図１のデジタルクロック再生回路の
主要部分の詳細ブロック図である。図５は、図１に示す
本発明のデジタルクロック再生回路と、図４に示す従来
回路の動作説明用タイムチャートである。

【００１６】先ず図１を参照して、本発明のデジタルク
ロック再生回路の構成を説明する。このデジタルクロッ
ク再生回路は、受信する入力信号が印加される入力端子
１１、Ｎ相の入力クロックが印加される入力クロック端
子１２−１乃至１２−Ｎ、無信号領域指示端子１８及び
出力クロック端子２０を含む。

【００１７】入力端子１１と多相入力クロック端子１２
−１〜１２−Ｎにはデータサンプリング回路１３が接続
される。このデータサンプリング回路１３には、多相ク
ロックを受け、最適クロックを選択するクロックセレク
タ（選択回路）１６の出力も入力される。

【００１８】データサンプリング回路１３の出力は、エ
ッジ検出回路１４を介してエッジカウンタ１５のＢ１に
入力される。エッジカウンタ１５の出力Ｂ５は、無信号
領域制御回路１７のＡ１端子に入力される。エッジカウ
ンタ１５の出力Ｂ５は、更にクロックセレクタ１６及び
データサンプリング回路１３に入力される。クロックセ
レクタ１６の出力は、出力クロック端子２０に出力クロ
ックを出力するのみならず、データサンプリング回路１
３、エッジカウンタ１５の入力Ｂ２及び無信号領域制御
回路１７の入力Ａ３にも入力される。また、無信号領域
制御回路１７の出力Ａ４、Ａ５は夫々エッジカウンタ１
５の入力Ｂ３、Ｂ４に入力される。更に、無信号領域制
御回路１７の端子Ａ２は上述した無信号領域指示端子１
８に接続されている。

【００１９】図１から理解される如く、本発明のデジタ
ルクロック再生回路は、実質的に図４に示した従来のデ
ジタルPLL回路と、図２に詳細ブロック図を示す無信号
領域制御回路１７との組合せで構成される。

【００２０】図２に示す如く、図１のデジタルクロック
再生回路に使用される無信号領域制御回路１７の好適例
は、入力端子Ａ１乃至Ａ３と出力端子Ａ４及びＡ５を有
する。Ｄ型フリップフロップ２０１は入力端子Ｄに入力
端子Ａ１からエッジカウンタ１５の出力Ｂ５が入力さ
れ、クロック端子CKに入力端子Ａ３を介してクロックセ
レクタ１６の出力クロックが入力される。Ｄ型フリップ
フロップ２０１のＱ出力と入力信号とは減算器２０２を
介して計数回路２０３を構成する加算器２０３−１に入
力される。尚、計数回路２０３は加算器２０３−１以外
にゲート２０３−２及び別のＤ型フリップフロップ２０
３−３を含んでいる。

【００２１】計数回路２０３の出力であるＤ型フリップ
フロップ２０３−３のＱ出力は、加算器２０４−１に入
力される。尚、加算器２０４−１はＤ型フリップフロッ
プ２０４−２及び分周器２０４−３と共に制御情報演算
回路２０４を構成する。入力端子Ａ２及びＡ３は立上り
エッジ検出器２０７に入力されると共に、入力Ａ２は計
数回路２０３のゲート２０３−２の一方の入力端子に入
力され、入力Ａ３はＤ型フリップフロップ２０３−３の
クロックCKに入力される。また、立上りエッジ検出器２
０７の出力は、Ｄ型フリップフロップ２０８のＤ入力端
子に入力されると共に制御情報演算回路２０４を形成す
るＤ型フリップフロップ２０４−２のクロックCK端子に
入力される。

【００２２】制御情報演算回路２０４の出力端２１７
は、直接セレクタ２１０に入力されると共に２の補数回
路２０９を介してセレクタ２１０に入力される。セレク
タ２１０の出力は除算回路２１１を介してカウンタ２１
２のＡ入力端子に入力される。このカウンタ２１２のL
D、EN及びCK端子には、夫々Ｄ型フリップフロップ２０
８のＱ出力、入力端子Ａ２及び入力端子Ａ３のクロック
が入力される。カウンタ２１２のCR出力及び制御情報演
算回路２０４の出力を受けるゲート２１３、２１４を介
して夫々出力端子Ａ４、Ａ５に出力信号が出力される。

【００２３】図１に示す無信号領域制御回路１７は、入
力端子Ａ１にエッジカウンタ１５の出力であるクロック
相選択信号をクロック毎にサンプリングして、前回のサ
ンプリング結果との差分を減算器２０２の出力端子２１
５に得る。この端子２１５の差分情報を計数回路２０３
で計数する。これにより、信号受信領域でどちらの方向
（正／負）に何相分クロック相を移動したかの情報を出
力端子２１６に得る。この計数回路２０３の出力端子２
１６の計数値は、信号受信領域の先頭（最初）で０に初
期化する。

【００２４】次に、制御情報演算回路２０４では、計数
回路２０３の出力端子２１６の計数値のフレーム毎の重
み付け平均をとる。この重み付け平均は、前フレームに
おける制御情報演算回路２０４の出力端子２１７におけ
る演算結果と、計数回路２０３の出力端子２１６の計数
値を加算器２０４−１で加算し、この加算値を２で除算
（１／２とする）ことで得られる。

【００２５】ここで、現フレームの計数回路２０３の計
数値をｙ（０）、１フレーム前の計数値をｙ（１）、そ
れ以前の計数値を順次ｙ（２）、ｙ（３）とすると、現
フレームの出力端子２１７における演算結果は、 ｙ（ｎ）／２（ｎ＋１） をｎを零から無限大まで累積加算した値となる。

【００２６】この制御情報演算回路２０４の出力端子２
１７における演算結果が負であるときは、２の補数をと
り、正であるときはそのままの値として無信号領域のビ
ット数を除算回路２１１で除算する。この除算結果の周
期で制御パルスを出力するカウンタ２１２を動作させ
る。クロック相選択の制御方向は、制御情報演算回路２
０４の出力端子２１７における最上位桁（MSB）により
正負判定を行う。正のときは、クロック相を進め、負の
場合にはクロック相を遅らせる方向に制御するよう制御
パルスを出力端子Ａ４、Ａ５から出力する。

【００２７】尚、無信号領域では、上述した出力端子Ａ
４、Ａ５の制御パルスにより図１のエッジカウンタ１５
の計数を行い、クロック相選択情報の制御を行う。

【００２８】図３に示す如く、図１のデジタルクロック
再生回路に使用するエッジカウンタ１５は、夫々入力端
子Ｂ１、Ｂ３から入力を受ける加算器３０１、３０２、
加算器３０２の出力と入力端子Ｂ４の減算を行う減算器
３０３と、この減算器３０３の出力と入力端子Ｂ２の入
力を受ける記憶部３０４より構成させる。記憶部３０４
の出力は、出力端子Ｂ５に出力されると共に入力加算器
３０１の一方の入力端子に入力される。

【００２９】以上説明した図１の本発明のデジタルクロ
ック再生回路と図４の従来回路の動作を示すタイムチャ
ートを図５に示す。（Ａ）は受信（入力）信号を示し、
１０，０００ビットの信号受信領域（斜線部）と、１
０，０００の無信号領域（空白部）とが交互にバースト
状に反復する場合を示す。（Ｂ）は信号受信領域のクロ
ック制御を示す。（Ｃ）はメモリ書込み周期を示す。
（Ｄ）は図４の従来回路の再生クロックを示す。１０，
０００ビットの受信信号に追従する領域と、１，０００
ビットに１回又は１，０００ビットに２回でクロック制
御を行う領域が存することは前述のとおりである。
（Ｅ）は本発明のデジタルクロック再生回路による再生
クロックを示し、１０，０００ビットの信号受信領域で
は受信信号に追従し、無信号領域の１０，０００ビット
分は今までのクロック制御情報の平均でクロック制御を
行う領域であることを示す。

【００３０】以上、本発明のデジタルクロック再生回路
の好適実施形態を説明したが、しかし、本発明はかかる
特定実施形態のみに限定されるべきではなく、特定用途
に応じて種々の変形変更が可能であることが当業者には
容易に理解されよう。従って、本発明にはかかる変形変
更をも包含する。

【００３１】

【発明の効果】以上説明したように、本発明のデジタル
クロック再生回路によれば、信号受信領域と無信号領域
とが交互に存在するバースト状のデジタルデータであっ
ても、信号受信領域の制御情報をカウンタにより計数す
るので、大容量のメモリを必要としない。また、フレー
ム毎に制御情報の重み付け平均を演算して、無信号領域
の制御を行う為に、ジッタ等の瞬間的変動の影響を最小
限に抑圧することが可能になり、高精度のクロックを再
生することができるので、デジタルデータ伝送装置に実
用上の顕著な効果を有する。

【図面の簡単な説明】

【図１】本発明によるデジタルクロック再生回路の好適
実施例の全体構成を示すブロック図である。

【図２】図１のデジタルクロック再生回路に使用される
無信号領域制御回路の詳細構成図である。

【図３】図１のデジタルクロック再生回路に使用される
エッジカウンタの詳細構成図である。

【図４】従来のクロック再生回路のブロック図である。

【図５】図１及び図４のクロック再生回路の動作説明用
のタイムチャートである。

【符号の説明】

１３、１４、１５、１６ PLL回路 １２−１〜１２−Ｎ 多相入力クロック １７ 無信号領域制御回路 ２０３ 計数回路 ２０４ 制御情報演算回路 ２０４−１ 加算器 ２０４−２ Ｄ型フリップフロップ回路 ２０４−３ 分周器

Claims (4)

【特許請求の範囲】
1. 【請求項１】クロックセレクタにより選択される多相ク
   ロックを使用するPLL回路を含み、信号受信領域及び無
   信号領域でクロックを再生するデジタルクロック再生回
   路において、前記PLL回路の出力で動作する無信号領域
   制御回路を設け、信号受信領域での制御時に前記多相ク
   ロックのクロックを何相分、正負いずれの方向に移動し
   たかを求め、前記無信号領域での制御を行うことを特徴
   とするデジタルクロック再生回路。
2. 【請求項２】前記無信号領域制御回路は、計数回路及び
   制御情報演算回路を含むことを特徴とする請求項１に記
   載のデジタルクロック再生回路。
3. 【請求項３】前記制御情報演算回路は、加算器、Ｄ型フ
   リップフロップ回路及び分周器を含む請求項２１に記載
   のデジタルクロック再生回路。
4. 【請求項４】前記無信号領域制御回路は、今回及び前回
   の制御情報を重み付け平均して求める請求項１に記載の
   デジタルクロック再生回路。