JPH0775355B2 - 直流ドリフト補償回路 - Google Patents
直流ドリフト補償回路Info
- Publication number
- JPH0775355B2 JPH0775355B2 JP60114379A JP11437985A JPH0775355B2 JP H0775355 B2 JPH0775355 B2 JP H0775355B2 JP 60114379 A JP60114379 A JP 60114379A JP 11437985 A JP11437985 A JP 11437985A JP H0775355 B2 JPH0775355 B2 JP H0775355B2
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- JP
- Japan
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- signal
- input
- output
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ディジタル通信方式における、復調側での直
流ドリフトを補償するための回路構成法に関するもので
ある。
流ドリフトを補償するための回路構成法に関するもので
ある。
第１図は、８値振幅信号をA/D変換器により識別した時
の入出力関係を示す図である。同図を用いて直流ドリフ
トとその補償について、８（＝23）値信号を例にとり、
説明する。
の入出力関係を示す図である。同図を用いて直流ドリフ
トとその補償について、８（＝23）値信号を例にとり、
説明する。
第１図において、最上位ビットは８値信号の中心レベル
を識別レベルとしており（以下パス１の識別という）、
また、上位２ビットめはさらにパス２の半分の振幅を識
別レベルとしている（以下パス２の識別という）。更
に、上位３ビットめはさらに半分の振幅を識別レベルと
しており（以下パス３の識別という）、また、上位４ビ
ットめは８値の信号点を識別レベルとしていて、その情
報は符号間干渉または識別誤差の方向を表わしている
（以下パス４の識別という）。
を識別レベルとしており（以下パス１の識別という）、
また、上位２ビットめはさらにパス２の半分の振幅を識
別レベルとしている（以下パス２の識別という）。更
に、上位３ビットめはさらに半分の振幅を識別レベルと
しており（以下パス３の識別という）、また、上位４ビ
ットめは８値の信号点を識別レベルとしていて、その情
報は符号間干渉または識別誤差の方向を表わしている
（以下パス４の識別という）。
送信側でスクランブルを施された系においては８値信号
の場合、パス１とパス４の識別において“0"と“1"の存
在確立は50％であるが、例えば第２図（ａ）のように信
号点が若干上にずれた場合には、パス４は全情報が“1"
となるため、直流レベルを下げる制御を行なう。
の場合、パス１とパス４の識別において“0"と“1"の存
在確立は50％であるが、例えば第２図（ａ）のように信
号点が若干上にずれた場合には、パス４は全情報が“1"
となるため、直流レベルを下げる制御を行なう。
また第２図（ｂ）のように疑似安定な状態では、パス１
は“1"の存在確率が５対３の比率で高くなるため直流レ
ベルを下げる制御を行なう。
は“1"の存在確率が５対３の比率で高くなるため直流レ
ベルを下げる制御を行なう。
このように直流ドリフト等により信号配置が誤った（ず
れた）場合には、従来、第３図に示すような構成の回路
により直流オフセットを制御していた。
れた）場合には、従来、第３図に示すような構成の回路
により直流オフセットを制御していた。
第３図においては、８値信号を入力端子１に入力し、直
流オフセット量を変化させることが可能な直流増幅器２
を通してから、信号の識別をするためA/D変換器３に入
力する。該A/D変換器３は端子４からのタイミング信号
を用いて識別を行なう。
流オフセット量を変化させることが可能な直流増幅器２
を通してから、信号の識別をするためA/D変換器３に入
力する。該A/D変換器３は端子４からのタイミング信号
を用いて識別を行なう。
次にパス１とパス４の出力信号を加算するための抵抗器
５、６を通し、その加算出力を積分するための低域通過
フィルタ７を通すことにより制御信号を得て、得られた
制御信号を直流増幅器２に帰還入力し直流オフセット量
を制御することにより、直流オフセットによる雑音余裕
の減少を防止するごとく構成している。
５、６を通し、その加算出力を積分するための低域通過
フィルタ７を通すことにより制御信号を得て、得られた
制御信号を直流増幅器２に帰還入力し直流オフセット量
を制御することにより、直流オフセットによる雑音余裕
の減少を防止するごとく構成している。
上述したように、従来の直流ドリフト補償回路において
は、オフセット量を変化させることのできる直流増幅器
を必要とし、しかも、アナログ信号による制御方式であ
るため、制御のループゲイン、ループ時定数の微妙な調
整を必要とするという問題点があった。
は、オフセット量を変化させることのできる直流増幅器
を必要とし、しかも、アナログ信号による制御方式であ
るため、制御のループゲイン、ループ時定数の微妙な調
整を必要とするという問題点があった。
本発明は、直流増幅器のオフセット調整等の回路の微調
整を行なわずに、実効的に直流オフセツトを調整して多
値信号識別器の雑音余裕を大きくできる直流ドリフト補
償回路を提供することを目的としている。
整を行なわずに、実効的に直流オフセツトを調整して多
値信号識別器の雑音余裕を大きくできる直流ドリフト補
償回路を提供することを目的としている。
本発明は、特許請求の範囲に記載した手段により、上記
目的を達成するものであって、ディジタル通信方式にお
ける直流ドリフトを補償する回路において、従来のLCR
を用いたアナログ積分回路に対応するものとして、本発
明では可逆カウンタを用いており、また、従来は、直流
オフセット量を変化させることが可能な直流増幅器を用
いていたのに対し、本発明ではこれを固定的な直流増幅
器および全加算器に置き換えている。また、同期・非同
期を検知して、同期時には通常の制御を行ない非同期時
には主信号系に悪影響を及ぼさないようにするため固定
値を全加算器に加える点において従来技術と異なるもの
である。
目的を達成するものであって、ディジタル通信方式にお
ける直流ドリフトを補償する回路において、従来のLCR
を用いたアナログ積分回路に対応するものとして、本発
明では可逆カウンタを用いており、また、従来は、直流
オフセット量を変化させることが可能な直流増幅器を用
いていたのに対し、本発明ではこれを固定的な直流増幅
器および全加算器に置き換えている。また、同期・非同
期を検知して、同期時には通常の制御を行ない非同期時
には主信号系に悪影響を及ぼさないようにするため固定
値を全加算器に加える点において従来技術と異なるもの
である。
第４図は、本発明の第１の実施例のブロック図であっ
て、特許請求の範囲（１）項に対応するものである。
て、特許請求の範囲（１）項に対応するものである。
第１図を用いて８値（＝23）信号を例にとり説明する
と、８値信号を入力端子１より入力し、例えば８ビット
の出力を有するA/D変換器３で、受信信号から抽出した
タイミング信号（端子４から入力される）を用いて信号
を識別する。８ビットのうち、上位３ビットが復調デー
タ（第１図のパス１〜パス３）である。そして、A/D変
換器３の出力を全加算器９を通し、その出力の上位４ビ
ット目を積分するための８段の可逆カウンタ10に入力す
る。
と、８値信号を入力端子１より入力し、例えば８ビット
の出力を有するA/D変換器３で、受信信号から抽出した
タイミング信号（端子４から入力される）を用いて信号
を識別する。８ビットのうち、上位３ビットが復調デー
タ（第１図のパス１〜パス３）である。そして、A/D変
換器３の出力を全加算器９を通し、その出力の上位４ビ
ット目を積分するための８段の可逆カウンタ10に入力す
る。
ここで上位４ビット目は符号間干渉の方向を示してお
り、“1"のとき直流ドリフトの方向は正の方向を、ま
た、“0"のとき直流ドリフトの方向は負の方向を示して
いるとする。
り、“1"のとき直流ドリフトの方向は正の方向を、ま
た、“0"のとき直流ドリフトの方向は負の方向を示して
いるとする。
同期状態の場合、モニタ端子11には“1"が入力されるか
ら、後述の第７図に示すようなカウンタにクロック信号
が入力され、上位４ビツト目の値が“1"のとき可逆カウ
ンタ10をカウントダウンさせ、一方、“0"のときはカウ
ントアップするように可逆カウンタ10が作動する。可逆
カウンタの出力のうち例えば上位６ビットが全加算器９
に入力され、カウンタの初期値が“00000000"であると
き、上位４ビット目の値“1"が可逆カウンタに入力され
れば、その出力はカウントダウンされて“111111"とな
る（この場合演算により生じたキャリーまたはボローは
無視する）。この値を全加算器に加えれば８ビットのA/
D変換器出力と６ビットのカウンタ出力はLSBが一致する
ように足し算されるから、例えばA/D変換器の出力が“1
0011001"のとき“10011001"＋“××111111"となり（×
は任意）、最下位ビットが１だけ減じられて“××0110
00"となり最下位ビット分だけ負側にシフトし、オフセ
ットを正常に戻すことが可能となる。
ら、後述の第７図に示すようなカウンタにクロック信号
が入力され、上位４ビツト目の値が“1"のとき可逆カウ
ンタ10をカウントダウンさせ、一方、“0"のときはカウ
ントアップするように可逆カウンタ10が作動する。可逆
カウンタの出力のうち例えば上位６ビットが全加算器９
に入力され、カウンタの初期値が“00000000"であると
き、上位４ビット目の値“1"が可逆カウンタに入力され
れば、その出力はカウントダウンされて“111111"とな
る（この場合演算により生じたキャリーまたはボローは
無視する）。この値を全加算器に加えれば８ビットのA/
D変換器出力と６ビットのカウンタ出力はLSBが一致する
ように足し算されるから、例えばA/D変換器の出力が“1
0011001"のとき“10011001"＋“××111111"となり（×
は任意）、最下位ビットが１だけ減じられて“××0110
00"となり最下位ビット分だけ負側にシフトし、オフセ
ットを正常に戻すことが可能となる。
上記の例の場合、カウンタは８ビット入力の内、上位６
ビットを用いておりカウンタの出力は入力クロックが４
ビット毎に変化するから、減算は識別クロックの1/4の
速度で行なわれる。
ビットを用いておりカウンタの出力は入力クロックが４
ビット毎に変化するから、減算は識別クロックの1/4の
速度で行なわれる。
上位４ビット目が“0"のときは上の例と全く逆となり、
負側にシフトしていた分だけ正側にシフトしてオフセッ
トを正常に戻すことが可能である。
負側にシフトしていた分だけ正側にシフトしてオフセッ
トを正常に戻すことが可能である。
一方非同期の場合、非同期検出モニタ11に“0"の信号が
入力されるからカウンタのクロック入力が止まり、カウ
ンタの動作が実効的に止まるから非同期直前のデータが
固定データとして全加算器に加えられる。
入力されるからカウンタのクロック入力が止まり、カウ
ンタの動作が実効的に止まるから非同期直前のデータが
固定データとして全加算器に加えられる。
従って同期時には正常な制御を行ない、非同期時には主
信号に悪影響を与えないよう非同期直前のデータを固定
データとして全加算器に加える。A/D変換器の出力ビッ
ト数、可逆カウンタの段数、および全加算器のビット数
を増やす程オフセットの補償精度は向上する。
信号に悪影響を与えないよう非同期直前のデータを固定
データとして全加算器に加える。A/D変換器の出力ビッ
ト数、可逆カウンタの段数、および全加算器のビット数
を増やす程オフセットの補償精度は向上する。
第５図は本発明の第２の実施例を示すブロック図であっ
て、特許請求の範囲（２）項に対応するものである。
て、特許請求の範囲（２）項に対応するものである。
前述した第２図における状態（ｂ）のように疑似安定状
態になった場合、上位４ビット目の情報ではオフセット
を正しく制御することは難しくなる。そこでこのような
場合、A/D変換器出力の最上位ビットを用いれば制御す
ることが可能である。また、このとき第２図における状
態（ａ）に戻れば上位４ビット目の情報で制御可能とな
る。
態になった場合、上位４ビット目の情報ではオフセット
を正しく制御することは難しくなる。そこでこのような
場合、A/D変換器出力の最上位ビットを用いれば制御す
ることが可能である。また、このとき第２図における状
態（ａ）に戻れば上位４ビット目の情報で制御可能とな
る。
本実施例においては、同期時には最上位ビットに対し積
分するための可逆カウンタ13とその出力とA/D変換器出
力を加算する全加算器12と上位４ビット目を積分するた
めの可逆カウンタ10とその出力と全加算器12の出力を加
算する全加算器９によりオフセットを補償している。
分するための可逆カウンタ13とその出力とA/D変換器出
力を加算する全加算器12と上位４ビット目を積分するた
めの可逆カウンタ10とその出力と全加算器12の出力を加
算する全加算器９によりオフセットを補償している。
ここで２つの全加算器については、いずれも符号速度と
同等の速度で演算する高速全加算器が必要である。また
非同期時には、非同期検出モニタ11に入力される“0"に
よって、カウンタ10、13のクロックを止め、非同期直前
のデータを固定データとして発生させ、主信号に悪影響
を与えることのないようにしている。
同等の速度で演算する高速全加算器が必要である。また
非同期時には、非同期検出モニタ11に入力される“0"に
よって、カウンタ10、13のクロックを止め、非同期直前
のデータを固定データとして発生させ、主信号に悪影響
を与えることのないようにしている。
第６図は本発明の第３の実施例のブロック図であって、
上述の第５図に示した実施例における高速全加算器を１
個節約する場合の回路構成を示している。すなわち、最
上位ビットおよび上位４ビット目はそれぞれ独立な可逆
カウンタ10、13で別々に積分し、その出力を加算する全
加算器14とその出力とA/D変換器出力とを加算する全加
算器９によりオフセット補償回路を実現している。カウ
ンタの出力ビット数はその段数より少ないから、その差
をＰとすると、カウンタ出力のデータ速度は入力クロッ
クの1/2Pとなるから、第６図の構成における全加算器14
は低速で動作させればよく、符号速度と同等な速度で演
算しなければならない高速全加算器は１つでよいことに
なる。
上述の第５図に示した実施例における高速全加算器を１
個節約する場合の回路構成を示している。すなわち、最
上位ビットおよび上位４ビット目はそれぞれ独立な可逆
カウンタ10、13で別々に積分し、その出力を加算する全
加算器14とその出力とA/D変換器出力とを加算する全加
算器９によりオフセット補償回路を実現している。カウ
ンタの出力ビット数はその段数より少ないから、その差
をＰとすると、カウンタ出力のデータ速度は入力クロッ
クの1/2Pとなるから、第６図の構成における全加算器14
は低速で動作させればよく、符号速度と同等な速度で演
算しなければならない高速全加算器は１つでよいことに
なる。
第７図は８段可逆カウンタ構成の例を示すブロック図で
ある。この場合は８段のうち上位６ビットを出力ビット
として、取り出す場合を示している。
ある。この場合は８段のうち上位６ビットを出力ビット
として、取り出す場合を示している。
第７図において、クロック信号を端子15に、同期・非同
期検出信号をモータ端子11に入力し論理積回路25により
カウンタのオン・オフを制御する。また、アップダウン
の制御情報は入力端子16に入力しＴフリップフロップ17
〜24を通し、Ｑ端子より出力を得ている。同図におい
て、上記以外に26は論理積回路、27は論理和回路、28は
反転回路を表わしている。
期検出信号をモータ端子11に入力し論理積回路25により
カウンタのオン・オフを制御する。また、アップダウン
の制御情報は入力端子16に入力しＴフリップフロップ17
〜24を通し、Ｑ端子より出力を得ている。同図におい
て、上記以外に26は論理積回路、27は論理和回路、28は
反転回路を表わしている。
以上説明したように、同期・非同期の検知機能を持つ本
発明による直流ドリフト補償回路はA/D変換器の入力ア
ナログ信号の直流オフセットを、A/D変換器のディジタ
ル信号を用いて全てディジタル回路で実現できるため、
無調整でしかもLSI化に適した回路構成を提供できると
いう利点を有する。
発明による直流ドリフト補償回路はA/D変換器の入力ア
ナログ信号の直流オフセットを、A/D変換器のディジタ
ル信号を用いて全てディジタル回路で実現できるため、
無調整でしかもLSI化に適した回路構成を提供できると
いう利点を有する。
第１図は８値振幅信号をA/D変換器により識別したとき
の入出力関係を示す図、第２図は振幅信号の直流レベル
が変動した場合の状態の例を示す図、第３図は従来の直
流オフセットを制御する回路の例を示すブロック図、第
４図は本発明の第１の実施例を示すブロック図、第５図
は本発明の第２の実施例を示す図、第６図は本発明の第
３の実施例を示すブロック図、第７図は８段可逆カウン
タの構成の例を示すブロック図である。 １……入力端子、２……直流増幅器、３……A/D変換
器、４……タイミング信号端子、５、６……抵抗器、７
……低速通過フィルタ、８……固定直流増幅器、９、12
……全加算器、10、13……可逆カウンタ、11……モニタ
端子、14……低速全加算器、15……クロック信号入力端
子、16……アップダウン制御信号入力端子、17〜24……
Ｔフリップフロップ、25、26……論理積回路、27……論
理和回路、28……反転回路
の入出力関係を示す図、第２図は振幅信号の直流レベル
が変動した場合の状態の例を示す図、第３図は従来の直
流オフセットを制御する回路の例を示すブロック図、第
４図は本発明の第１の実施例を示すブロック図、第５図
は本発明の第２の実施例を示す図、第６図は本発明の第
３の実施例を示すブロック図、第７図は８段可逆カウン
タの構成の例を示すブロック図である。 １……入力端子、２……直流増幅器、３……A/D変換
器、４……タイミング信号端子、５、６……抵抗器、７
……低速通過フィルタ、８……固定直流増幅器、９、12
……全加算器、10、13……可逆カウンタ、11……モニタ
端子、14……低速全加算器、15……クロック信号入力端
子、16……アップダウン制御信号入力端子、17〜24……
Ｔフリップフロップ、25、26……論理積回路、27……論
理和回路、28……反転回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中村 康久 神奈川県横須賀市武１丁目2356番地 日本 電信電話株式会社横須賀電気通信研究所内 (56)参考文献 特開 昭60−25356（ＪＰ，Ａ) 特開 昭60−80348（ＪＰ，Ａ)
Claims (2)
- 【請求項１】送信側でスクランブルを施された2N値（Ｎ
は整数）の多値振幅信号を受信してＪ（ＪはＪ≧Ｎ＋
１）ビットの信号を出力するA/D変換器と、該A/D変換器
の出力を入力とする全加算器と、該全加算器の上位のＮ
＋１ビット目の出力を積分するためのＭ段（Ｍは２以上
の整数）からなりかつシステムの同期・非同期をモニタ
する信号入力端子を有する可逆カウンタとを具備し、該
可逆カウンタ出力の上位Ｋ（ＫはＫ≧Ｍ）ビットを全加
算器に入力し、非同期時には非同期になる直前のデータ
を固定データとして全加算器に入力することを特徴とす
る直流ドリフト補償回路。 - 【請求項２】送信側でスクランブルを施された2N値の多
値振幅信号を受信してＪ（ＪはＪ≧Ｎ＋１）ビットの信
号を出力するA/D変換器と、該A/D変換器の出力を入力と
する第１の全加算器と、該第１の全加算器の出力を入力
とする第２の全加算器と、該第２の全加算器と、該第２
の全加算器の最上位ビット出力を積分するためのＭ段
（Ｍは２以上の整数）からなりかつシステムの同期・非
同期をモニタする信号入力端子を有する第１の可逆カウ
ンタと前記第２の加算器の上位Ｎ＋１ビット目出力を積
分するためのＭ段からなりかつシステムの同期・非同期
をモニタする信号入力端子を有する第２の可逆カウンタ
とを具備し、同期時には第１の可逆カウンタ出力の上位
Ｋ（ＫはＫ≧Ｍ）ビットを第１の全加算器に入力すると
共に、さらに前記第２の可逆カウンタ出力の上位Ｋビッ
トを第２の全加算器に入力し、一方、非同期時には第１
の全加算器および第２の全加算器に非同期になる直前の
データを固定データとして入力することを特徴とする直
流ドリフト補償回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60114379A JPH0775355B2 (ja) | 1985-05-29 | 1985-05-29 | 直流ドリフト補償回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60114379A JPH0775355B2 (ja) | 1985-05-29 | 1985-05-29 | 直流ドリフト補償回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61274454A JPS61274454A (ja) | 1986-12-04 |
| JPH0775355B2 true JPH0775355B2 (ja) | 1995-08-09 |
Family
ID=14636206
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60114379A Expired - Lifetime JPH0775355B2 (ja) | 1985-05-29 | 1985-05-29 | 直流ドリフト補償回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0775355B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0783266B2 (ja) * | 1987-08-26 | 1995-09-06 | パイオニア株式会社 | オフセット補償回路 |
| JP2727926B2 (ja) * | 1993-08-13 | 1998-03-18 | 日本電気株式会社 | 復調装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6025356A (ja) * | 1983-07-22 | 1985-02-08 | Nec Corp | 復調装置 |
| JPS6080348A (ja) * | 1983-10-07 | 1985-05-08 | Nec Corp | オフセツト補償回路 |
-
1985
- 1985-05-29 JP JP60114379A patent/JPH0775355B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61274454A (ja) | 1986-12-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |