JPH1023662A - サージ保護回路 - Google Patents
サージ保護回路Info
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- JPH1023662A JPH1023662A JP17376196A JP17376196A JPH1023662A JP H1023662 A JPH1023662 A JP H1023662A JP 17376196 A JP17376196 A JP 17376196A JP 17376196 A JP17376196 A JP 17376196A JP H1023662 A JPH1023662 A JP H1023662A
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- power supply
- circuit
- supply voltage
- supply terminal
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Abstract
(57)【要約】
【課題】 他回路へのサージ吸収経路を確保して、的確
にサージ耐量を向上できるサージ保護回路を得る。 【解決手段】 電源端子１と電源端子２との間に、サー
ジ保護ダイオードＤ５を接続し、規模の小さい回路１か
ら規模の大きい回路２へのサージ吸収経路を確保するよ
うにした。
にサージ耐量を向上できるサージ保護回路を得る。 【解決手段】 電源端子１と電源端子２との間に、サー
ジ保護ダイオードＤ５を接続し、規模の小さい回路１か
ら規模の大きい回路２へのサージ吸収経路を確保するよ
うにした。
Description
【０００１】
【発明の属する技術分野】この発明は、バイポーラ・Ｃ
−ＭＯＳおよびＢｉ−ＣＭＯＳで構成された半導体チッ
プからなる半導体集積回路において、複数の電源電圧供
給端子（以下、電源端子という）がある場合に適応でき
るサージ保護回路に関するものである。
−ＭＯＳおよびＢｉ−ＣＭＯＳで構成された半導体チッ
プからなる半導体集積回路において、複数の電源電圧供
給端子（以下、電源端子という）がある場合に適応でき
るサージ保護回路に関するものである。
【０００２】
【従来の技術】図５に、従来のこの種のサージ保護回路
の一例を示す。このサージ保護回路の構成は、バイポー
ラＩＣの信号の入出力端子および電源端子によく利用さ
れるものである。図６は、図５のサージ保護回路をＣ−
ＭＯＳ＿ＩＣに適用した場合の構成例である。
の一例を示す。このサージ保護回路の構成は、バイポー
ラＩＣの信号の入出力端子および電源端子によく利用さ
れるものである。図６は、図５のサージ保護回路をＣ−
ＭＯＳ＿ＩＣに適用した場合の構成例である。
【０００３】図５・図６において、Ｄ１ａ・Ｄ２ａは、
外部端子（アノード）と電源（カソード）間に接続され
たサージ保護ダイオード、Ｄ１ｂ・Ｄ２ｂ・Ｄ３ｂ・Ｄ
４ｂは、外部端子（カソード）と接地（アノード）間に
接続されたサージ保護ダイオードである。また、回路１
・回路２はそれぞれ独立した電源端子を持つ能動回路で
ある。
外部端子（アノード）と電源（カソード）間に接続され
たサージ保護ダイオード、Ｄ１ｂ・Ｄ２ｂ・Ｄ３ｂ・Ｄ
４ｂは、外部端子（カソード）と接地（アノード）間に
接続されたサージ保護ダイオードである。また、回路１
・回路２はそれぞれ独立した電源端子を持つ能動回路で
ある。
【０００４】次に、動作について説明する。図５・図６
において、まず、信号入出力端子に負側のサージパルス
が印加された場合、印加されたサージ電流は、この信号
入力端子（カソード）と接地端子（アノード）間に接続
された保護ダイオード（Ｄ１ｂ・Ｄ２ｂ）を通過し、接
地端子に抜けることとなる。
において、まず、信号入出力端子に負側のサージパルス
が印加された場合、印加されたサージ電流は、この信号
入力端子（カソード）と接地端子（アノード）間に接続
された保護ダイオード（Ｄ１ｂ・Ｄ２ｂ）を通過し、接
地端子に抜けることとなる。
【０００５】次に、信号入出力端子に正側のサージパル
スが印加された場合、印加されたサージ電流は、この信
号入力端子（アノード）と電源端子（カソード）間に接
続された保護ダイオード（Ｄ１ａ・Ｄ２ａ）を通過し、
一旦、電源端子を経由しその後内部回路を通過し接地端
子に抜けることとなる。
スが印加された場合、印加されたサージ電流は、この信
号入力端子（アノード）と電源端子（カソード）間に接
続された保護ダイオード（Ｄ１ａ・Ｄ２ａ）を通過し、
一旦、電源端子を経由しその後内部回路を通過し接地端
子に抜けることとなる。
【０００６】同様に、電源端子に負側のサージパルスが
印加された場合、印加されたサージ電流はこの電源端子
（カソード）と接地端子（アノード）間に接続された保
護ダイオード（Ｄ３ｂ・Ｄ４ｂ）を通過し接地端子に抜
けることとなる。
印加された場合、印加されたサージ電流はこの電源端子
（カソード）と接地端子（アノード）間に接続された保
護ダイオード（Ｄ３ｂ・Ｄ４ｂ）を通過し接地端子に抜
けることとなる。
【０００７】次に、電源端子に正側のサージパルスが印
加された場合、印加されたサージ電流は保護ダイオード
を通過することなく直接内部回路を通過し接地端子に抜
けることとなる。このように、端子に印加されたサージ
電流は、最終的に接地端子に抜けるが、その極性により
経路が異なる。
加された場合、印加されたサージ電流は保護ダイオード
を通過することなく直接内部回路を通過し接地端子に抜
けることとなる。このように、端子に印加されたサージ
電流は、最終的に接地端子に抜けるが、その極性により
経路が異なる。
【０００８】
【発明が解決しようとする課題】従来のサージ保護回路
は、以上のように構成されているので、電源端子に正側
のサージパルスが印加された場合、この電源端子が電源
電圧を供給している回路のみでサージ電流を吸収されて
いることとなる。そのため、従来の構成では、ある電源
端子が電源電圧を供給している回路部の規模が小さい場
合、サージ電流を吸収することができる素子が少ないた
め、その電源端子の正側のサージ耐量が低下する問題点
があった。
は、以上のように構成されているので、電源端子に正側
のサージパルスが印加された場合、この電源端子が電源
電圧を供給している回路のみでサージ電流を吸収されて
いることとなる。そのため、従来の構成では、ある電源
端子が電源電圧を供給している回路部の規模が小さい場
合、サージ電流を吸収することができる素子が少ないた
め、その電源端子の正側のサージ耐量が低下する問題点
があった。
【０００９】この発明は、上記のような問題点を解決す
るためになされたもので、比較的規模が小さい回路部の
電源端子において効果的にサージ耐量を向上することを
目的とする。
るためになされたもので、比較的規模が小さい回路部の
電源端子において効果的にサージ耐量を向上することを
目的とする。
【００１０】第１の発明は、他回路へのサージ吸収経路
を確保して、的確にサージ耐量を向上できるサージ保護
回路を得ようとするものである。
を確保して、的確にサージ耐量を向上できるサージ保護
回路を得ようとするものである。
【００１１】第２の発明は、比較的規模の小さい回路に
ついて、他回路へのサージ吸収経路を確保して、的確に
サージ耐量を向上できるサージ保護回路を得ようとする
ものである。
ついて、他回路へのサージ吸収経路を確保して、的確に
サージ耐量を向上できるサージ保護回路を得ようとする
ものである。
【００１２】第３の発明は、他回路および接地へのサー
ジ吸収経路を確保して、的確にサージ耐量を向上できる
サージ保護回路を得ようとするものである。
ジ吸収経路を確保して、的確にサージ耐量を向上できる
サージ保護回路を得ようとするものである。
【００１３】第４の発明は、ＣＭＯＳ素子からなるサー
ジ保護ダイオードを接続し他回路へのサージ吸収経路を
確保して、的確にサージ耐量を向上できるサージ保護回
路を得ようとするものである。
ジ保護ダイオードを接続し他回路へのサージ吸収経路を
確保して、的確にサージ耐量を向上できるサージ保護回
路を得ようとするものである。
【００１４】第５の発明は、ＣＭＯＳ素子からなるサー
ジ保護ダイオードを接続し他回路および接地へのサージ
吸収経路を確保して、的確にサージ耐量を向上できるサ
ージ保護回路を得ようとするものである。
ジ保護ダイオードを接続し他回路および接地へのサージ
吸収経路を確保して、的確にサージ耐量を向上できるサ
ージ保護回路を得ようとするものである。
【００１５】第６の発明は、他回路との双方向のサージ
吸収経路を確保して、的確にサージ耐量を向上できるサ
ージ保護回路を得ようとするものである。
吸収経路を確保して、的確にサージ耐量を向上できるサ
ージ保護回路を得ようとするものである。
【００１６】第７の発明は、他回路との双方向のサージ
吸収経路および接地とのサージ吸収経路を確保して、的
確にサージ耐量を向上できるサージ保護回路を得ようと
するものである。
吸収経路および接地とのサージ吸収経路を確保して、的
確にサージ耐量を向上できるサージ保護回路を得ようと
するものである。
【００１７】
【課題を解決するための手段】第１の発明のサージ保護
回路においては、第１の回路と、第２の回路と、前記第
１の回路に電源電圧を供給するための第１の電源電圧供
給端子と、前記第２の回路に前記第１の電源電圧供給端
子と同一の電源電圧を供給するための第２の電源電圧供
給端子とを備えた半導体集積回路における電源電圧供給
端子のサージ保護回路において、前記第１の電源電圧供
給端子と前記第２の電源電圧供給端子との間に、サージ
保護ダイオードを接続し、他回路へのサージ吸収経路を
確保するようにしたことを特徴とする。
回路においては、第１の回路と、第２の回路と、前記第
１の回路に電源電圧を供給するための第１の電源電圧供
給端子と、前記第２の回路に前記第１の電源電圧供給端
子と同一の電源電圧を供給するための第２の電源電圧供
給端子とを備えた半導体集積回路における電源電圧供給
端子のサージ保護回路において、前記第１の電源電圧供
給端子と前記第２の電源電圧供給端子との間に、サージ
保護ダイオードを接続し、他回路へのサージ吸収経路を
確保するようにしたことを特徴とする。
【００１８】第２の発明のサージ保護回路においては、
比較的規模の小さい第１の回路と、前記第１の回路より
も比較的規模の大きい第２の回路と、前記第１の回路に
電源電圧を供給するための第１の電源電圧供給端子と、
前記第２の回路に前記第１の電源電圧供給端子と同一の
電源電圧を供給するための第２の電源電圧供給端子とを
備えた半導体集積回路における電源電圧供給端子のサー
ジ保護回路において、前記第１の電源電圧供給端子と前
記第２の電源電圧供給端子との間に、第１の電源電圧供
給端子から第２の電源電圧供給端子方向に、サージ保護
ダイオードを接続し、他回路へのサージ吸収経路を確保
するようにしたことを特徴とする。
比較的規模の小さい第１の回路と、前記第１の回路より
も比較的規模の大きい第２の回路と、前記第１の回路に
電源電圧を供給するための第１の電源電圧供給端子と、
前記第２の回路に前記第１の電源電圧供給端子と同一の
電源電圧を供給するための第２の電源電圧供給端子とを
備えた半導体集積回路における電源電圧供給端子のサー
ジ保護回路において、前記第１の電源電圧供給端子と前
記第２の電源電圧供給端子との間に、第１の電源電圧供
給端子から第２の電源電圧供給端子方向に、サージ保護
ダイオードを接続し、他回路へのサージ吸収経路を確保
するようにしたことを特徴とする。
【００１９】第３の発明のサージ保護回路においては、
第１の回路と、第２の回路と、前記第１の回路に電源電
圧を供給するための第１の電源電圧供給端子と、前記第
２の回路に前記第１の電源電圧供給端子と同一の電源電
圧を供給するための第２の電源電圧供給端子とを備えた
半導体集積回路における電源電圧供給端子のサージ保護
回路において、前記第１の電源電圧供給端子および前記
第２の電源電圧供給端子と接地間に、サージ保護ダイオ
ードをそれぞれ接続するとともに、前記第１の電源電圧
供給端子と前記第２の電源電圧供給端子との間に、サー
ジ保護ダイオードを接続し、他回路へのサージ吸収経路
を確保するようにしたことを特徴とする。
第１の回路と、第２の回路と、前記第１の回路に電源電
圧を供給するための第１の電源電圧供給端子と、前記第
２の回路に前記第１の電源電圧供給端子と同一の電源電
圧を供給するための第２の電源電圧供給端子とを備えた
半導体集積回路における電源電圧供給端子のサージ保護
回路において、前記第１の電源電圧供給端子および前記
第２の電源電圧供給端子と接地間に、サージ保護ダイオ
ードをそれぞれ接続するとともに、前記第１の電源電圧
供給端子と前記第２の電源電圧供給端子との間に、サー
ジ保護ダイオードを接続し、他回路へのサージ吸収経路
を確保するようにしたことを特徴とする。
【００２０】第４の発明のサージ保護回路においては、
第１の回路と、第２の回路と、前記第１の回路に電源電
圧を供給するための第１の電源電圧供給端子と、前記第
２の回路に前記第１の電源電圧供給端子と同一の電源電
圧を供給するための第２の電源電圧供給端子とを備えた
半導体集積回路における電源電圧供給端子のサージ保護
回路において、前記第１の電源電圧供給端子と前記第２
の電源電圧供給端子との間に、ＣＭＯＳ素子からなるサ
ージ保護ダイオードを接続し、他回路へのサージ吸収経
路を確保するようにしたことを特徴とする。
第１の回路と、第２の回路と、前記第１の回路に電源電
圧を供給するための第１の電源電圧供給端子と、前記第
２の回路に前記第１の電源電圧供給端子と同一の電源電
圧を供給するための第２の電源電圧供給端子とを備えた
半導体集積回路における電源電圧供給端子のサージ保護
回路において、前記第１の電源電圧供給端子と前記第２
の電源電圧供給端子との間に、ＣＭＯＳ素子からなるサ
ージ保護ダイオードを接続し、他回路へのサージ吸収経
路を確保するようにしたことを特徴とする。
【００２１】第５の発明のサージ保護回路においては、
第１の回路と、第２の回路と、前記第１の回路に電源電
圧を供給するための第１の電源電圧供給端子と、前記第
２の回路に前記第１の電源電圧供給端子と同一の電源電
圧を供給するための第２の電源電圧供給端子とを備えた
半導体集積回路における電源電圧供給端子のサージ保護
回路において、前記第１の電源電圧供給端子および前記
第２の電源電圧供給端子と接地間に、ＣＭＯＳ素子から
なるサージ保護ダイオードをそれぞれ接続するととも
に、前記第１の電源電圧供給端子と前記第２の電源電圧
供給端子との間に、ＣＭＯＳ素子からなるサージ保護ダ
イオードを接続し、他回路へのサージ吸収経路を確保す
るようにしたことを特徴とする。
第１の回路と、第２の回路と、前記第１の回路に電源電
圧を供給するための第１の電源電圧供給端子と、前記第
２の回路に前記第１の電源電圧供給端子と同一の電源電
圧を供給するための第２の電源電圧供給端子とを備えた
半導体集積回路における電源電圧供給端子のサージ保護
回路において、前記第１の電源電圧供給端子および前記
第２の電源電圧供給端子と接地間に、ＣＭＯＳ素子から
なるサージ保護ダイオードをそれぞれ接続するととも
に、前記第１の電源電圧供給端子と前記第２の電源電圧
供給端子との間に、ＣＭＯＳ素子からなるサージ保護ダ
イオードを接続し、他回路へのサージ吸収経路を確保す
るようにしたことを特徴とする。
【００２２】第６の発明のサージ保護回路においては、
第１の回路と、第２の回路と、前記第１の回路に電源電
圧を供給するための第１の電源電圧供給端子と、前記第
２の回路に前記第１の電源電圧供給端子と同一の電源電
圧を供給するための第２の電源電圧供給端子とを備えた
半導体集積回路における電源電圧供給端子のサージ保護
回路において、前記第１の電源電圧供給端子と前記第２
の電源電圧供給端子との間に、サージ保護ダイオードを
逆並列に接続し、双方向でのサージ吸収経路を確保する
ようにしたことを特徴とする。
第１の回路と、第２の回路と、前記第１の回路に電源電
圧を供給するための第１の電源電圧供給端子と、前記第
２の回路に前記第１の電源電圧供給端子と同一の電源電
圧を供給するための第２の電源電圧供給端子とを備えた
半導体集積回路における電源電圧供給端子のサージ保護
回路において、前記第１の電源電圧供給端子と前記第２
の電源電圧供給端子との間に、サージ保護ダイオードを
逆並列に接続し、双方向でのサージ吸収経路を確保する
ようにしたことを特徴とする。
【００２３】第７の発明のサージ保護回路においては、
第１の回路と、第２の回路と、前記第１の回路に電源電
圧を供給するための第１の電源電圧供給端子と、前記第
２の回路に前記第１の電源電圧供給端子と同一の電源電
圧を供給するための第２の電源電圧供給端子とを備えた
半導体集積回路における電源電圧供給端子のサージ保護
回路において、前記第１の電源電圧供給端子および前記
第２の電源電圧供給端子と接地間に、サージ保護ダイオ
ードをそれぞれ接続するとともに、前記第１の電源電圧
供給端子と前記第２の電源電圧供給端子との間に、サー
ジ保護ダイオードを逆並列に接続し、双方向でのサージ
吸収経路を確保するようにしたことを特徴とする。
第１の回路と、第２の回路と、前記第１の回路に電源電
圧を供給するための第１の電源電圧供給端子と、前記第
２の回路に前記第１の電源電圧供給端子と同一の電源電
圧を供給するための第２の電源電圧供給端子とを備えた
半導体集積回路における電源電圧供給端子のサージ保護
回路において、前記第１の電源電圧供給端子および前記
第２の電源電圧供給端子と接地間に、サージ保護ダイオ
ードをそれぞれ接続するとともに、前記第１の電源電圧
供給端子と前記第２の電源電圧供給端子との間に、サー
ジ保護ダイオードを逆並列に接続し、双方向でのサージ
吸収経路を確保するようにしたことを特徴とする。
【００２４】この発明の実施の形態においては、次のよ
うな課題解決手段を有する。この発明におけるサージ保
護回路は、規模が小さい回路部の電源端子（アノード）
と他の電源端子（カソード）間に保護ダイオードを接続
することにより、印加されたサージ電流は保護ダイオー
ドを介し他の電源端子に接続された回路部も通過し接地
端子に抜けることができるようにしたものである。
うな課題解決手段を有する。この発明におけるサージ保
護回路は、規模が小さい回路部の電源端子（アノード）
と他の電源端子（カソード）間に保護ダイオードを接続
することにより、印加されたサージ電流は保護ダイオー
ドを介し他の電源端子に接続された回路部も通過し接地
端子に抜けることができるようにしたものである。
【００２５】この発明におけるサージ保護回路は、規模
が小さい回路部の電源端子と他の電源端子間に保護ダイ
オードを接続することで印加されたサージ電流を吸収さ
せる経路を増やし、その電源端子が電源電圧を供給して
いる回路部のみでサージ電流を吸収することを避け、サ
ージを吸収するために必要な回路規模分サージ電流を吸
収させる経路を設けることは可能となる。
が小さい回路部の電源端子と他の電源端子間に保護ダイ
オードを接続することで印加されたサージ電流を吸収さ
せる経路を増やし、その電源端子が電源電圧を供給して
いる回路部のみでサージ電流を吸収することを避け、サ
ージを吸収するために必要な回路規模分サージ電流を吸
収させる経路を設けることは可能となる。
【００２６】
実施の形態１．この発明の一実施形態を図について説明
する。図１は、この発明の一実施形態によるサージ保護
回路を示す。図１において、Ｄ１ａ・Ｄ２ａは、外部端
子（アノード）と電源（カソード）間に接続されたサー
ジ保護ダイオード、Ｄ１ｂ・Ｄ２ｂ・Ｄ３ｂ・Ｄ４ｂ
は、外部端子（カソード）と接地（アノード）間に接続
されたサージ保護ダイオードである。Ｄ５はバイポーラ
素子からなるサージ保護ダイオードである。
する。図１は、この発明の一実施形態によるサージ保護
回路を示す。図１において、Ｄ１ａ・Ｄ２ａは、外部端
子（アノード）と電源（カソード）間に接続されたサー
ジ保護ダイオード、Ｄ１ｂ・Ｄ２ｂ・Ｄ３ｂ・Ｄ４ｂ
は、外部端子（カソード）と接地（アノード）間に接続
されたサージ保護ダイオードである。Ｄ５はバイポーラ
素子からなるサージ保護ダイオードである。
【００２７】また、回路１・回路２はそれぞれ独立した
電源端子１・電源端子２を持つ能動回路であり、回路１
は比較的規模が小さく、回路２は回路１に比べて規模が
比較的大きい。電源端子１・電源端子２は、回路１・回
路２に同一電圧をそれぞれ供給する。この実施の形態１
と従来例との相違点は、電源端子（アノード）と他の電
源端子（カソード）間に接続された保護ダイオードＤ５
を保有している点である。
電源端子１・電源端子２を持つ能動回路であり、回路１
は比較的規模が小さく、回路２は回路１に比べて規模が
比較的大きい。電源端子１・電源端子２は、回路１・回
路２に同一電圧をそれぞれ供給する。この実施の形態１
と従来例との相違点は、電源端子（アノード）と他の電
源端子（カソード）間に接続された保護ダイオードＤ５
を保有している点である。
【００２８】次に、動作について説明する。まず、信号
入出力端子に負側のサージパルスが印加された場合と、
信号入出力端子に正側のサージパルスが印加された場
合、および、電源端子に負側のサージパルスが印加され
た場合については従来の構成と同様である。
入出力端子に負側のサージパルスが印加された場合と、
信号入出力端子に正側のサージパルスが印加された場
合、および、電源端子に負側のサージパルスが印加され
た場合については従来の構成と同様である。
【００２９】次に、電源端子に正側のサージパルスが印
加された場合、従来の構成と同様に印加されたサージ電
流の一部は保護ダイオード通過することなく直接内部回
路を通過し接地端子に抜けるが、残りのサージ電流は、
この発明におけるサージ保護回路は、電源端子（アノー
ド）と他の電源端子（カソード）間に接続された保護ダ
イオードＤ５を通過し、別の回路を通過し接地端子に抜
けることになる。
加された場合、従来の構成と同様に印加されたサージ電
流の一部は保護ダイオード通過することなく直接内部回
路を通過し接地端子に抜けるが、残りのサージ電流は、
この発明におけるサージ保護回路は、電源端子（アノー
ド）と他の電源端子（カソード）間に接続された保護ダ
イオードＤ５を通過し、別の回路を通過し接地端子に抜
けることになる。
【００３０】このように、その電源端子が電源電圧を供
給している回路部のみでサージ電流を吸収することな
く、サージを吸収するために必要な回路規模分サージ電
流を吸収させる経路を設けることができる。
給している回路部のみでサージ電流を吸収することな
く、サージを吸収するために必要な回路規模分サージ電
流を吸収させる経路を設けることができる。
【００３１】実施の形態２．なお、上記実施の形態１で
はバイポーラ素子を使用した例を示したが、図２に示す
ように、Ｃ−ＭＯＳ素子にて構成してもよい。図２にお
いて、Ｄ１ａ・Ｄ２ａは、外部端子（アノード）と電源
（カソード）間に接続されたサージ保護ダイオード、Ｄ
１ｂ・Ｄ２ｂ・Ｄ３ｂ・Ｄ４ｂは、外部端子（カソー
ド）と接地（アノード）間に接続されたサージ保護ダイ
オードである。Ｄ５はＣＭＯＳ素子からなるサージ保護
ダイオードである。
はバイポーラ素子を使用した例を示したが、図２に示す
ように、Ｃ−ＭＯＳ素子にて構成してもよい。図２にお
いて、Ｄ１ａ・Ｄ２ａは、外部端子（アノード）と電源
（カソード）間に接続されたサージ保護ダイオード、Ｄ
１ｂ・Ｄ２ｂ・Ｄ３ｂ・Ｄ４ｂは、外部端子（カソー
ド）と接地（アノード）間に接続されたサージ保護ダイ
オードである。Ｄ５はＣＭＯＳ素子からなるサージ保護
ダイオードである。
【００３２】また、回路１・回路２はそれぞれ独立した
電源端子１・電源端子２を持つ能動回路であり、回路１
は比較的規模が小さく、回路２は回路１に比べて規模が
比較的大きい。電源端子１・電源端子２は、回路１・回
路２に同一電圧をそれぞれ供給する。
電源端子１・電源端子２を持つ能動回路であり、回路１
は比較的規模が小さく、回路２は回路１に比べて規模が
比較的大きい。電源端子１・電源端子２は、回路１・回
路２に同一電圧をそれぞれ供給する。
【００３３】実施の形態３．また、上記実施の形態では
１方向のサージ吸収経路を適用した例を示したが、図３
・図４に示すように、双方向としてもよく、更に、３経
路以上設けてもよい。
１方向のサージ吸収経路を適用した例を示したが、図３
・図４に示すように、双方向としてもよく、更に、３経
路以上設けてもよい。
【００３４】図３・図４において、Ｄ１ａ・Ｄ２ａは、
外部端子（アノード）と電源（カソード）間に接続され
たサージ保護ダイオード、Ｄ１ｂ・Ｄ２ｂ・Ｄ３ｂ・Ｄ
４ｂは、外部端子（カソード）と接地（アノード）間に
接続されたサージ保護ダイオードである。Ｄ５・Ｄ６は
バイポーラ素子・ＣＭＯＳ素子からなるサージ保護ダイ
オードである。
外部端子（アノード）と電源（カソード）間に接続され
たサージ保護ダイオード、Ｄ１ｂ・Ｄ２ｂ・Ｄ３ｂ・Ｄ
４ｂは、外部端子（カソード）と接地（アノード）間に
接続されたサージ保護ダイオードである。Ｄ５・Ｄ６は
バイポーラ素子・ＣＭＯＳ素子からなるサージ保護ダイ
オードである。
【００３５】また、回路１・回路２はそれぞれ独立した
電源端子１・電源端子２を持つ能動回路であり、回路１
は比較的規模が小さく、回路２は回路１に比べて規模が
比較的大きい。電源端子１・電源端子２は、回路１・回
路２に同一電圧をそれぞれ供給する。
電源端子１・電源端子２を持つ能動回路であり、回路１
は比較的規模が小さく、回路２は回路１に比べて規模が
比較的大きい。電源端子１・電源端子２は、回路１・回
路２に同一電圧をそれぞれ供給する。
【００３６】以上のように、この発明の実施の形態に係
わるサージ保護回路によれば、サージを吸収するために
必要な回路規模分サージ電流を吸収させる経路を設ける
ことが可能なため、その電源端子が電源電圧を供給して
いる回路部のみでサージ電流を吸収しなくなる。そのた
め、この発明の実施の形態におけるサージ保護回路は、
電源端子のサージ耐量を向上することが可能となる。
わるサージ保護回路によれば、サージを吸収するために
必要な回路規模分サージ電流を吸収させる経路を設ける
ことが可能なため、その電源端子が電源電圧を供給して
いる回路部のみでサージ電流を吸収しなくなる。そのた
め、この発明の実施の形態におけるサージ保護回路は、
電源端子のサージ耐量を向上することが可能となる。
【００３７】
【発明の効果】第１の発明によれば、他回路へのサージ
吸収経路を確保して、的確にサージ耐量を向上できるサ
ージ保護回路を得ることができる。
吸収経路を確保して、的確にサージ耐量を向上できるサ
ージ保護回路を得ることができる。
【００３８】第２の発明によれば、比較的規模の小さい
回路について、他回路へのサージ吸収経路を確保して、
的確にサージ耐量を向上できるサージ保護回路を得るこ
とができる。
回路について、他回路へのサージ吸収経路を確保して、
的確にサージ耐量を向上できるサージ保護回路を得るこ
とができる。
【００３９】第３の発明によれば、他回路および接地へ
のサージ吸収経路を確保して、的確にサージ耐量を向上
できるサージ保護回路を得ることができる。
のサージ吸収経路を確保して、的確にサージ耐量を向上
できるサージ保護回路を得ることができる。
【００４０】第４の発明によれば、ＣＭＯＳ素子からな
るサージ保護ダイオードを接続し他回路へのサージ吸収
経路を確保して、的確にサージ耐量を向上できるサージ
保護回路を得ることができる。
るサージ保護ダイオードを接続し他回路へのサージ吸収
経路を確保して、的確にサージ耐量を向上できるサージ
保護回路を得ることができる。
【００４１】第５の発明によれば、ＣＭＯＳ素子からな
るサージ保護ダイオードを接続し他回路および接地への
サージ吸収経路を確保して、的確にサージ耐量を向上で
きるサージ保護回路を得ることができる。
るサージ保護ダイオードを接続し他回路および接地への
サージ吸収経路を確保して、的確にサージ耐量を向上で
きるサージ保護回路を得ることができる。
【００４２】第６の発明によれば、他回路との双方向の
サージ吸収経路を確保して、的確にサージ耐量を向上で
きるサージ保護回路を得ることができる。
サージ吸収経路を確保して、的確にサージ耐量を向上で
きるサージ保護回路を得ることができる。
【００４３】第７の発明によれば、他回路との双方向の
サージ吸収経路および接地とのサージ吸収経路を確保し
て、的確にサージ耐量を向上できるサージ保護回路を得
ることができる。
サージ吸収経路および接地とのサージ吸収経路を確保し
て、的確にサージ耐量を向上できるサージ保護回路を得
ることができる。
【図１】 この発明の一実施形態によるサージ保護回路
を示す回路図である。
を示す回路図である。
【図２】 この発明の他の実施の形態を示すサージ保護
回路の回路図である。
回路の回路図である。
【図３】 この発明の他の実施の形態を示すサージ保護
回路の回路図である。
回路の回路図である。
【図４】 この発明の他の実施の形態を示すサージ保護
回路の回路図である。
回路の回路図である。
【図５】 従来のサージ保護回路を示す回路図である。
【図６】 従来のサージ保護回路の他の実施の形態を示
す回路図である。
す回路図である。
Ｄ１ａ・Ｄ２ａ 入出力端子と電源端子間に接続したサ
ージ保護ダイオード、Ｄ１ｂ・Ｄ２ｂ・Ｄ３ｂ・Ｄ４ｂ
外部端子と接地端子間に接続したサージ保護ダイオー
ド、Ｄ５・Ｄ６ この発明による電源端子と電源端子間
に接続したサージ保護ダイオード。
ージ保護ダイオード、Ｄ１ｂ・Ｄ２ｂ・Ｄ３ｂ・Ｄ４ｂ
外部端子と接地端子間に接続したサージ保護ダイオー
ド、Ｄ５・Ｄ６ この発明による電源端子と電源端子間
に接続したサージ保護ダイオード。
Claims (7)
- 【請求項１】 第１の回路と、第２の回路と、前記第１
の回路に電源電圧を供給するための第１の電源電圧供給
端子と、前記第２の回路に前記第１の電源電圧供給端子
と同一の電源電圧を供給するための第２の電源電圧供給
端子とを備えた半導体集積回路における電源電圧供給端
子のサージ保護回路において、前記第１の電源電圧供給
端子と前記第２の電源電圧供給端子との間に、サージ保
護ダイオードを接続し、他回路へのサージ吸収経路を確
保するようにしたことを特徴とするサージ保護回路。 - 【請求項２】 比較的規模の小さい第１の回路と、前記
第１の回路よりも比較的規模の大きい第２の回路と、前
記第１の回路に電源電圧を供給するための第１の電源電
圧供給端子と、前記第２の回路に前記第１の電源電圧供
給端子と同一の電源電圧を供給するための第２の電源電
圧供給端子とを備えた半導体集積回路における電源電圧
供給端子のサージ保護回路において、前記第１の電源電
圧供給端子と前記第２の電源電圧供給端子との間に、第
１の電源電圧供給端子から第２の電源電圧供給端子方向
に、サージ保護ダイオードを接続し、他回路へのサージ
吸収経路を確保するようにしたことを特徴とするサージ
保護回路。 - 【請求項３】 第１の回路と、第２の回路と、前記第１
の回路に電源電圧を供給するための第１の電源電圧供給
端子と、前記第２の回路に前記第１の電源電圧供給端子
と同一の電源電圧を供給するための第２の電源電圧供給
端子とを備えた半導体集積回路における電源電圧供給端
子のサージ保護回路において、前記第１の電源電圧供給
端子および前記第２の電源電圧供給端子と接地間に、サ
ージ保護ダイオードをそれぞれ接続するとともに、前記
第１の電源電圧供給端子と前記第２の電源電圧供給端子
との間に、サージ保護ダイオードを接続し、他回路への
サージ吸収経路を確保するようにしたことを特徴とする
サージ保護回路。 - 【請求項４】 第１の回路と、第２の回路と、前記第１
の回路に電源電圧を供給するための第１の電源電圧供給
端子と、前記第２の回路に前記第１の電源電圧供給端子
と同一の電源電圧を供給するための第２の電源電圧供給
端子とを備えた半導体集積回路における電源電圧供給端
子のサージ保護回路において、前記第１の電源電圧供給
端子と前記第２の電源電圧供給端子との間に、ＣＭＯＳ
素子からなるサージ保護ダイオードを接続し、他回路へ
のサージ吸収経路を確保するようにしたことを特徴とす
るサージ保護回路。 - 【請求項５】 第１の回路と、第２の回路と、前記第１
の回路に電源電圧を供給するための第１の電源電圧供給
端子と、前記第２の回路に前記第１の電源電圧供給端子
と同一の電源電圧を供給するための第２の電源電圧供給
端子とを備えた半導体集積回路における電源電圧供給端
子のサージ保護回路において、前記第１の電源電圧供給
端子および前記第２の電源電圧供給端子と接地間に、Ｃ
ＭＯＳ素子からなるサージ保護ダイオードをそれぞれ接
続するとともに、前記第１の電源電圧供給端子と前記第
２の電源電圧供給端子との間に、ＣＭＯＳ素子からなる
サージ保護ダイオードを接続し、他回路へのサージ吸収
経路を確保するようにしたことを特徴とするサージ保護
回路。 - 【請求項６】 第１の回路と、第２の回路と、前記第１
の回路に電源電圧を供給するための第１の電源電圧供給
端子と、前記第２の回路に前記第１の電源電圧供給端子
と同一の電源電圧を供給するための第２の電源電圧供給
端子とを備えた半導体集積回路における電源電圧供給端
子のサージ保護回路において、前記第１の電源電圧供給
端子と前記第２の電源電圧供給端子との間に、サージ保
護ダイオードを逆並列に接続し、双方向でのサージ吸収
経路を確保するようにしたことを特徴とするサージ保護
回路。 - 【請求項７】 第１の回路と、第２の回路と、前記第１
の回路に電源電圧を供給するための第１の電源電圧供給
端子と、前記第２の回路に前記第１の電源電圧供給端子
と同一の電源電圧を供給するための第２の電源電圧供給
端子とを備えた半導体集積回路における電源電圧供給端
子のサージ保護回路において、前記第１の電源電圧供給
端子および前記第２の電源電圧供給端子と接地間に、サ
ージ保護ダイオードをそれぞれ接続するとともに、前記
第１の電源電圧供給端子と前記第２の電源電圧供給端子
との間に、サージ保護ダイオードを逆並列に接続し、双
方向でのサージ吸収経路を確保するようにしたことを特
徴とするサージ保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17376196A JPH1023662A (ja) | 1996-07-03 | 1996-07-03 | サージ保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17376196A JPH1023662A (ja) | 1996-07-03 | 1996-07-03 | サージ保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1023662A true JPH1023662A (ja) | 1998-01-23 |
Family
ID=15966662
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17376196A Pending JPH1023662A (ja) | 1996-07-03 | 1996-07-03 | サージ保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1023662A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6388857B1 (en) | 1999-07-23 | 2002-05-14 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor circuit device with improved surge resistance |
| JP2009124672A (ja) * | 2007-11-12 | 2009-06-04 | Hynix Semiconductor Inc | 半導体集積回路 |
| JP2019057617A (ja) * | 2017-09-21 | 2019-04-11 | 新日本無線株式会社 | 保護回路 |
| CN111316554A (zh) * | 2018-09-27 | 2020-06-19 | 富士电机株式会社 | 电力变换装置 |
-
1996
- 1996-07-03 JP JP17376196A patent/JPH1023662A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6388857B1 (en) | 1999-07-23 | 2002-05-14 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor circuit device with improved surge resistance |
| US6521951B2 (en) | 1999-07-23 | 2003-02-18 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor circuit device with improved surge resistance |
| JP2009124672A (ja) * | 2007-11-12 | 2009-06-04 | Hynix Semiconductor Inc | 半導体集積回路 |
| JP2019057617A (ja) * | 2017-09-21 | 2019-04-11 | 新日本無線株式会社 | 保護回路 |
| CN111316554A (zh) * | 2018-09-27 | 2020-06-19 | 富士电机株式会社 | 电力变换装置 |
| CN111316554B (zh) * | 2018-09-27 | 2023-09-22 | 富士电机株式会社 | 电力变换装置 |
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|---|---|---|---|
| A977 | Report on retrieval |
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| A131 | Notification of reasons for refusal |
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|
| A02 | Decision of refusal |
Effective date: 20040810 Free format text: JAPANESE INTERMEDIATE CODE: A02 |