JPH10240191A

JPH10240191A - 情報機器用表示装置、その駆動方法、及び情報機器

Info

Publication number: JPH10240191A
Application number: JP3958297A
Authority: JP
Inventors: Yoichi Wakai; 洋一若井
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1997-02-24
Filing date: 1997-02-24
Publication date: 1998-09-11

Abstract

(57)【要約】【課題】情報機器用表示装置について低消費電力化が図
れる表示装置とその駆動方法を提供する。【解決手段】ビデオメモリ１０１の中に表示データ格納
用ＶＲＡＭ１・１０２と表示データが更新されたことを
意味する更新データ格納用ＶＲＡＭ２・１０３がある。
表示データが更新されたことをＶＲＡＭ２・１０３の出
力で確認すると、ＡＮＤゲート１１０からＲアドレスカ
ウンタ１０５のアドレス情報が１０５、１０６のアドレ
スデコーダに出力され、対応する画素の表示データが更
新される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はマトリクス型の表示
部を有する情報機器用表示装置とその駆動方法、そして
それらを使用した情報機器に関する。

【０００２】

【従来の技術】従来技術の例として特開平７−２６１７
２３に情報機器でのマトリクス型液晶表示装置について
の駆動方法（ビデオメモリ・ＶＲＡＭとの関係）につい
て述べられている。また特開平６−２５０６０６にＴＦ
Ｔアクティブマトリクス型液晶表示装置の駆動回路につ
いて述べられている。

【０００３】以下、従来例を元に図面により、従来の技
術について説明する。図３〜５はその説明のための図面
である。

【０００４】図３はマトリクス型表示部を有する情報機
器についての全体構成図、特に表示機能に関わる部分の
構成図である。３０１は情報機器での表示データを含む
データを処理するＣＰＵ（ＣｅｎｔｒａｌＰｒｏｃｅ
ｓｓｉｎｇＵｎｉｔ；中央演算処理装置）である。Ｃ
ＰＵ３０１からのデータ（演算データや各種周辺回路の
アドレス・データを含む）はバス３０２へと出力され
る。（逆にバス３０２から入力される場合もある。）バ
ス３０２中の表示データはビデオメモリ３０２へ転送さ
れる。ビデオメモリ３０２は通常ＶＲＡＭ（Ｖｉｄｅｏ
ＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）とも呼ば
れ、後述の表示部３０８内の画素数に対応するアドレス
番地を有しており、各表示画素の表示データをバックア
ップしている。ＣＰＵ３０１からの表示データはバス３
０２を介して、同じくバス３０２によりＣＰＵ３０１か
ら転送されてくるＶＲＡＭ３０３のアドレス・データで
指定される番地に格納される。

【０００５】ＶＲＡＭ３０３から読み出された表示デー
タ（読みだしは表示部３０８のフレーム周波数に対応す
る周期、約６０Ｈｚでなされる）はＡ／Ｄ変換器３０４
にてデジタル・データからアナログ・データに変換され
る。その出力がＶＩＤであり列ドライバー３０５へ出力
される。

【０００６】３０５は表示部３０８の列方向の電極を駆
動する列ドライバーである。その一本の出力がＸｍであ
る。３０６は表示部３０８の行方向の電極を駆動する行
ドライバーである。その一本の出力がＹｎである。列ド
ライバー３０５、行ドライバー３０６とも、その駆動タ
イミング信号（ＣＸ、ＤＸ、ＣＹ、ＤＹ）はタイミング
コントローラ３０７より与えられる。

【０００７】３０８はマトリクス型表示部であって多様
な表示が可能である。各画素はトランジスタ（通常はＴ
ＦＴ；ＴｈｉｎＦｉｌｍＴｒａｎｓｉｓｔｏｒの場
合が多い）と容量３１０（無い場合もある）、液晶等の
表示手段３１１で構成される。トランジスタ３０９のゲ
ート端子は行ドライバー３０６の一出力Ｙｎに接続さ
れ、ソース端子は列ドライバー３０５の一出力Ｘｍに接
続されている。Ｙｎ主力がアクティブでトランジスタ３
０９はオンし、その時のＸｍの電位で容量３１０は充電
される、その充電電圧に応じて表示手段３１１は輝度を
変調する。容量３１０に充電された電荷は次の表示デー
タの書き換え（通常６０Ｈｚ）まで保持される。

【０００８】図４は列ドライバー３０５の構成を示して
いる。列ドライバー３０５を駆動するクロック信号ＣＸ
とインバータ４０１で反転された反転信号はライン４０
８、４０９を介して、フリップフロップ４０２、４０３
・・で構成されるシフトレジスタの各段に供給されてい
る。シフトレジスタのスタート信号ＤＸは初段のフリッ
プフロップ４０２に供給されている。フリップフロップ
４０２、４０３のＱ出力からはサンプルホールド信号Ｓ
０、Ｓ１が得られる。Ｓ０、Ｓ１はサンプルホールド・
トランジスタ４０４、４０５のゲート端子に入力されて
おり、Ｓ０、Ｓ１がアクティブの時、その時のＶＩＤの
電位を容量４０６、４０７（無い場合もある）にサンプ
ルホールドし、列ドライバー出力Ｘ０、Ｘ１、・・Ｘｍ
・・を介して各画素に表示データ（アナログ値）を供給
する。

【０００９】次に図５により従来の技術による表示部で
の動作を説明する。ＤＹは行ドライバー３０６内のシフ
トレジスタのスタート信号、ＣＹは同じくクロック信号
である。通常ＤＹの周期は先述の表示データ更新周期と
一致し、その周波数は約６０Ｈｚである。ＣＹは、ＤＹ
の期間中、表示期間（ＤＹ周期の約８０％）にのみパル
スが存在する。行ドライバー出力ＹｎはＣＹの一周期分
の幅で出力される。

【００１０】一方、列ドライバー３０５にも内部のシフ
トレジスタ（フリップフロップ４０２、４０３、・・で
構成）へスタート信号ＤＸとクロック信号ＣＸが入力さ
れる。ＣＸのアクテイブな期間はＣＹの周期の約８０％
である。シフトレジスタの各段を構成するフリップフロ
ップの出力はサンプルホールド信号Ｓ０、Ｓ１、・・Ｓ
ｍ・・であり、例えばＳｍでサンプリングされた表示デ
ータがＸｍとして列ドライバーの出力となる。

【００１１】このように従来技術でのマトリクス型表示
装置では、ビデオメモリ（ＶＲＡＭ）３０３からの表示
データを常に一定の周期（ＤＹの周期）で、列ドライバ
ー３０５、行ドライバー３０６の動作により、表示部３
０８へ転送し表示の更新を行っている。

【００１２】なお本説明では表示データはデジタル値か
らアナログ値へ変換されることを前提とした駆動方法に
ついて説明したが、表示部がＴＦＴによるものであって
も列ドライバーが表示データをデジタル値でインターフ
ェースを取れる例もある。（Ｙ．Ｍａｔｓｕｅｄａｅ
ｔａｌ．、“Ｌｏｗ−ＴｅｍｐｅｒａｔｕｒｅＰｏ
ｌｙ−ＳｉＴＦＴ−ＬＣＤｗｉｔｈＩｎｔｅｇｒ
ａｔｅｄ６−ｂｉｔＤｉｇｉｔａｌＤａｔａ”、
ＳＩＤＩｎｔｅｒｎａｔｉｏｎａｌＳｙｍｐｏｓｉ
ｕｍＤｉｇｅｓｔｏｆＴｅｃｈｎｉｃａｌＰａ
ｐｅｒｓ、Ｖｏｌ．ＸＸＸＶＩＩ、ｐｐ２１−２４、Ｍ
ａｙ、１９９６）しかし、この場合でも一定の周期で常
に表示部の表示データの更新を行うことに変わりはな
い。

【００１３】

【発明が解決しようとする課題】しかしながら従来技術
では以下のような課題を持っていた。つまり常に一定周
期で表示部の表示データを更新するため、そこでの消費
電力が非常に大きい。つまり表示部の一画面全体にわた
る画素への表示データ転送が常に行われている訳であ
る。

【００１４】例えば列ドライバーのクロックＣＸの周波
数を約２５ＭＨｚとする。クロックＣＸのアクティブな
時間は先の説明から解るように８０％×８０％＝６４％
であるので、見掛け上周波数は２５ＭＨｚ×０．６４＝
１６ＭＨｚとなる。またドライバー内でのクロック・ラ
イン（図４の４０８、４０９に相当）の容量負荷を５０
ｐＦ／ライン×２ライン＝１００ｐＦと仮定する。（こ
の容量は表示部の大きさが大きくなる程大きくなる）電
圧を５Ｖとすれば、ここでの消費電力はＰ＝ｆＣＶ² （ｆ：周波数、Ｃ：容量、Ｖ：電圧）＝４０ｍＷとなる。こうした消費電力は、情報機器の中でも特に電
池で駆動する場合が多い携帯型の情報機器で大きな問題
となる。

【００１５】そこで本発明では、こうした従来の技術で
の問題点に鑑みてなされたもので、低消費電力となるよ
うな情報用表示機器とその駆動法、及びそれを搭載した
情報機器の実現を目的とするものである。

【００１６】

【課題を解決するための手段】請求項１記載の情報機器
用表示装置とその駆動方法によれば、各画素がマトリク
ス状に配置されたマトリクス型表示部と、前記マトリク
ス型表示部の各画素への表示データ入力を制御する表示
部アドレス回路と、前記マトリクス表示部での表示デー
タを少なくとも一画面分記憶するビデオメモリと、前記
ビデオメモリ中に記憶された表示データのデータ更新時
に、データ更新されたアドレスに対応して、データの更
新を記録するデータ更新記録手段と、前記ビデオメモリ
から前記マトリクス型表示部への表示データ読みだし時
に、前記データ更新記録手段にて、読みだし当該アドレ
スの表示データの更新が記録されているビデオメモリの
アドレスについてのみ、前記表示部アドレス回路によ
り、当該ビデオメモリのアドレスに対応するマトリクス
型表示部内の対応画素に、ビデオメモリからの表示デー
タを読み出すように表示部アドレス回路を制御する表示
部アドレス制御手段よりなることを特徴とする。

【００１７】上記構成よれば、情報機器での表示部は表
示データが更新された画素のみが表示データの更新がな
され、それ以外の画素についてはアクティブ化されるこ
とがなく、非常に低消費電力化が図れる。

【００１８】請求項２記載の情報機器用表示装置とその
駆動方法によれば、前記ビデオメモリ読みだし時の各メ
モリ内アドレスを指定する読みだしアドレスカウンタ
と、前記データ更新記録手段にて表示データ更新が記録
されている場合には、前記読みだしアドレスカウンタの
値を基に前記表示部アドレス回路にて表示部アドレスが
指定されるように表示部アドレス制御手段が制御するこ
とを特徴とする。

【００１９】上記構成によればビデオメモリ読みだし用
のアドレスカウンタを基に表示部用のアドレスが指定さ
れるため、アドレスカウンタを表示部用に別個に持つ必
要がなく、回路構成の簡素化が図れる。

【００２０】請求項３記載の情報機器用表示装置によれ
ば、トランジスタ型のスイッチング素子と、前記スイッ
チング素子を介しての表示データを蓄積する表示データ
蓄積手段と、画素駆動回路とにより構成されることを特
徴とする。

【００２１】上記構成によれば、各画素にはトランジス
タをスイッチとして表示データ蓄積手段に表示データが
蓄えられるため、表示データを更新しない画素では表示
データ蓄積手段により表示データの維持がなされること
になる。

【００２２】請求項４記載の情報機器用表示装置によれ
ば、前記画素駆動回路によって駆動される表示手段は液
晶であることを特徴とする。

【００２３】上記構成によれば、受光素子である液晶を
表示手段として用いるため、いっそうの低消費電力化が
図れる。

【００２４】請求項５記載の情報機器用表示装置によれ
ば、前記画素駆動回路によって駆動される表示手段はエ
レクトロルミネッセンス素子であることを特徴とする。

【００２５】上記構成によれば、エレクトロルミネッセ
ンス素子を表示手段として用いるため画素内の表示デー
タ蓄積手段の構成が簡素化できる。

【００２６】請求項６記載の情報機器用表示装置とその
駆動方法によれば、前記マトリクス型表示部での表示劣
化が視認できない範囲での前記表示データ蓄積手段での
表示データ蓄積時間に対して、その時間よりも短い周期
で、前記表示部アドレス回路を制御し、前記マトリクス
表示部内の全画素の表示データを更新する全画素表示デ
ータ更新手段を有することを特徴とする。

【００２７】上記構成によれば、表示データ蓄積手段で
の表示に支障のない表示データ蓄積時間内での全画素の
表示データ更新を行うため、画像品質を劣化させること
がない。

【００２８】請求項７記載の情報機器によれば、請求項
１、あるいは請求項６記載の情報機器用表示装置とその
駆動方法を使用したことを特徴とする。

【００２９】上記構成によれば、低消費電力化された情
報機器用表示装置とその駆動方法を情報機器に採用する
ことにより、情報機器全体の低電力化（携帯情報機器の
場合には長電池寿命化）でき、発熱の低下や携帯型での
電池小型化による軽量化が図れる。

【００３０】

【発明の実施の形態】以下、本発明の実施形態を図面に
基づいて説明する。

【００３１】（実施例１）図１は請求項１記載の発明に
関わる情報機器用表示装置とその駆動方法の要部を示す
図である。

【００３２】１０１はビデオメモリであって、表示部１
０８内の各画素の表示データを格納するＶＲＡＭ１・１
０２と、表示部１０８内の画素で新しく更新された場合
（画素の表示の更新はＣＰＵ（図示せず）等からなされ
る）に、更新があることを知らせる更新データを格納す
るＶＲＡＭ２・１０３よりなる。この場合ＶＲＡＭ２・
１０３が請求項１に記載されたデータ更新記録手段であ
る。ＶＲＡＭ１・１０２、ＶＲＡＭ２・１０３のアドレ
ス番地Ｍは表示部１０８の総画素数をＮとするときにＭ
＞Ｎである。番地あたりのビット数はＶＲＡＭ１・１０
２が６ビット（表示部で６４階調の表示ができることに
なる）として、対応する番地のＶＲＡＭ２・１０３のビ
ット数は１ビットである。ビデオメモリ１０１への表示
データ書き込みが書き込みアドレス（Ｗアドレス）で指
定されたＶＲＡＭ１・１０２の番地に行われる。同時
に、同じＷアドレス番地で指定されるＶＲＡＭ２・１０
３の番地のビットに「１」が書き込まれる。

【００３３】ＶＲＡＭ１・１０２、ＶＲＡＭ２・１０３
からのデータ読みだしは、読みだしアドレス（Ｒアドレ
ス）カウンタ１０５の指示により行われる。ある読みだ
し番地に対応したＶＲＡＭ２・１０３のビットが「１」
の場合に、この番地でのＶＲＡＭ１・１０２から読み出
される表示データは、新しく更新されたものであること
を示しているので、ＡＮＤゲート１１０を介してＲアド
レスカウンタの内容が、列アドレスデコーダ１０５と行
アドレスデコーダ１０６へバス１１２を介して出力され
る。この場合ＲアドレスカウンタとＡＮＤゲート１１０
が請求項１に記載された表示部アドレス制御手段であ
る。Ｒアドレスカウンタ１０５のクロック信号はＲＣＬ
である。

【００３４】ＶＲＡＭ１・１０２から読み出された表示
データ（デジタル値）はＡ／Ｄ変換器１０４でアナログ
値の表示データへと変換される。

【００３５】１０５と１０６は列と行のアドレスデコー
ダである。１０５と１０６とが請求項１記載の表示部ア
ドレス回路である。例えばＲアドレスカウンタの上位ア
ドレス情報は列アドレスデコーダ１０５へ、下位アドレ
ス情報は行アドレスデコーダ１０６へ入力される。列ア
ドレスデコーダでデコードされた上位アドレス値に基づ
きＲｍはアクティブとなり、トランジスタ１０７をオン
させ、その時のの表示データＶＩＤを列側駆動端子Ｘｍ
へ出力する。一方、下位アドレス情報は行アドレスデコ
ーダ１０６でデコードされ、行側駆動端子Ｙｎへ出力さ
れる。そしてＸｍ、Ｙｎで指定される画素１０９に更新
された表示データが書き込まれる。

【００３６】次に図２のタイムチャートにより図１の動
作について補足する。Ｒアドレスカウンタ１０５のクロ
ック信号ＲＣＬは図のように連続信号であるが、ある周
期（例えばカウンタ値が飽和した時とか）毎に信号ＲＥ
Ｓを発生する。信号ＲＥＳの周期が従来技術での表示部
の表示データ更新周期に対応する。ＲＥＳはＶＲＡＭ２
・１０３の全番地のリセット（「０」の書き込み）を行
う。したがってＶＲＡＭ２・１０３にＷアドレスで指定
されるＶＲＡＭ１・１０２のある番地が更新される際
に、対応するＶＲＡＭ２・１０３の番地に「１」が書き
込まれるが、Ｒアドレス１１１で一回読み出されると、
ＲＥＳによって再び「０」となる。Ｒアドレスカウンタ
１０５からのＲアドレス１１１はＲＣＬによって順次変
化する。Ｒアドレスによって表示データがＶＲＡＭ１・
１０２から、更新データ１１３がＶＲＡＭ２・１０３か
ら読み出される。その際読み出された更新データが
「１」の時にはＡＮＤゲート１１０を介してＲアドレス
データが表示部１０８の画素アドレス信号１１２として
出力される。したがって更新される表示画素は全体の内
の一部だけということになる。情報機器においては、固
定の表示モードが多いし、例えばワード・プロセッサー
等のアプリケーション・ソフトの動作時でも表示画面上
で表示が更新されているのは、入力しようとする文字の
部分だけであり、この実施例での表示装置とその駆動方
法では消費電力が大幅に削減できることが理解できるで
あろう。

【００３７】またビデオメモリ１０１からの読みだしを
制御するＲアドレスカウンタ１０５の出力がＡＮＤゲー
ト１１０を介して表示部１０８の画素アドレス指定を兼
ねるようになっており、表示部１０８用に単独なアドレ
ス発生回路を備える必要がない。（請求項２に対応）（実施例２）図６は請求項３に関わる発明に関する図で
ある。図６は図１での画素１０９の構成を示している。

【００３８】６０１はトランジスタ型のスイッチング素
子であって、行アドレスデコーダ１０６の出力がアクテ
ィブでオンし、その時の列アドレスデコーダにより指定
されるトランジスタ１０７を介しての表示データを、そ
のドレイン端子に接続された表示データ蓄積手段として
の容量６０２に充電する。容量６０２に充電された表示
データにより画素駆動回路６０３は表示手段６０４を駆
動する。画素の表示内容が更新されるまでは容量６０２
により、前の表示内容が保持されるため、頻繁に表示デ
ータの更新を行う必要がない。

【００３９】（実施例３）図７は請求項４に関わる発明
に関する図である。図７は表示手段として液晶を選択し
た場合の図６の具体的構成図である。図８は図７につい
てのタイムチャートである７０１は６０１と同様、トラ
ンジスタ型スイッチング素子、７０５は６０２と同様、
表示データ蓄積手段としての容量、７０２は画素駆動回
路６０３の詳細、７１１は表示手段としての液晶であ
る。

【００４０】トランジスタ７０１のオン時にはトランジ
スタ７０７はオン、トランジスタ７０６はオフであるの
で、Ｘｍによる表示データの電荷が容量７０５に（負電
源Ｖ−との間に）充電される（この例では１／２（Ｖ₊
−Ｖ_-）−Ｖｃ）。Ｆは液晶を交流駆動するための基準
信号であって、通常３０Ｈｚ前後である。Ｆ＝「１」で
はＯＲゲート７０３、インバータ７０４、７０８の動作
によって、トランジスタ７０６、７１０はオフ、トラン
ジスタ７０７、７０９はオンであるので液晶駆動出力は
１／２（Ｖ₊−Ｖ_-）−Ｖｃとなる。次いでＦ＝「０」で
は、トランジスタ７０６、７１０はオン、７０７、７０
９はオフとなるので液晶駆動出力は、１／２（Ｖ₊−
Ｖ_-）に対して折り返した値１／２（Ｖ₊−Ｖ_-）＋Ｖｃ
となる。こうして液晶の交流駆動が達成される。

【００４１】（実施例４）図９は請求項５に関わる発明
に関する図である。

【００４２】９０１は６０１と同様、トランジスタ型ス
イッチング素子、９０２は６０２と同様、表示データ蓄
積手段としての容量、９０３は画素駆動回路６０３に対
応するソース・ホロワ型トランジスタである。９０４は
表示手段としてのエレクトロルミネッセンス素子（Ｅ
Ｌ；ＥｌｅｃｔｒｏＬｕｍｉｎｅｓｃｅｎｃｅ）であ
る。

【００４３】９０１はトランジスタ型のスイッチング素
子であって、行アドレスデコーダ１０６の出力がアクテ
ィブでオンし、その時の列アドレスデコーダにより指定
されるトランジスタ１０７を介しての表示データを、そ
のドレイン端子に接続された表示データ蓄積手段として
の容量９０２に充電する。容量９０２に蓄積された電荷
による電圧Ｖｃがトランジスタ９０３のゲート端子に印
加されることにより、そのドレイン端子と正電源Ｖ＋の
間に接続されたＥＬ素子はソースホロワで駆動される。
（ＥＬの駆動に関しては、例えばＬ．Ａｒｂｕｔｈｎｏ
ｔｅｔａｌ．、“Ａ２０００−ｌｐｉＡｃｔｉ
ｖｅ−ＭａｔｒｉｘＥＬＤｉｓｐｌａｙ”、ＳＩＤ
ＩｎｔｅｒｎａｔｉｏｎａｌＳｙｍｐｏｓｉｕｍ
ＤｉｇｅｓｔｏｆＴｅｃｈｎｉｃａｌＰａｐｅｒ
ｓ、Ｖｏｌ．ＸＸＸＶＩＩ、ｐｐ．３７４−３７７、Ｍ
ａｙ１９９６に詳しい）容量９０２はトランジスタ９０
３のゲート端子に接続されているため、電荷放電は少な
い。また（実施例３）で表示手段として液晶を用いる場
合よりも、交流駆動が不要な分、回路構成が簡単であ
る。

【００４４】（実施例５）図１０は請求項６に関わる発
明に関する図である。図１０は図１に回路１００１を付
け加えたものとなっており、図１と共通の符号を持つ構
成要素の機能は基本的に図１と共通である。図１１は図
１０に対応するタイムチャートである。

【００４５】１００１はＲＥＳ信号パルスを６０個計数
するカウンタである。６０個計数すると（例えば１００
１のコードが５９から０になった時に）１ＲＥＳ周期分
の幅でパルス１００２を出力する。１００２はＡＮＤゲ
ート１１０に入力されており、この１００２＝「１」の
期間で表示部１０８の表示データは全画素について更新
されることになる。

【００４６】ＲＥＳ周期を１／６０秒とすれば、１００
２の周期すなわち表示部１００８の全画素が更新される
周期は１秒となる。これは（実施例２）での表示手段が
液晶の場合、（実施例３）でのＥＬの場合のいずれで
も、表示データ蓄積手段としての容量に蓄えられた電荷
（表示データ）の放電経路、液晶あるいはトランジスタ
のゲート端子等のインピダンスが極めて高いことを考慮
すれば、十分な全画素更新周期と言える。（したがって
ユーザが表示部に対して表示劣化を認識することがな
い。）すなわち従来は１／６０秒毎に全画素の更新を行ってい
たのに対し、本発明では１秒毎及び一部の画素について
はもう少し頻度が高く表示データの更新を行うだけです
み、大きな消費電力削減となる。

【００４７】（実施例６）図１２は請求項７に関わる発
明に関する図である。１２０１は本発明による表示装置
及びその駆動方法を採用した情報機器の一例である。
今、この機器１２０１はワードプロセッサーのアプリケ
ーションを表示しており、ユーザは全体の文の中で「Ａ
ＳＩＳＴ」という単語の「Ｓ」の文字１２０２をカーソ
ル・キー１２０３で選択して修正したとする。この場合
全体の画面の中で、文字修正の前と後で表示データが更
新されたのは「Ｓ」の文字１２０２に関する画素のみで
ある。例えば、その画素領域を画面全体の１／１００と
仮定すれば、従来技術での表示装置及び駆動方法に比べ
て、表示制御に関わる消費電力は約１／１００に軽減さ
れることになる。これは特に電池駆動を前提とする携帯
型情報機器において、電池寿命を延ばすという点で効果
が大きい。

【００４８】

【発明の効果】以上、本発明によれば情報機器用表示装
置において、表示データが更新された画素にのみ表示デ
ータを供給せず、それ以外の画素については更新頻度が
減るので、表示に関わる消費電力を大きく軽減できる。

【００４９】また請求項２については表示部アドレス回
路をビデオメモリの読みだしアドレスカウンタと共用し
たため、回路規模を削減できる。

【００５０】請求項３から５については、各画素での表
示データの保持と、表示手段として液晶とＥＬを選択
し、それぞれに最適な画素駆動回路を提案することで、
請求項１での表示装置の表示を確かなものとしている。

【００５１】さらに全体画素についても表示に影響ない
周期で表示データの更新を行うため、表示品質が劣化す
ることがない。

【００５２】そうした表示装置及びその駆動方法を採用
した情報機器については、低消費電力化が図られるため
ユーザの利便性と商品性が向上する。

【図面の簡単な説明】

【図１】本発明による情報機器用表示装置の一実施例を
示す構成図。

【図２】図１各部のタイムチャート。

【図３】従来技術による情報機器用表示装置の構成図。

【図４】図３における列ドライバー３０５の構成図。

【図５】図３及び図４各部のタイムチャート。

【図６】図１における画素１０９の構成図。

【図７】図６において表示手段６０４が液晶の場合の画
素１０９の構成図。

【図８】図７各部のタイムチャート。

【図９】図６において表示手段６０４がＥＬの場合の画
素１０９の構成図。

【図１０】図１において全画素の更新を行う手段を付け
加えた構成図。

【図１１】図１０各部のタイムチャート。

【図１２】本発明による情報機器用表示装置及びその駆
動方法を採用した情報機器の正面図。

【符号の説明】

１０１．ビデオメモリ１０３．データ更新記録手段としてのＶＲＡＭ２１０５、１０６．表示部アドレス回路としての列アドレ
スデコーダ、行アドレスデコーダ１０５、１１０．表示部アドレス制御手段としてのＲ
（読みだし）アドレスカウンタ、ＡＮＤゲート１０８．マトリクス型表示部６０１、７０１、９０１．トランジスタ型スイッチング
手段６０２、７０５、９０２．表示データ蓄積手段としての
容量６０４．表示手段７１１．液晶９０４．エレクトロルミネッセンス素子１００１．全画素表示データ更新手段としての６０計数
カウンタ１２０１．情報機器

Claims

【特許請求の範囲】

【請求項１】各画素がマトリクス状に配置されたマトリ
クス型表示部と、前記マトリクス型表示部の各画素への表示データ入力を
制御する表示部アドレス回路と、前記マトリクス表示部での表示データを少なくとも一画
面分記憶するビデオメモリと、前記ビデオメモリ中に記憶された表示データのデータ更
新時に、データ更新されたアドレスに対応して、データ
の更新を記録するデータ更新記録手段と、前記ビデオメモリから前記マトリクス型表示部への表示
データ読みだし時に、前記データ更新記録手段にて、読
みだし当該アドレスの表示データの更新が記録されてい
るビデオメモリのアドレスについてのみ、前記表示部ア
ドレス回路により、当該ビデオメモリのアドレスに対応
するマトリクス型表示部内の対応画素に、ビデオメモリ
からの表示データを読み出すように表示部アドレス回路
を制御する表示部アドレス制御手段よりなることを特徴
とする情報機器用表示装置とその駆動方法。
【請求項２】前記ビデオメモリ読みだし時の各メモリ内
アドレスを指定する読みだしアドレスカウンタと、前記データ更新記録手段にて表示データ更新が記録され
ている場合には、前記読みだしアドレスカウンタの値を
基に前記表示部アドレス回路にて表示部アドレスが指定
されるように表示部アドレス制御手段が制御することを
特徴とする請求項１記載の情報機器用表示装置とその駆
動方法。
【請求項３】前記マトリクス型表示部の各画素は、トランジスタ型のスイッチング素子と、前記スイッチング素子を介しての表示データを蓄積する
表示データ蓄積手段と、画素駆動回路とにより構成されることを特徴とする請求
項１記載の情報機器用表示装置。
【請求項４】前記画素駆動回路によって駆動される表示
手段は液晶であることを特徴とする請求項１記載の情報
機器用表示装置。
【請求項５】前記画素駆動回路によって駆動される表示
手段はエレクトロルミネッセンス素子であることを特徴
とする請求項１記載の情報機器用表示装置。
【請求項６】前記マトリクス型表示部での表示劣化が視
認できない範囲での前記表示データ蓄積手段での表示デ
ータ蓄積時間に対して、その時間よりも短い周期で、前記表示部アドレス回路を
制御し、前記マトリクス表示部内の全画素の表示データ
を更新する全画素表示データ更新手段を有することを特
徴とする請求項３、あるいは請求項４、あるいは請求項
５記載の情報機器用表示装置とその駆動方法。
【請求項７】請求項１、あるいは請求項６記載の情報機
器用表示装置とその駆動方法を使用したことを特徴とす
る情報機器。