JPH10241363A5

JPH10241363A5 -

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Publication number: JPH10241363A5
Application number: JP1997043888A
Authority: JP
Filing date: 1997-02-27
Publication date: 2005-01-20
Anticipated expiration: 2017-02-27

Description

【００５１】
【課題を解決するための手段】
請求項１記載の同期型ダイナミック型半導体記憶装置は、一連のパルス列からなる外部クロック信号に同期して、制御信号およびアドレス信号を含む複数の外部信号を取込み、かつ、記憶データを出力する長方形形状の同期型ダイナミック型半導体記憶装置であって、行列状に配置される複数のメモリセルを有するメモリセルアレイと、外部クロック信号を受けて、第１の内部クロック信号を出力する第１のクロック発生手段と、第１の内部クロック信号および外部信号に応じて、同期型ダイナミック型半導体記憶装置のデータ出力動作を制御する制御手段と、複数の外部信号を受け、または記憶データを出力し、長方形形状の第１の辺方向に沿って配置される複数の入出力端子とを備え、複数の入出力端子は、外部クロック信号を受ける外部クロック入力端子と、外部クロック入力端子および制御手段を挟むように配置される第１および第２のデータ入出力端子とを含み、制御手段により制御され、第１の内部クロック信号に同期して外部からの行アドレス信号に応じてメモリセルアレイの対応する行を選択する行選択手段と、制御手段により制御され、第１の内部クロック信号に同期して列アドレス信号に応じてメモリセルアレイの対応する複数の列を選択し、選択された行および列に対応する複数のメモリセルの記憶データを読出す列選択手段と、外部クロック入力端子からの外部クロック信号を受けて、第２の内部クロック信号を出力する第２のクロック発生手段と、列選択手段からの対応する記憶データを受けて、第２の内部クロック信号に同期して、対応する第１および第２のデータ入出力端子に記憶データをそれぞれ出力する第１および第２のデータ出力手段とをさらに備える。
請求項２記載の同期型ダイナミック型半導体記憶装置は、一連のパルス列からなる外部クロック信号に同期して、制御信号およびアドレス信号を含む複数の外部信号を取込み、かつ、記憶データを出力する長方形形状の同期型ダイナミック型半導体記憶装置であって、長方形形状の、少なくとも長辺方向の中心軸および短辺方向の中心軸のいずれかに沿った所定の幅を有する余裕領域を残すように配置され、各々が行列状に配置される複数のメモリセルを含む偶数個のメモリセルプレーンを備え、余裕領域は、外部クロック信号を受けて、第１の内部クロック信号を出力する第１のクロック発生手段と、第１の内部クロック信号および外部信号に応じて、同期型ダイナミック型半導体記憶装置のデータ出力動作を制御する制御手段と、複数の外部信号を受け、または記憶データを出力し、余裕領域の沿う中心軸方向に沿って配置される複数の入出力端子とを含み、複数の入出力端子は、外部クロック信号を受ける外部クロック入力端子と、外部クロック入力端子および制御手段を挟むように配置される第１および第２のデータ入出力端子とを有し、余裕領域は、さらに、制御手段により制御され、第１の内部クロック信号に同期して外部からの行アドレス信号に応じてメモリセルプレーンの対応する行を選択する行選択手段と、制御手段により制御され、第１の内部クロック信号に同期して列アドレス信号に応じてメモリセルプレーンの対応する複数の列を選択し、選択された行および列に対応する複数のメモリセルの記憶データを読出す列選択手段と、外部クロック入出力端子からの外部クロック信号を受けて、第２の内部クロック信号を出力する第２のクロック発生手段と、列選択手段からの対応する記憶データを受けて、第２の内部クロック信号に同期して、対応する第１および第２のデータ入出力端子に記憶データをそれぞれ出力する第１および第２のデータ出力手段とを含む。

【００５２】
請求項３記載の同期型ダイナミック型半導体記憶装置は、請求項１または２記載の同期型ダイナミック型半導体記憶装置の構成に加えて、外部クロック入力端子に対応して設けられ、第１のクロック発生手段に外部クロック信号をバッファ処理して伝達する第１のクロック入力バッファ手段と、外部クロック入力端子に対応して設けられ、第２のクロック発生手段に外部クロック信号をバッファ処理して伝達する、第１のクロック入力バッファ手段よりも電流駆動能力の大きな第２のクロック入力バッファ手段とをさらに備える。

【００５３】
請求項４記載の同期型ダイナミック型半導体記憶装置は、請求項１または２記載の同期型ダイナミック型半導体記憶装置の構成に加えて、外部クロック入力端子に対応して設けられ、第１のクロック発生手段に外部クロック信号をバッファ処理して伝達する第１のクロック入力バッファ手段と、制御手段と前記第２のクロック発生手段間の距離に比較して第２のクロック発生手段に、より近接して配置され、外部クロック入力端子に与えられる外部クロック信号を、第２のクロック発生手段にバッファ処理して伝達する第２のクロック入力バッファ手段とをさらに備える。

【００５４】
請求項５記載の同期型ダイナミック型半導体記憶装置は、請求項４記載の同期型ダイナミック型半導体記憶装置の構成において、制御手段は、外部信号に応じて、データ読出モードが指定されている期間は、第２のクロック入力バッファ手段を活性状態とする。

【００５５】
請求項６記載の同期型ダイナミック型半導体記憶装置は、請求項４記載の同期型ダイナミック型半導体記憶装置の構成において、制御手段は、外部信号に応じて、セルフリフレッシュモードが指定されている期間中は、第１のクロック入力バッファ手段を非活性状態とする。

【００５６】
請求項７記載の同期型ダイナミック型半導体記憶装置は、請求項４記載の同期型ダイナミック型半導体記憶装置の構成に加えて、第２のクロック発生手段から第２のデータ出力手段に向かって配置され、第２のデータ出力手段に、第２の内部クロック信号を伝達する第１の配線と、第２のクロック発生手段から第１のデータ出力手段に向かって設置され、第１のデータ出力手段に、第２の内部クロック信号を伝達する第２の配線と、外部クロック入力端子から第１のクロック発生手段に向かって配置され、第１のクロック発生手段に外部クロック信号を伝達する第３の配線とをさらに備え、第１および第２の配線幅は、第３の配線の配線幅の１．５倍以上である。

【００５７】
請求項８記載の同期型ダイナミック型半導体記憶装置は、請求項４記載の同期型ダイナミック型半導体記憶装置の構成に加えて、第２のクロック発生手段から第２のデータ出力手段に向かって設置され、第２のデータ出力手段に、第２の内部クロック信号を伝達する第１の配線と、第２のクロック発生手段から第１のデータ出力手段に向かって配置され、第１のデータ出力手段に、第２の内部クロック信号を伝達する第２の配線と、外部クロック入力端子から第１のクロック発生手段に向かって配置され、第１のクロック発生手段に外部クロック信号を伝達する第３の配線と、制御手段と行選択手段および列選択手段とを接続する第４の配線とをさらに備え、第１および第２の配線と隣接する第４の配線との間の間隔は、第３の配線と隣接する第４の配線との間の間隔の１．５倍以上である。

【００５８】
請求項９記載の同期型ダイナミック型半導体記憶装置は、請求項４記載の同期型ダイナミック型半導体記憶装置の構成に加えて、列選択手段により選択された複数のメモリセルからの記憶データをそれぞれ受けて、増幅する複数のプリアンプ手段と、プリアンプ手段に対応して設けられ、対応するプリアンプ手段の指定された時点での出力を保持する複数のラッチ手段と、第２の内部クロック信号を受けて、ラッチ手段のデータ保持を行なうタイミングを制御する。
請求項１０記載の同期型ダイナミック型半導体記憶装置は、請求項１記載の同期型ダイナミック型半導体記憶装置の構成に加えて、外部クロック入力端子に対応して設けられ、第１のクロック発生手段に外部クロック信号をバッファ処理して伝達する第１のクロック入力バッファ手段と、制御手段と前記第２のクロック発生手段間の距離に比較して第２のクロック発生手段に、より近接して配置され、外部クロック入力端子に与えられる前記外部クロック信号を、第２のクロック発生手段にバッファ処理して伝達する第２のクロック入力バッファ手段とをさらに備え、第２のクロック入力バッファ手段および第２のクロック発生手段は、前記制御手段よりも、第２のグループの入力端子側に設けられ、第１の辺方向に沿って、第２のクロック発生手段から第２のデータ出力手段に向かって設置され、第２のデータ出力手段に、第２の内部クロック信号を伝達する第１の配線と、第１の辺方向に沿って、第１の配線と同一方向に第１の所定の長さ設置され、さらに折返されて、第１の辺方向に沿った第１の配線とは逆方向に第２の所定長さ設置されて、前記第１のデータ出力手段に、第２の内部クロック信号を伝達する第２の配線とをさらに備える。

【００６６】
請求項１１記載の同期型ダイナミック型半導体記憶装置は、請求項２記載の同期型ダイナミック型半導体記憶装置の構成に加えて、外部クロック入力端子に対応して設けられ、第１のクロック発生手段に外部クロック信号をバッファ処理して伝達する第１のクロック入力バッファ手段と、制御手段と前記第２のクロック発生手段間の距離に比較して第２のクロック発生手段に、より近接して配置され、外部クロック入力端子に与えられる前記外部クロック信号を、第２のクロック発生手段にバッファ処理して伝達する第２のクロック入力バッファ手段とをさらに備え、第２のクロック入力バッファ手段および第２のクロック発生手段は、制御手段よりも、第２のグループの入出力端子側に設けられ、余裕領域の沿う中心軸方向に沿って、第２のクロック発生手段から第２のデータ出力手段に向かって設置され、第２のデータ出力手段に、第２の内部クロック信号を伝達する第１の配線と、余裕領域の沿う中心軸方向に沿って、第１の配線と同一方向に第１の所定長さ設置され、さらに折返されて、余裕領域の沿う中心軸方向に沿った第１の配線とは逆方向に第２の所定長さ設置されて、第１のデータ出力手段に、第２の内部クロック信号を伝達する第２の配線とをさらに備える。

【０１９４】
【発明の効果】
請求項１記載の同期型ダイナミック型半導体記憶装置は、出力バッファ回路を駆動するための内部クロック信号を発生するクロック発生手段を、独立した構成としたので、出力バッファ回路への内部クロック信号の伝達が、データ読出動作において、クリティカルパスとなる場合であっても、その動作速度を向上させることが可能である。
請求項２記載の同期型ダイナミック型半導体記憶装置は、制御手段や、第１および第２のクロック発生手段が、偶数個のメモリセルプレーンの配置されていないチップ中央の余流領域に配置される構成となっているので、チップの行および列のいずれの方向から見ても、各メモリセルプレーンに対する制御手段等からの配線長が最短となるように配置することが可能で、配線遅延によるアクセス時間の増大を抑制することができる。さらに、データ出力手段への内部クロック信号は、独立した第２のクロック発生手段により供給されるので、データ出力手段への内部クロック信号の伝達遅延を抑制することが可能で、アクセス時間の増大を抑制することが可能である。

【０１９５】
請求項３記載の同期型ダイナミック型半導体記憶装置は、請求項１または２記載の同期型ダイナミック型半導体記憶装置の構成に加えて、出力バッファ回路を制御するための第２の内部クロック信号を発生する第２のクロック発生手段に外部クロック信号を伝達する第２のクロック入力バッファ手段の電流駆動能力を、他の内部回路を駆動するための第１の内部クロックを発生する第１のクロック発生手段に対する第１のクロック入力バッファ手段よりも大きくする構成としたので、出力バッファへのクロック信号の伝達が動作速度のクリティカルパスとなる場合でも、その動作速度を高速化することが可能である。

【０１９６】
請求項４記載の同期型ダイナミック型半導体記憶装置は、請求項１または２記載の同期型ダイナミック型半導体記憶装置の構成に加えて、出力バッファ回路を制御するための第２の内部クロック信号を発生する第２のクロック発生手段およびそれに近接し外部クロック信号を伝達する第２のクロック入力バッファ手段を、他の内部回路を駆動するための第１の内部クロックを発生する第１のクロック発生手段および第１のクロック入力バッファ手段とは別系統としたので、出力バッファへのクロック信号の伝達が動作速度のクリティカルパスとなる場合でも、その動作速度を高速化するための設計の自由度が向上する。

【０１９７】
請求項５記載の同期型ダイナミック型半導体記憶装置は、請求項４記載の同期型ダイナミック型半導体記憶装置の構成において、第２のクロック入力バッファ手段は、データ読出モード中において活性状態となる構成としたので、スタンバイ状態における消費電力の増大を抑制することが可能である。

【０１９８】
請求項６記載の同期型ダイナミック型半導体記憶装置は、請求項４記載の同期型ダイナミック型半導体記憶装置の構成に加えて、第１のクロック入力バッファ手段は、セルフリフレッシュモード期間中は非活性状態となるので、スタンバイ期間中の消費電力の増加を抑制することが可能となる。

【０１９９】
請求項７記載の同期型ダイナミック型半導体記憶装置は、請求項４記載の同期型ダイナミック型半導体記憶装置の構成に加えて、第２のクロック発生手段から、チップ端部に存在する出力バッファに対して第２の内部クロック信号を伝達する配線の配線幅が、それに隣接する他の配線幅よりも大きな構成としたので、第２の内部クロック信号の伝達を行なう配線の配線遅延を抑制することが可能である。

【０２００】
請求項８記載の同期型ダイナミック型半導体記憶装置は、請求項４記載の同期型ダイナミック型半導体記憶装置の構成において、第２のクロック発生手段から、チップ端部に存在する出力バッファ回路へ第２の内部クロック信号を伝達する配線の配線間隔が、他の配線の配線間隔よりも大きくする構成としたので、出力バッファ回路に対して、第２の内部クロック信号を伝達する配線の配線遅延を抑制することが可能である。

【０２０１】
請求項９記載の同期型ダイナミック型半導体記憶装置は、メモリセルから読出された読出データのラッチ動作のタイミングが、独立に設けられた第２のクロック発生手段からの第２の内部クロックによって制御される構成となっているので、メモリ容量の大容量化とともに、第２の内部クロック信号を伝達する配線長が長くなった場合でも、読出動作におけるアクセス時間の増大を抑制することが可能である。
請求項１０記載の同期型ダイナミック型半導体記憶装置は、第２のクロック発生手段から、チップの両端部に存在する出力バッファ回路へ第２の内部クロック信号を伝達する配線の配線長が、チップの両側に対して同一となるように構成することが可能で、第２の内部クロック信号のスキューを抑制することが可能である。

【０２１０】
請求項１１記載の同期型ダイナミック型半導体記憶装置は、第２のクロック発生手段から、チップの両端部に存在する出力バッファ回路へ第２の内部クロック信号を伝達する配線の配線長が、チップの両側に対して同一となるように構成することが可能で、第２の内部クロック信号のスキューを抑制することが可能である。

Claims

一連のパルス列からなる外部クロック信号に同期して、制御信号およびアドレス信号を含む複数の外部信号を取込み、かつ、記憶データを出力する長方形形状の同期型ダイナミック型半導体記憶装置であって、
行列状に配置される複数のメモリセルを有するメモリセルアレイと、
前記外部クロック信号を受けて、第１の内部クロック信号を出力する第１のクロック発生手段と、
前記第１の内部クロック信号および前記外部信号に応じて、前記同期型ダイナミック型半導体記憶装置のデータ出力動作を制御する制御手段と、
前記複数の外部信号を受け、または前記記憶データを出力し、前記長方形形状の第１の辺方向に沿って配置される複数の入出力端子とを備え、
前記複数の入出力端子は、
前記外部クロック信号を受ける外部クロック入力端子と、
前記外部クロック入力端子および前記制御手段を挟むように配置される第１および第２のデータ入出力端子とを含み、
前記制御手段により制御され、前記第１の内部クロック信号に同期して外部からの行アドレス信号に応じて前記メモリセルアレイの対応する行を選択する行選択手段と、
前記制御手段により制御され、前記第１の内部クロック信号に同期して列アドレス信号に応じて前記メモリセルアレイの対応する複数の列を選択し、選択された前記行および列に対応する複数の前記メモリセルの記憶データを読出す列選択手段と、
前記外部クロック入力端子からの前記外部クロック信号を受けて、第２の内部クロック信号を出力する第２のクロック発生手段と、
前記列選択手段からの対応する前記記憶データを受けて、前記第２の内部クロック信号に同期して、対応する前記第１および第２のデータ入出力端子に前記記憶データをそれぞれ出力する第１および第２のデータ出力手段とをさらに備える、同期型ダイナミック型半導体記憶装置。
一連のパルス列からなる外部クロック信号に同期して、制御信号およびアドレス信号を含む複数の外部信号を取込み、かつ、記憶データを出力する長方形形状の同期型ダイナミック型半導体記憶装置であって、
前記長方形形状の、少なくとも長辺方向の中心軸および短辺方向の中心軸のいずれかに沿った所定の幅を有する余裕領域を残すように配置され、各々が行列状に配置される複数のメモリセルを含む偶数個のメモリセルプレーンを備え、
前記余裕領域は、
前記外部クロック信号を受けて、第１の内部クロック信号を出力する第１のクロック発生手段と、
前記第１の内部クロック信号および前記外部信号に応じて、前記同期型ダイナミック型半導体記憶装置のデータ出力動作を制御する制御手段と、
前記複数の外部信号を受け、または前記記憶データを出力し、前記余裕領域の沿う中心軸方向に沿って配置される複数の入出力端子とを含み、
前記複数の入出力端子は、
前記外部クロック信号を受ける外部クロック入力端子と、
前記外部クロック入力端子および前記制御手段を挟むように配置される第１および第２のデータ入出力端子とを有し、
前記余裕領域は、さらに、
前記制御手段により制御され、前記第１の内部クロック信号に同期して外部からの行アドレス信号に応じて前記メモリセルプレーンの対応する行を選択する行選択手段と、
前記制御手段により制御され、前記第１の内部クロック信号に同期して列アドレス信号に応じて前記メモリセルプレーンの対応する複数の列を選択し、選択された前記行および列に対応する複数の前記メモリセルの記憶データを読出す列選択手段と、
前記外部クロック入出力端子からの前記外部クロック信号を受けて、第２の内部クロック信号を出力する第２のクロック発生手段と、
前記列選択手段からの対応する前記記憶データを受けて、前記第２の内部クロック信号に同期して、対応する前記第１および第２のデータ入出力端子に前記記憶データをそれぞれ出力する第１および第２のデータ出力手段とを含む、同期型ダイナミック型半導体記憶装置。
前記外部クロック入力端子に対応して設けられ、前記第１のクロック発生手段に前記外部クロック信号をバッファ処理して伝達する第１のクロック入力バッファ手段と、
前記外部クロック入力端子に対応して設けられ、前記第２のクロック発生手段に前記外部クロック信号をバッファ処理して伝達する、前記第１のクロック入力バッファ手段よりも電流駆動能力の大きな第２のクロック入力バッファ手段とをさらに備える、請求項１または２記載の同期型ダイナミック型半導体記憶装置。
前記外部クロック入力端子に対応して設けられ、前記第１のクロック発生手段に前記外部クロック信号をバッファ処理して伝達する第１のクロック入力バッファ手段と、
前記制御手段と前記第２のクロック発生手段間の距離に比較して前記第２のクロック発生手段に、より近接して配置され、前記外部クロック入力端子に与えられる前記外部クロック信号を、前記第２のクロック発生手段にバッファ処理して伝達する第２のクロック入力バッファ手段とをさらに備える、請求項１または２記載の同期型ダイナミック型半導体記憶装置。
前記制御手段は、前記外部信号に応じて、データ読出モードが指定されている期間は、前記第２のクロック入力バッファ手段を活性状態とする、請求項４記載の同期型ダイナミック型半導体記憶装置。
前記制御手段は、前記外部信号に応じて、セルフリフレッシュモードが指定されている期間中は、前記第１のクロック入力バッファ手段を非活性状態とする、請求項４記載の同期型ダイナミック型半導体記憶装置。
前記第２のクロック発生手段から前記第２のデータ出力手段に向かって配置され、前記第２のデータ出力手段に、前記第２の内部クロック信号を伝達する第１の配線と、
前記第２のクロック発生手段から前記第１のデータ出力手段に向かって設置され、前記第１のデータ出力手段に、前記第２の内部クロック信号を伝達する第２の配線と、
前記外部クロック入力端子から前記第１のクロック発生手段に向かって配置され、前記第１のクロック発生手段に前記外部クロック信号を伝達する第３の配線とをさらに備え、
前記第１および第２の配線幅は、前記第３の配線の配線幅の１．５倍以上である、請求項４記載の同期型ダイナミック型半導体記憶装置。
前記第２のクロック発生手段から前記第２のデータ出力手段に向かって設置され、前記第２のデータ出力手段に、前記第第２の内部クロック信号を伝達する第１の配線と、
前記第２のクロック発生手段から前記第１のデータ出力手段に向かって配置され、前記第１のデータ出力手段に、前記第２の内部クロック信号を伝達する第２の配線と、
前記外部クロック入力端子から前記第１のクロック発生手段に向かって配置され、前記第１のクロック発生手段に前記外部クロック信号を伝達する第３の配線と、
前記制御手段と前記行選択手段および前記列選択手段とを接続する第４の配線とをさらに備え、
前記第１および第２の配線と隣接する前記第４の配線との間の間隔は、前記第３の配線と隣接する前記第４の配線との間の間隔の１．５倍以上である、請求項４記載の同期型ダイナミック型半導体記憶装置。
前記列選択手段により選択された複数のメモリセルからの記憶データをそれぞれ受けて、増幅する複数のプリアンプ手段と、
前記プリアンプ手段に対応して設けられ、対応するプリアンプ手段の指定された時点での出力を保持する複数のラッチ手段と、
前記第２の内部クロック信号を受けて、前記ラッチ手段のデータ保持を行なうタイミングを制御する、複数のローカル制御手段とをさらに備える、請求項４記載の同期型ダイナミック型半導体記憶装置。
前記外部クロック入力端子に対応して設けられ、前記第１のクロック発生手段に前記外部クロック信号をバッファ処理して伝達する第１のクロック入力バッファ手段と、
前記制御手段と前記第２のクロック発生手段間の距離に比較して前記第２のクロック発生手段に、より近接して配置され、前記外部クロック入力端子に与えられる前記外部クロック信号を、前記第２のクロック発生手段にバッファ処理して伝達する第２のクロック入力バッファ手段とをさらに備え、
前記第２のクロック入力バッファ手段および前記第２のクロック発生手段は、前記制御手段よりも、前記第２のグループの入力端子側に設けられ、
前記第１の辺方向に沿って、前記第２のクロック発生手段から前記第２のデータ出力手段に向かって設置され、前記第２のデータ出力手段に、前記第２の内部クロック信号を伝達する第１の配線と、
前記第１の辺方向に沿って、前記第１の配線と同一方向に第１の所定の長さ設置され、さらに折返されて、前記第１の辺方向に沿った前記第１の配線とは逆方向に第２の所定長さ設置されて、前記第１のデータ出力手段に、前記第２の内部クロック信号を伝達する第２の配線とをさらに備える、請求項１記載の同期型ダイナミック型半導体記憶装置。
前記外部クロック入力端子に対応して設けられ、前記第１のクロック発生手段に前記外部クロック信号をバッファ処理して伝達する第１のクロック入力バッファ手段と、
前記制御手段と前記第２のクロック発生手段間の距離に比例して前記第２のクロック発生手段に、より近接して配置され、前記外部クロック入力端子に与えられる前記外部クロック信号を、前記第２のクロック発生手段にバッファ処理して伝達する第２のクロック入力バッファ手段とをさらに備え、
前記第２のクロック入力バッファ手段および前記第２のクロック発生手段は、前記制御手段よりも、前記第２のグループの入出力端子側に設けられ、
前記余裕領域の沿う中心軸方向に沿って、前記第２のクロック発生手段から前記第２のデータ出力手段に向かって設置され、前記第２のデータ出力手段に、前記第２の内部クロック信号を伝達する第１の配線と、
前記余裕領域の沿う中心軸方向に沿って、前記第１の配線と同一方向に第１の所定長さ設置され、さらに折返されて、前記余裕領域の沿う中心軸方向に沿った前記第１の配線とは逆方向に第２の所定長さ設置されて、前記第１のデータ出力手段に、前記第２の内部クロック信号を伝達する第２の配線とをさらに備える、請求項２記載の同期型ダイナミック型半導体記憶装置。