JPH10242153A - 半導体ウエハ、半導体ウエハの製造方法、半導体装置および半導体装置の製造方法 - Google Patents

半導体ウエハ、半導体ウエハの製造方法、半導体装置および半導体装置の製造方法

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JPH10242153A
JPH10242153A JP9042034A JP4203497A JPH10242153A JP H10242153 A JPH10242153 A JP H10242153A JP 9042034 A JP9042034 A JP 9042034A JP 4203497 A JP4203497 A JP 4203497A JP H10242153 A JPH10242153 A JP H10242153A
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wafer
single crystal
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英嗣 石田
Seiichi Isomae
誠一 磯前
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Abstract

(57)【要約】 【目的】ホウ素イオン注入し且つ転位の発生を抑制した
良質の半導体ウエハを提供する。また、この半導体ウエ
ハを用いて製造した半導体装置の製造歩留まりを向上さ
せる。 【解決手段】ホウ素イオンと炭素イオンとを注入した半
導体基板を用いて製造したエピタキシャルウエハおよび
これを用いた半導体装置、およびその製造方法を提供す
る。 【効果】良質の半導体ウエハを提供出来る。また、これ
を用いた半導体装置は良好の特性を保ちつつ製造歩留ま
りの向上を図り得る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体ウエハ、半
導体ウエハの製造方法、半導体装置および半導体装置の
製造方法に関する。特に、半導体基板本体の表面にエピ
タキシャル層を形成する、いわゆるエピタキシャルウエ
ハおよびそれを用いた半導体装置に適用して有効な技術
に関するものである。
【０００２】
【従来の技術】エピタキシャルウエハは、鏡面仕上げを
施した半導体ウエハの主面上にエピタキシャル成長法に
よりエピタキシャル層を設けてなる構造の半導体ウエハ
である。
【０００３】エピタキシャルウエハは、ソフトエラー抑
制やラッチアップ耐性に優れている上、エピタキシャル
層上に形成されるゲート絶縁膜の耐圧特性が良好でゲー
ト絶縁膜の欠陥密度を大幅に低減できる等の特徴を有し
ており、半導体集積回路装置の製造技術への適用が進め
られている。こうしたエピタキシャルウエハの製造方法
については、例えば特開平7-045526号公報などに見られ
る。
【０００４】このエピタキシャル成長層を持つシリコン
ウエハの基板にはラッチアップ、ソフトエラーの低減、
また重金属、特に鉄に対するゲッタリングサイト提供の
観点から、ホウ素濃度がエピタキシャル成長層よりも高
い場合がある。ホウ素は結晶引き上げ時に導入する方法
と引き上げ後に例えばイオン打ち込みによって導入する
方法があり、後者については例えば特開平08-17841にあ
るようにシリコン基板にホウ素イオンを打ち込んだ後、
エピタキシャル成長を行い、エピタキシャルウエハを製
造する方法が知られている。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
技術においては半導体装置の製造工程の熱処理中に、ホ
ウ素のイオン打ち込みによって生じた半導体ウエハ中の
のホウ素の高濃度領域から転位が発生する。この転位は
半導体装置の製造工程の熱処理中に半導体装置の活性領
域を形成する領域にまで上昇し、結果として半導体装置
の歩留まりを悪化させている。
【０００６】本発明の目的は上記ホウ素の含有領域に起
因する転位の発生を抑制したエピタキシャル成長層を持
つ半導体ウエハおよびこれを用いた半導体装置および半
導体装置の製造方法に係わる技術を提供するものであ
る。
【０００７】
【課題を解決するための手段】先ず、本願において開示
される発明のうち、代表的なもの概要を以下に例示す
る。
【０００８】（１）本発明の半導体ウエハは、ホウ素と
炭素とを少なくとも含有する半導体基板本体の表面に、
半導体単結晶層を有することを特徴とする。特にホウ素
を含有する半導体基体本体に局在する炭素を有せしめ
る。尚、本明細書で「局在」なる用語を用いているが、
イオン打込み等による分布を伴うことは言うまでもな
い。
【０００９】（２）更に、本発明の半導体ウエハは、ホ
ウ素と炭素とを少なくとも含有する半導体基板本体に半
導体単結晶層を有し、この半導体単結晶層はエピタキシ
ャル成長にて形成され且つ前記半導体基板本体の導電型
と同一導電型なるものである。
【００１０】（３）本発明の半導体ウエハの製造方法
は、少なくともホウ素と局在せしめられた炭素とを含有
する半導体基板本体に、前記不純物と同一導電形の半導
体単結晶層をエピタキシャル成長にて形成する工程を有
するものである。多くの場合、前記半導体単結晶層の不
純物は前記半導体基体が前記ホウ素および局在する炭素
を含有せしめる前の設計上の濃度と略同一濃度の不純物
を含有させる。
【００１１】（４）更に、本発明の半導体装置の製造方
法は、少なくともホウ素と局在する炭素を含有する半導
体基板本体に、前記不純物と同一導電形で、エピタキシ
ャル成長した半導体単結晶層を有する半導体基体を準備
し、前記半導体単結晶層上に酸化膜を形成する工程とを
有するものである。多くの場合、前記半導体単結晶層の
不純物は前記半導体基体が前記ホウ素および局在する炭
素を含有せしめる前の設計上の濃度と略同一濃度の不純
物を含有させる。
【００１２】（５）本発明の半導体装置は、ホウ素と炭
素とを少なくとも含有する半導体基板本体の表面に半導
体単結晶層を有し、当該半導体単結晶層を母材として少
なくとも半導体活性領域が形成されてなるものである。
【００１３】（６）また、本発明の半導体装置の製造方
法は、ホウ素と炭素を含有する半導体基板本体の表面
に、前記不純物と同一導電形の半導体単結晶層をエピタ
キシャル成長にて形成する工程と、前記半導体単結晶層
の深さ方向に向かって不純物濃度が次第に低下するよう
な第１半導体領域を前記半導体単結晶層の表面から前記
半導体基板本体の上部にかけて形成する工程と、前記第
１半導体領域上に酸化膜を形成する工程とを有するもの
である。多くの場合、前記半導体単結晶層の不純物は前
記半導体基体が前記ホウ素および局在する炭素を含有せ
しめる前の設計上の濃度と略同一濃度の不純物を含有さ
せる。
【００１４】この場合、ホウ素と炭素を含有する半導体
基板本体の表面に、エピタキシャル成長にて前記不純物
と同一導電形の半導体単結晶層を有する半導体基体を、
あらかじめ準備しても良い。
【００１５】（７）また、本発明の半導体装置の製造方
法は、前記第１半導体領域を形成する工程に際して、前
記半導体単結晶層に不純物をイオン打ち込みした後、そ
の打ち込まれた不純物を熱拡散する工程を有するもので
ある。
【００１６】また、前記第１半導体領域が相補形ＭＯＳ
・ＦＥＴ回路形成用のウエルとするのが有用である。
【００１７】次いで、本発明の基本的な手段を図１を用
いて説明する。図１はその基本工程をその順序に示して
いる。シリコン基板を準備する。このシリコン基板は、
例えばチョクラルスキ法を用いて作成されたインゴット
より薄板状にウエハとして切り出されたものである。そ
して、例えば、酸素濃度がJEIDA換算で9×1017atms・cm
-3含有し、通例導電型はｐ型、ホウ素の含有量は1.3×1
015atms・cm-3、抵抗率は１０オーム・センチメートル
である。
【００１８】本発明においては、図１の(a)に示すごと
くシリコン基板１０１にホウ素イオン１０３を注入する
と共に、図１の(b)に示すごとく炭素イオン１０４も注
入する。かかる不純物の注入の順序は、（１）両元素を
同時に注入しても良いし、（２）ホウ素イオンを注入し
た後、炭素イオンを注入しても良いし、あるいは（３）
その逆に炭素イオンを注入した後、ホウ素イオンを注入
しても良い。また、それぞれのイオン種の投影飛程は一
致させた方が望ましい。
【００１９】イオン注入は通常、10keVより200keV程度
の範囲の加速エネルギーで行う。さらに、高エネルギ
ー、例えば数MeVをもとることも出来る。基板の深さ方
向でのイオンの分布について例示すれば、一般に加速エ
ネルギーを10keVでホウ素を、（１００）面に垂直にイ
オン注入した場合、ホウ素は基板の深さ位置、約30nmを
中心に分布する。200keVで注入した場合、ホウ素は基板
の深さ位置、約550nmを中心に分布する。一方、炭素イ
オンの場合、加速エネルギーを10keVで（１００）面に
垂直にイオン注入した場合、炭素は基板の深さ位置、約
30nmを中心に分布する。200keVで注入した場合、炭素は
基板の深さ位置、約300nmを中心に分布する。このよう
にホウ素および炭素は局在させられる。
【００２０】ここでホウ素イオンのドーズ量は1×1011c
m-2〜2×1015 atms・cm-2の範囲が望ましい。一方、炭
素イオンのドーズ量は1×1011 atms・cm-2〜1×1016 at
ms・cm-2の範囲が望ましい。余り高濃度の炭素注入はそ
の後の半導体装置の製造に好ましくない。
【００２１】尚、シリコン基板の主面は、通例半導体装
置の分野では、（１００）面およびこの近傍の結晶面が
採用されている。勿論、本発明は他の結晶面においても
適用可能である。
【００２２】ホウ素イオンおよび炭素イオンを注入した
後、通例の半導体装置の製造で行われるイオン打ち込み
時の損傷の回復の為の熱処理を行う。さらに図１の(c)
に示す如くエピタキシャル層１０２の成長を行う。ここ
でイオン打ち込み損傷の回復の為の熱処理はエピタキシ
ャル成長炉中で行っても良い。
【００２３】エピタキシャル層の厚さは、実用的に概ね
次のごとく考えれば良い。その下限は、後述するＭＯＳ
・ＦＥＴにおけるゲート絶縁膜の厚さの半分以上の厚さ
である。また、エピタキシャル層の厚さの上限は、製品
や製造条件等によって異なるので、一概にいえないが、
略５μｍ以下が好ましい。これらの点については実施例
２において半導体装置との関係において説明される。
【００２４】図２は比較の為の製造工程の基本を示して
いる。図２の(a)の如くシリコン基板１０１にホウ素イ
オン１０３を注入し、シリコン基板にホウ素の高濃度領
域１０６を形成する。そして、イオン打ち込み時の損傷
回復の為の熱処理をした後に、図２の(b)に示す如くエ
ピタキシャル層１０２の成長を行っている。
【００２５】こうした比較例に比べ、本発明によれば、
炭素イオンの注入がホウ素イオンの打ち込み損傷を低減
する効果があるので、ホウ素イオンの注入による誘起欠
陥が低減され、良質のエピタキシャルウエハを得ること
が出来る。
【００２６】そして、上記した本発明の半導体ウエハの
製造方法によれば、高い半導体装置特性および信頼性を
実現可能な半導体ウエハのコストを低減することが可能
となる。
【００２７】また、上記した本発明の半導体装置の製造
方法によれば、半導体単結晶層上にＭＯＳＦＥＴのゲー
ト絶縁膜を形成することにより、膜質のより良好なゲー
ト絶縁膜を形成することができるので、ゲート絶縁膜の
耐圧を向上でき、ゲート絶縁膜の欠陥密度を極めて低減
することが可能となる。従って、高い素子特性および信
頼性を持つ半導体集積回路装置のコストを低減すること
が可能となる。このことによって、不良発生を低減で
き、且つ歩留りを向上させることが可能となる。
【００２８】また、上記した本発明の半導体集装置の製
造方法によれば、半導体単結晶層の下層の半導体基板本
体の不純物濃度を半導体単結晶層の不純物濃度よりも高
くしたことにより、半導体基板本体の抵抗が相対的に低
くなるので、ラッチアップ耐性を向上させることが可能
となる。
【００２９】また、上記した本発明の半導体装置の製造
方法によれば、第１半導体領域をイオン打ち込み方法お
よび熱拡散法によって形成することにより、エピタキシ
ャルウエハを用いて半導体集積回路装置を製造する際
に、設計変更や製造プロセスの変更等を伴わず、通例の
半導体ウエハを用いた半導体集積回路装置と同一の方法
をそのまま使用して半導体集積回路装置を製造すること
が可能となる。
【００３０】また、上記した本発明の半導体装置の製造
方法によれば、例えば酸素析出物や空孔クラスタ等の欠
陥が少ない半導体単結晶層上にダイナミック形ランダム
アクセスメモリのメモリセルを設けたことにより、メモ
リセルのトランスファＭＯＳ・ＦＥＴにおけるソース領
域およびドレイン領域における接合リーク電流を低減す
ることができる。また、メモリセルのキャパシタの電荷
のリークを抑制でき、電荷蓄積時間を長くすることがで
きるので、リフレッシュ特性を向上させることができ
る。したがって、ダイナミック形ランダムアクセスメモ
リの性能、信頼性および歩留りを向上させることが可能
となる。
【００３１】尚、以下に述べる実施例ではダイナミック
形ランダムアクセスメモリを用いた半導体集積回路装置
の例を説明したが、その変形形態あるいはその他の半導
体装置においても本発明の効果を得ることが出来ること
はいうまでもない。その他の半導体装置の代表的な例を
あげれば、ＳＲＡＭ(Static Random Memory)，ＲＯＭ(R
ead Only Memory)，ＥＥＰＲＯＭ(Electrically Erasab
le Programmable ROM)，フラッシュメモリ(Flash Memor
y)、あるいはマイコンなどの論理回路、バイポーラトラ
ンジスタを有する半導体集積回路装置、ＢｉＣＭＯＳ回
路などをあげることが出来る。
【００３２】例えば、例えば酸素析出物や空孔クラスタ
等の欠陥が少ないエピタキシャル層上にスタティック形
ランダムアクセスメモリのメモリセルを設けることによ
り、メモリセルを構成するＭＯＳ・ＦＥＴにおけるソー
ス領域およびドレイン領域における接合リーク電流を低
減することができるので、データリテンションレベルを
向上させることができ、データリテンション不良率を低
減することが可能となる。
【００３３】また、例えば酸素析出物や空孔クラスタ等
の欠陥が少ないエピタキシャル層上にデータを電気的に
消去および書き込むことが可能なリードオンリメモリの
メモリセルを設けることにより、データ書き込み耐性を
向上させることができ、データ消去のバラツキを低減す
ることが可能となる。
【００３４】
【発明の実施の形態】
実施例１ 本発明の一つの実施例を図１を用いて説明する。直径が
２０センチメートル、結晶面が（１００）のシリコンウ
エハ１０１に、図１の(a)に示す如くホウ素イオン１０
３を注入する。このシリコンウエハは、例えばチョクラ
ルスキ法を用いて作成されたインゴットより切り出さ
れ、酸素濃度がJEIDA換算で9×1017atms・cm-3含有す
る。導電型はｐ型、抵抗率が１０オーム・センチメート
ルである。
【００３５】ホウ素イオンの注入は加速エネルギ１００
keVで、ドーズ量は1×1014atms・cm-2であった。ここで
ホウ素イオンのドーズ量は1×1011cm-2〜2×1015atms・
cm-2の範囲が望ましい。また、形成する半導体装置の仕
様にもよるが、ホウ素イオンのドーズ量は1×1013atms
・cm-2〜1×1015atms・cm-2、より好ましくは5×1013at
ms・cm-2〜5×1014atms・cm-2の範囲を用いることが多
い。また、加速エネルギは10keV 〜 100keVの範囲が多
用される。
【００３６】また、ホウ素イオン注入に当って、直接の
ホウ素イオンの代わりに２フッ化ホウ素イオンを注入し
ても良い。
【００３７】次いで図１の(b)に示す如く準備されたシ
リコン・ウエハに炭素イオン１０４を注入する。炭素イ
オンの注入に当って、加速エネルギは１９０keV、ドー
ズ量は1×1015atms・cm-2とした。ここで、炭素イオン
のドーズ量は1×1011atms・cm-2〜1×1016 atms・cm-2
の範囲が望ましい。また、形成する半導体装置の仕様に
もよるが、炭素イオンのドーズ量は1×1014 atms・cm-2
〜1×1016 atms・cm-2の範囲を用いることが多い。ま
た、加速エネルギは10keV 〜 200keVの範囲が好まし
い。
【００３８】こうして準備されたシリコンウエハは、次
いでエピタキシャル成長炉中で水素雰囲気で温度１００
０℃、加熱時間１５分の熱処理を行い、イオン打ち込み
損傷を回復させる。この後、こうして準備したシリコン
ウエハ上に、厚さ1μmシリコン層を通常の方法によって
エピタキシャル成長を行い、エピタキシャルウエハを作
成した。エピタキシャル成長は、例えばモノシラン（Ｓ
ｉＨ4）ガスと水素（Ｈ2）ガスとを用い、９８０℃程度
のＣＶＤ法(Chemical Vapor Deposition)による。
【００３９】尚、エピタキシャル成長自体は通例の方法
に従って良い。例えば、「シリコンの科学、ＵＣＳ半導
体基盤技術研究会編、リアライズ社発行、１９９６年」
などに詳しい。
【００４０】この場合、エピタキシャル成長層１０２の
不純物濃度は、局在させるホウ素、局在させる炭素の注
入前のシリコン基板本体１０１における設計上の不純物
濃度と実質的に等しくなるように設計されている。本例
のエピタキシャル層１０２にはｐ型不純物、例えばホウ
素が導入されるが、一般には1.3×1015 atms・cm-3程度
である。あらかじめ、基板側にイオン注入したホウ素や
炭素のエピタキシャル成長中でのエピタキシャル成長層
への拡散は、実質的に無視できる。これは、当該エピタ
キシャル層の形成の為の成長時間が１０分以下と短時間
である為である。
【００４１】本発明の半導体ウエハの製造方法によれ
ば、高い素子特性および信頼性を実現可能な半導体ウエ
ハを提供することが出来る。更に、高価な半導体基板を
用いることなく、その製造コストを低減することが可能
となる。
【００４２】実施例２ 本発明の他の実施例である半導体装置およびその製造方
法の例を説明する。
【００４３】図３は半導体集積回路装置の要部断面図、
図４は図３の半導体集積回路装置の製造工程中において
用いられる半導体ウエハの平面図、図５〜図８は図３の
半導体集積回路装置の製造工程中における要部断面図で
ある。
【００４４】本実施例２の半導体集積回路装置１を構成
する半導体基板２は、図３に示すごとく半導体基板本体
２Ｓと、エピタキシャル層２Ｅとから構成されている。
そして、通常、半導体基板本体にはゲッタリング層（捕
縛領域）２Ｇが設けられている。ゲッタリング層２Ｇ
は、重金属元素を捕縛するための機能層である。
【００４５】半導体基板本体２Ｓは、例えば厚さ700-80
0μｍ程度のｐ―形のシリコンウエハ等からなる。半導
体基板本体２Ｓには、例えばｐ形不純物のホウ素がイン
ゴット結晶引き上げ時に、既に導入されており、その不
純物濃度は、例えば１．３×１０15ａｔｍｓ・ｃｍ3程
度である。
【００４６】半導体基板本体２Ｓの主面上に、例えばｐ
―形のＳｉのエピタキシャル層２Ｅが形成され、いはゆ
るエピタキシャルウエハを構成している。エピタキシャ
ル層２Ｅは、例えばｐ形不純物のホウ素が導入されてお
り、前述した通り、その不純物濃度は半導体基板本体２
Ｓの設計上の不純物濃度と等しい。
【００４７】本発明においては、これまで説明してきた
ように、あらかじめ半導体基板本体にホウ素イオンおよ
び炭素イオンが注入されている。この状態を図１０にみ
ることができる。但し、図１０は半導体集積回路装置を
作成した後の不純物濃度の分布を示している。図１０に
おいて２Ｅと表示した領域はエピタキシャル層、２Ｓと
表示した領域は半導体基板本体部分を示している。こう
した不純物濃度は二次イオン質量分析器を用いて測定さ
れる。図１０ではホウ素、炭素とも局在した状態を示し
ている。
【００４８】尚、図３より図９では半導体基板本体２Ｓ
内に局在するホウ素イオンおよび炭素イオンは図示して
いない。これは実施例１に示したものと同様の状態であ
る。
【００４９】ここで、設計上の不純物濃度とは、許容値
を含むことを当然意味している。すなわち、設計上の不
純物濃度と等しいとは、半導体基板本体２Ｓの設計上の
不純物濃度が〔不純物濃度値：Ａ〕±〔許容値：α〕で
表され、半導体基板本体２Ｓの実際の不純物濃度がＡの
場合、エピタキシャル層２Ｅの実際の不純物濃度がＡ±
αの範囲内であれば半導体基板本体２Ｓとエピタキシャ
ル層２Ｅとの不純物濃度は等しいと判断することを意味
している。
【００５０】このように、本実施例２においては、改良
されたエピタキシャルウエハを用い、 高価なｐ+形の半
導体基板本体を用いていないので、半導体基板２のコス
トを半分近くまで下げることができる。
【００５１】エピタキシャル層２Ｅの厚さは、例えば１
μｍ程度であり、比較的薄く形成されている。このた
め、以下の効果が得られる。
【００５２】エピタキシャル層２Ｅの厚さの下限は、後
述するＭＯＳ・ＦＥＴにおけるゲート絶縁膜の厚さの半
分以上の厚さである。これは、ＭＯＳ・ＦＥＴのゲート
絶縁膜を形成する際、ゲート絶縁膜の厚さの半分が半導
体基板２側に入り込むことを考慮して設定されている。
【００５３】すなわち、エピタキシャル層２Ｅの厚さを
ゲート絶縁膜の厚さの半分より薄くした場合、エピタキ
シャル層２Ｅ上にゲート絶縁膜を形成する際に、エピタ
キシャル層２Ｅの全体がゲート絶縁膜に食われてしまう
結果、ゲート絶縁膜が半導体基板本体２Ｓの上面に形成
される構造となり、エピタキシャル層２Ｅ上にゲート絶
縁膜を形成する場合の効果、すなわち、良好なゲート絶
縁膜を形成でき、ゲート絶縁膜の耐圧向上等の効果が得
られなくなるからである。
【００５４】更に、半導体基板本体２Ｓの主面上に突起
があったとしてもその突起を無視できる程度のものとす
ることができる。また、半導体ウエハ上にエピタキシャ
ル層を形成する際に生ずる半導体ウエハの主面外周近傍
に突起（クラウン）を抑制することができる。
【００５５】エピタキシャル層の厚さの上限は、製品や
製造条件等によって異なるので一概に言えないが、例え
ば５μｍ以下が好ましい。第１にエピタキシャル層２Ｅ
の上面の平坦性を確保できる。エピタキシャル層の厚さ
を厚くすると、それだけ半導体基体本体２Ｓの主面上の
高低差も大きくなる。第２のウエハのコストを低価格に
抑えることが出来る。第３には半導体基体２Ｓの主面に
突起があったとしても、この程度の厚さとすれば、この
突起による大きな高低差は生じない。
【００５６】エピタキシャル層２Ｅの主面上に例えば二
酸化シリコン（ＳｉＯ2）からなるフィールド絶縁膜３
に囲まれた素子形成領域が形成され、この領域には、
ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ
Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）回路等の所
定の電子回路が形成されている。 ＣＭＯＳ回路はｎチ
ャネルＭＯＳ・ＦＥＴ（以下、単にｎＭＯＳという）４
ＮおよびｐチャネルＭＯＳ・ＦＥＴ（以下、単にｐＭＯ
Ｓという）４Ｐによる周知のものである。なお、フィー
ルド絶縁膜３の下層にはチャネルストッパ領域（図示は
せず）が、が形成されている。
【００５７】上記ＭＯＳ・ＦＥＴの具体的構造は、例え
ばＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）
構造のＭＯＳ・ＦＥＴとしても良く、また、これらの例
に限定されるものではない。
【００５８】半導体領域４Ｎａ，４ＮｂはｎＭＯＳ４Ｎ
のソース・ドレイン領域となる一対の不純物領域であ
る。その深さは例えば０．５μｍ程度であり、エピタキ
シャル層２Ｅの厚さの範囲内に形成されている。尚、符
号４Ｎｃおよび４Ｎｄは各々ゲート電極である。エピタ
キシャル層２Ｅ上に形成されたゲート絶縁膜４Ｎｃは、
例えば厚さ１８０Å程度のＳｉＯ2等からなる。このよ
うに、本方法によれば、良好な膜質のゲート絶縁膜４Ｎ
ｃを形成することができ、ゲート絶縁膜４Ｎｃの耐圧を
向上させることが可能となる。また、ゲート絶縁膜４Ｎ
ｃの欠陥密度（所定範囲内において欠陥が発生する数）
を１桁以上も改善（低減）することが可能となる。
【００５９】ゲート電極４Ｎｄは、 例えば低抵抗ポリ
シリコンの単層膜あるいは低抵抗ポリシリコン膜上にＷ
Ｓｉ２等のようなシリサイド膜を積層した構造など通例
のもので良い。
【００６０】一方、ｐＭＯＳ４Ｐは、半導体基板２の上
部に形成されたｎウエル６内に形成されている。ｎウエ
ル６には、例えばｎ形不純物のリンまたはヒ素が導入さ
れており、その不純物濃度は、例えば１×１０13 ａｔ
ｍｓ・ｃｍ2程度である。ｎウエル６の深さは、例えば
１．５〜４μｍ程度であり、エピタキシャル層２Ｅより
も深い位置にまで及んでいる。
【００６１】ｐＭＯＳ４Ｐは、以下の構成要素を有して
いる。半導体領域４Ｐａ，４ＰｂはｐＭＯＳ４Ｐのソー
ス・ドレイン領域となる一対の不純物領域である。その
深さは例えば０．５μｍ程度であり、エピタキシャル層
２Ｅの厚さの範囲内に形成されている。尚、符号４Ｐｃ
および４Ｐｄは各々ゲート電極である。エピタキシャル
層２Ｅ上に形成されたゲート絶縁膜４Ｐｃは、例えば厚
さ１８０Å程度のＳｉＯ2等からなる。半導体領域４Ｐ
ａ，４Ｐｂの深さは、例えば０．５μｍ程度であり、エ
ピタキシャル層２Ｅの厚さの範囲内に形成されている。
【００６２】エピタキシャル層２Ｅ上に形成されたゲー
ト絶縁膜４Ｐｃは、例えば厚さ１８０Å程度のＳｉＯ2
等からなる。これにより、ゲート絶縁膜の膜質等に対し
てｎＭＯＳ４Ｎで説明したのと同じ効果を得ることが出
来る。
【００６３】ゲート電極４Ｐｄは、上記ｎＭＯＳ４Ｎで
説明したと同様に構成される。
【００６４】なお、半導体領域５Ｓａおよび半導体領域
５Ｓｂは、各々のＭＯＳの基板電位を設定するための領
域で、例えばリンまたはヒ素が導入されたｎ形不純物領
域である。
【００６５】半導体基板２上には、例えばＳｉＯ2から
なる絶縁膜７が堆積され、上記したｎＭＯＳ４Ｎの半導
体領域４Ｎａ，４Ｎｂ、ｐＭＯＳ４Ｐの半導体領域４Ｐ
ａ，４ｐｂおよび基板電位用の半導体領域５Ｓａ，５Ｓ
ｂが露出するような接続孔８が穿孔されている。
【００６６】接続孔８を通じて、上記したｎＭＯＳ４Ｎ
の半導体領域４Ｎａ，４Ｎｂはそれぞれ電極９Ｎａ，９
Ｎｂと電気的に接続されている。また、ｐＭＯＳ４Ｐの
半導体領域４Ｐａ，４Ｐｂは、接続孔８を通じてそれぞ
れ電極９Ｐａ，９Ｐｂと電気的に接続されている。そし
て、ｎＭＯＳ４Ｎの半導体領域４Ｎｂは、電極９Ｎｂ，
９Ｐｂ間を接続する第１層配線１０を通じてｐＭＯＳ４
Ｐの半導体領域４Ｐｂと電気的に接続されている。ま
た、基板電位用の半導体領域５Ｓａ，５Ｓｂは、それぞ
れ電極９Ｓａ，９Ｓｂと電気的に接続されている。
【００６７】絶縁膜７上には、例えばＳｉＯ2 膜と窒
化ケイ素（Ｓｉ3 Ｎ4）とを下層から順に積層してなる
表面保護膜１１が堆積されている。
【００６８】次に、本実施例２の半導体集積回路装置の
製造方法を図４〜図９によって説明する。
【００６９】まず、チョクラルスキー法等によって製造
された結晶面方位が〈１００〉方位の円柱状のｐ―形Ｓ
ｉ単結晶を準備する。この際の不純物は、例えばｐ形不
純物のホウ素で不純物濃度は１．３×１０15ａｔｏｍｓ
・ｃｍ―3程度ある。
【００７０】続いて、そのＳｉ単結晶を薄板状に切り出
し、鏡面ウエハ２Ｗを製造する。この際、面取り処理や
化学的エッチング法等による表面の清浄化処理および加
工歪の除去処理、その薄板の主面の化学機械研磨法等に
よる鏡面研磨などの諸技術は通例に従って良い。図４に
その平面図を示す。
【００７１】次に、通例のイオン注入方法を用いて、鏡
面ウエハ２Ｗの主面にホウ素イオンを注入する。この
時、加速エネルギーは100keV、ドーズ量は５×１０14ａ
ｔｏｍｓ・ｃｍ―2であった。更に、同様に炭素イオン
を注入する。この時、加速エネルギーは190keV、ドーズ
量は１×１０15ａｔｏｍｓ・ｃｍ―2であった。ここ
で、ホウ素イオンの代わりに２フッ化ホウ素イオンを注
入しても良い。また、ホウ素と炭素の注入の順序も逆に
しても良いし、同時に注入しても良い。
【００７２】次いで、実際的な要請から、図５に示すよ
うに、鏡面ウエハ２Ｗの裏面に、例えばポリシリコンを
CVD(Chemical Vapor Deposition)法等によって堆積する
ことによりゲッタリング層２Ｇを形成する。
【００７３】続いて、鏡面ウエハ２Ｗの主面（鏡面側）
上に、例えば厚さ１μｍ程度の比較的薄いｐ―形Ｓｉ単
結晶からなるエピタキシャル層２Ｅを形成することによ
り、エピタキシャルウエハ２ＷＥが完成する。尚、エピ
タキシャル層２Ｅの形成は例えばモノシラン（Ｓｉ
Ｈ4）ガスと水素（Ｈ2）ガスとを用い、ＣＶＤ法（エピ
タキシャル成長法）によれば良い。エピタキシャル層２
Ｅの不純物濃度は、鏡面ウエハ２Ｗにおける設計上の不
純物濃度と等しくなるように設定されている。尚、この
エピタキシャル層の形成に先立って実質的な無欠陥層を
形成しても良い。
【００７４】その後、イオン注入用マスクをエピタキシ
ャルウエハ２ＷＥ上に形成した後、図６に示すように、
例えばｎ形不純物のリンまたはヒ素をイオン注入法等に
よって導入した後、熱処理を施すことにより、ｎウエル
６を形成する。
【００７５】このｎウエル６の不純物濃度は、例えば１
×１０13ａｔｍｓ・ｃｍ―2程度であり、ｎウエル６の
深さは、例えば１．５〜４μｍ程度で、エピタキシャル
層２Ｅよりも深い位置にまで及んでいる。
【００７６】次いで、図７に示すように、通例のＬＯＣ
ＯＳ法等によって、例えばＳｉＯ２等からなるフィール
ド絶縁膜３がエピタキシャル層２Ｅの主面上に形成され
る。更にフィールド絶縁膜３に囲まれた素子形成領域に
熱酸化法等によって、例えば厚さ１８０Å程度のＳｉＯ
２等からなるゲート絶縁膜４Ｎｃ，４Ｐｃを形成する。
【００７７】本実施例２においては、ゲート絶縁膜４Ｎ
ｃ，４Ｐｃをエピタキシャル層２Ｅ上に形成することに
より、より良好な膜質のゲート絶縁膜４Ｎｃ，４Ｐｃを
形成することができ、ゲート絶縁膜４Ｎｃ，４Ｐｃの耐
圧を向上させることが可能となっている。また、ゲート
絶縁膜４Ｎｃ，４Ｐｃの欠陥密度を１桁以上も改善する
ことが可能である。
【００７８】続いて、図８に示すように、例えば低抵抗
ポリシリコンからなるゲート電極４Ｎｄ，４Ｐｄを形成
する。更に、少なくともこのゲート電極４Ｎｄ，４Ｐｄ
を介して、ソース領域およびドレイン領域となる一対の
半導体領域４Ｎａ，４Ｎｂおよび半導体領域４Ｐａ，４
Ｐｂをイオン打ち込みにより形成し、ｎＭＯＳ４Ｎおよ
びｐＭＯＳ４Ｐを形成する。
【００７９】その後、半導体領域５Ｓａ，５Ｓｂをそれ
ぞれ形成した後、図９に示すように、エピタキシャルウ
エハ２ＷＥ上に、例えばＳｉＯ2からなる絶縁膜７をＣ
ＶＤ法等によって堆積する。
【００８０】次いで、絶縁膜７の所定位置に接続孔８を
穿孔した後、エピタキシャルウエハ２ＷＥ上に、例えば
Ａｌ−Ｓｉ−Ｃｕ合金からなる導体膜９をスパッタリン
グ法または蒸着法等によって堆積する。この導体膜９を
ドライエッチング法等によってパターニングすることに
より、図３に示した電極９Ｎａ，９Ｎｂ，９Ｐａ，９Ｐ
ｂ，９Ｓａ，９Ｓｂおよび第１層配線１０を形成する。
【００８１】こうして準備した半導体基板上に、例えば
ＳｉＯ2 からなる絶縁膜およびＳｉ3 Ｎ4 からなる
絶縁膜をＣＶＤ法等によって順に堆積することにより表
面保護膜１１を形成する。そして、シリコンウエハよ
り、個々の半導体チップに分割することにより、図３に
示した半導体集積回路装置１が完成する。
【００８２】図１１は上述の製造方法を４Ｍ・ＤＲＡＭ
の製造プロセスに適用し、半導体基板本体への炭素イオ
ンのイオン打ち込み量と半導体装置の歩留まりの関係を
示したものである。横軸は炭素イオンの打ち込み量、縦
軸は半導体装置の歩留まりを示している。図１１よりわ
かるように、炭素の打ち込み量の１×１０11ａｔｏｍｓ
・ｃｍ―2以上で、歩留まりを顕著に向上する。また、
１×１０14ａｔｏｍｓ・ｃｍ―2より１×１０16ａｔｏ
ｍｓ・ｃｍ―2がわけても好ましい。
【００８３】
【発明の効果】本発明の半導体ウエハによれば高信頼性
で良好な装置特性を可能ならしめる。
【００８４】本発明の半導体ウエハの製造方法によれば
高価な高濃度半導体基板を用いないで、且つエピタキシ
ャルウエハにおける転位の発生を抑制し、良質の半導体
ウエハを提供できる。
【００８５】本発明の半導体装置の製造方法によれば、
良質のエピタキシャル層を母材として半導体装置を製造
可能となる。また、良質のエピタキシャル層にＭＯＳ・
ＦＥＴのゲート絶縁膜を形成することにより、膜質の良
好なゲート絶縁膜を形成することができるので、ゲート
絶縁膜の耐圧を向上でき、ゲート絶縁膜の欠陥密度を低
減することが可能となる。従って、半導体集積回路装置
の性能、製造歩留りおよび信頼性を向上させ得る。合わ
せて、半導体集積回路装置のコスト低減を図り得る。
【００８６】本発明の半導体集積回路装置の製造方法に
よれば、半導体基板本体に半導体単結晶層の不純物濃度
よりも不純物濃度の高い領域を形成したことにより、半
導体基板本体の抵抗が相対的に低くなるので、ラッチア
ップ耐性を向上させることが可能となる。したがって、
半導体集積回路装置の性能、製造歩留りおよび信頼性を
さらに向上させることが可能となる。
【図面の簡単な説明】
【図１】本発明のエピタキシャルウエハの製造工程を示
す要部断面図である。
【図２】従来のホウ素イオン注入されたエピタキシャル
ウエハの製造工程を示す要部断面図である。
【図３】本発明の一実施例である半導体集積回路装置の
要部の断面図である。
【図４】本発明の一実施例である半導体集積回路装置の
製造工程中において用いられる半導体ウエハの平面図で
ある。
【図５】本発明の一実施例である半導体集積回路装置の
製造工程中におけるエピタキシャルウエハの要部の断面
図である。
【図６】本発明の一実施例である半導体集積回路装置の
製造工程中における半導体集積回路装置の要部の断面図
である。
【図７】図３の半導体集積回路装置の製造工程中におけ
る 図６に続く半導体集積回路装置の要部の断面図であ
る。
【図８】図３の半導体集積回路装置の製造工程中におけ
る図７に続く半導体集積回路装置の要部の断面図であ
る。
【図９】図３の半導体集積回路装置の製造工程中におけ
る図８に続く半導体集積回路装置の要部の断面図であ
る。
【図１０】半導体ウエハにおける不純物分布図である。
【図１１】本発明の半導体装置の歩留まりを示す図であ
る。
【符号の説明】
１０１：シリコン基板、１０２：エピタキシャル成長
層、１０３：ホウ素イオン １０４：炭素イオン、１０５：ホウ素、炭素の高濃度領
域 １０６：ホウ素の高濃度領域 １：半導体集積回路装置、２：半導体基板、２Ａ：無欠
陥層 ２Ｂ：ｐ+ 形の半導体領域（高濃度の半導体領域） ２Ｓ：半導体基板本体 ２Ｅ：エピタキシャル層（半導体単結晶層） ２Ｇ：ゲッタリング層（捕縛領域） ２Ｗ：鏡面ウエハ、２ＷＥ：エピタキシャルウエハ（半
導体ウエハ） ３：フィールド絶縁膜、４Ｎ：ｎチャネルＭＯＳ・ＦＥ
Ｔ ４Ｎａ，４Ｎｂ：半導体領域 ４Ｎｃ：ゲート絶縁膜、４Ｎｄ：ゲート電極 ４Ｐ：ｐチャネルＭＯＳ・ＦＥＴ、４Ｐａ，４Ｐｂ：半
導体領域 ４Ｐｃ：ゲート絶縁膜、４Ｐｄ：ゲート電極、５Ｓａ，
５Ｓｂ：半導体領域 ６：ｎウエル、６ｎ，６ｎ１，６ｎ２：ｎウエル（第１
半導体領域） ６ｐ，６ｐ１〜６ｐ３：ｐウエル（第１半導体領域） ７，７ａ，７ｂ，７ｃ：絶縁膜、８，８ａ：接続孔、
９：導体膜 ９Ｎａ，９Ｎｂ，９Ｐａ，９Ｐｂ，９Ｓａ，９Ｓｂ：電
極 １０：第１層配線、１１：表面保護膜

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】少なくともホウ素と局在せしめられた炭素
    とを含有する半導体基板本体に、半導体単結晶層を有す
    ることを特徴とする半導体ウエハ。
  2. 【請求項２】前記半導体単結晶層はエピタキシャル成長
    により形成され且つ前記半導体基板本体の導電型と同一
    導電型なることを特徴とする請求項第１項記載の半導体
    ウエハ。
  3. 【請求項３】少なくともホウ素と局在せしめられた炭素
    とを含有する半導体基板本体にエピタキシャル成長によ
    り半導体単結晶層を形成することを特徴とする半導体ウ
    エハの製造方法。
  4. 【請求項４】所定の半導体基板本体に、少なくともホウ
    素および局在せしめられた炭素を含有せしめる工程と、
    こうして準備された当該半導体基板本体にエピタキシャ
    ル成長により半導体単結晶層を形成する工程とを有する
    ことを特徴とする半導体ウエハの製造方法。
  5. 【請求項５】請求項４記載の半導体ウエハの製造方法に
    おいて、前記半導体単結晶層を形成する工程に先立っ
    て、前記半導体単結晶基板本体の表面に実質的な無欠陥
    層を形成する工程を有することを特徴とする半導体ウエ
    ハの製造方法。
  6. 【請求項６】少なくともホウ素と炭素とを少なくとも含
    有する半導体基板本体に半導体単結晶層を有し、当該半
    導体単結晶層を母材として少なくとも半導体活性領域が
    形成されてなることを特徴とする半導体装置。
  7. 【請求項７】少なくともホウ素と炭素とを含有する半導
    体基板本体に半導体単結晶層を有し、当該半導体単結晶
    層上に酸化膜を有することを特徴とする半導体装置。
  8. 【請求項８】少なくともホウ素と炭素とを含有する半導
    体基板本体に半導体単結晶層を有する半導体ウエハを準
    備し、前記半導体単結晶層上に酸化膜を形成することを
    特徴とする半導体装置の製造方法。
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