JPH10242401A - 半導体装置の保護回路 - Google Patents

半導体装置の保護回路

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JPH10242401A
JPH10242401A JP9364446A JP36444697A JPH10242401A JP H10242401 A JPH10242401 A JP H10242401A JP 9364446 A JP9364446 A JP 9364446A JP 36444697 A JP36444697 A JP 36444697A JP H10242401 A JPH10242401 A JP H10242401A
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

(57)【要約】 【課題】 静電気等のサージから半導体装置を保護する
信頼性の高い保護回路を少ない回路規模で実現すること
が目的である。 【解決手段】 ｐ型ウェル１６上にｎ型不純物領域１を
形成し、ｎ型不純物領域１及びｐ型ウェル１６により形
成されるダイオードＤ１とｎ型のトランジスタ２５のゲ
ート電極３とを接続する。これによりチャネル領域６４
とゲート電極３の電位差を低減しゲート酸化膜１１を保
護する。ｎ型不純物領域１を、ソース領域２とｐ型不純
物領域５の間であってソース領域２側の領域に形成す
る。ドレイン領域４、ｐ型ウェル１６、ｎ型不純物領域
１で構成されるバイポーラがオンしないようにレイアウ
トを工夫する。１個の最小寸法のコンタクト７をｎ型不
純物領域１に形成する。金属シリサイド膜を形成する場
合には素子分離膜に重ならないようにする。出力バッフ
ァ、入力バッファ、入出力バッファ、異なる電源系の回
路ブロック間のインターフェース回路等に適用可能であ
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置を静電気
等のサージから保護する保護回路に関する。
【０００２】
【背景技術及び発明が解決しようとする課題】図１
（Ａ）に、第一従来例の保護回路を示す。この第一従来
例では、出力バッファ２０２を構成するトランジスタ２
０３、２０４のドレイン領域は、パッド２０１に直接接
続される。またトランジスタ２０３、２０４のゲート電
極は、内部回路２０５、２０６に直接接続される。
【０００３】しかしながら、この第一従来例には、静電
気等のサージがパッド２０１に加えられた場合に、アバ
ランシェブレイクを起こすドレイン領域を有するトラン
ジスタ２０３、２０４自身のゲート絶縁膜の静電破壊や
特性変動を招くという問題がある。
【０００４】このような第一従来例の問題を解決するも
のとして、特開平５−２７５６２４号公報、特開平２−
２７７２６５号公報に開示される第二、第三従来例が知
られている。
【０００５】第二従来例では図１（Ｂ）に示すように、
パッド２１１に対して、出力バッファ２１２と並列にト
ランジスタ２１５が接続される。そしてトランジスタ２
１５のゲート電極には、常時オンになっているトランジ
スタ２１６が接続される。この第二従来例では、トラン
ジスタ２１５を設けることで、出力バッファ２１２等を
保護している。また常時オンになっているトランジスタ
２１６をトランジスタ２１５のゲート電極に接続するこ
とで、トランジスタ２１５のゲート絶縁膜が静電破壊さ
れるのを防止している。
【０００６】第三従来例では図１（Ｃ）に示すように、
パッド２２１に対して、入力バッファ２２２と並列にト
ランジスタ２２４、２２５が接続される。またトランジ
スタ２２４、２２５のゲート電極には抵抗２２６、２２
７が接続される。この第三の従来例では、トランジスタ
２２４、２２５を設けることで、入力バッファ２２２等
を保護している。また抵抗２２６、２２７をトランジス
タ２２４、２２５のゲート電極に接続することで、トラ
ンジスタ２２４、２２５のゲート絶縁膜が静電破壊され
るのを防止している。
【０００７】しかしながら、図１（Ｂ）の第二従来例で
は、出力バッファ２１２以外に、別のトランジスタ２１
５、２１６が必要になる。このため、保護回路の占有面
積が大きくなり、チップ面積の増大化を招く。
【０００８】また図１（Ｂ）の第二従来例では、抵抗成
分を有するトランジスタ２１６がトランジスタ２１５の
ゲート電極に接続される。従って、パッド２１１の電位
が急激に変化した場合に、この電位変化に対してトラン
ジスタ２１５のゲート電極の電位が追従できず、トラン
ジスタ２１５のゲート絶縁膜が静電破壊されるという問
題がある。また図１（Ｃ）の第三従来例のようにトラン
ジスタ２２４、２２５のゲート電極に抵抗２２６、２２
７を接続する構成には、パッド２２１の電位が急激に変
化した場合に、この電位変化に対するゲート電極の電位
の追従が遅れるという問題がある。
【０００９】本発明は、以上のような課題を解決するた
めになされたものであり、その目的とするところは、小
さな回路規模で半導体装置を十分に保護できる保護回路
を提供することにある。
【００１０】
【課題を解決するための手段】上記課題を解決するため
に本発明に係る半導体装置の保護回路は、第一導電型の
第一領域に形成され、ゲート電極、ドレイン領域、及び
電源電位が与えられるソース領域を有する第二導電型の
トランジスタと、前記第一導電型の第一領域に少なくと
も一部が重なり合うように形成され、前記電源電位が与
えられる第一導電型の第一不純物領域と、前記第一導電
型の第一領域に形成され、トランジスタの構成要素とな
らない第二導電型の第二不純物領域とを含み、前記第二
導電型のトランジスタの前記ゲート電極が、前記第二不
純物領域に電気的に接続されていることを特徴とする。
【００１１】本発明では、急激な静電気等のサージに対
しアバランシェブレイクを起こすドレイン領域を有する
トランジスタのゲート電極が、ドレイン領域と同一導電
型であり第一領域に存在する第二不純物領域に接続され
る。従ってドレイン領域のアバランシェブレイクによる
第一領域（チャネル領域）の電位変化は、第一領域と第
二不純物領域からなるダイオードを介しゲート電極に伝
えられることになる。これによりゲート電極とチャネル
領域の電位差が瞬時に緩和され、ゲート絶縁膜の破壊や
特性変動が防止される。この結果、アバランシェブレイ
クを起こすドレイン領域を有するトランジスタの、静電
気などのサージに対する耐性を強めることが可能にな
る。
【００１２】また本発明は、前記ソース領域と該ソース
領域に対向する位置に形成される前記第一不純物領域と
の間であって、前記ゲート電極を基準として前記ソース
領域側の領域に、前記第二不純物領域が形成されている
ことを特徴とする。このような領域に第二不純物領域を
形成することで、空きスペースの有効利用を図れ、効率
の良いレイアウトが可能になる。また第二不純物領域を
ドレイン領域から離すことが可能となり、ドレイン領
域、第一領域及び第二不純物領域で構成されるバイポー
ラがオンしないようにすることが可能となる。
【００１３】また本発明は、前記ゲート電極を前記第一
不純物領域側に延長したゲート電極延長部に形成される
第二コンタクトと、前記第二コンタクトを介して前記ゲ
ート電極に接続される配線層と、前記配線層と前記第二
不純物領域との間を接続する第一コンタクトとを含むこ
とを特徴とする。このようにすることで、第二コンタク
トに隣接する領域に作り出される空きスペースを有効で
き、効率の良いレイアウトが可能となる。
【００１４】また本発明は、前記ドレイン領域に形成さ
れるドレインコンタクトと前記ソース領域に形成される
ソースコンタクトとの間の距離をＬ１、前記ドレインコ
ンタクトと前記第二不純物領域に形成される第一コンタ
クトとの間の距離をＬ２とした場合に、Ｌ２がＬ１より
も長いことを特徴とする。また本発明は、前記ドレイン
領域に形成されるドレインコンタクトと前記ソース領域
に形成されるソースコンタクトとの間の寄生抵抗をＲ
１、前記ドレインコンタクトと前記第二不純物領域に形
成される第一コンタクトとの間の寄生抵抗をＲ２とした
場合に、Ｒ２がＲ１よりも大きいことを特徴とする。こ
のようにすることで、ドレイン領域、第一領域及び第二
不純物領域で構成されるバイポーラがオンしないように
すること可能となり、第二不純物領域が電流経路になる
ことを防止できる。これにより、第二不純物領域を、ゲ
ート電極との接続が可能な限り最小の面積で形成するこ
とが可能となる。
【００１５】また本発明は、半導体装置を保護する際
に、前記ドレイン領域と前記第一領域と前記ソース領域
とにより構成される第一バイポーラがオンになり且つ前
記ドレイン領域と前記第一領域と前記第二不純物領域と
により構成される第二バイポーラがオンにならないよう
に、前記ドレイン領域、前記ソース領域、前記第一、第
二不純物領域をレイアウトすることを特徴とする。この
ように第一バイポーラがオンになり第二バイポーラがオ
ンにならないようにする手法としては、上記のようにＬ
２＞Ｌ１、Ｒ２＞Ｒ１とする手法以外にも、例えば第二
不純物領域の近くに第一不純物領域を形成する等の種々
の手法を考えることができる。
【００１６】また本発明は、前記ゲート電極と前記第二
不純物領域とを電気的に接続するための最小寸法の一個
の第一コンタクトが、前記第二不純物領域に形成されて
いることを特徴とする。このようにすることで、最小の
占有面積で、ゲート電極を第二不純物領域に電気的に接
続することが可能となる。これにより保護回路のレイア
ウト面積を小さくでき、チップ面積の縮小化を図れる。
なお、本発明においては、第二不純物領域が大電流の電
流経路にならないように、レイアウトの工夫を行うこと
が望まれる。
【００１７】また本発明は、前記第二不純物領域の周囲
の素子分離膜に重なり合わないように前記第二不純物領
域に金属シリサイド層が形成され、前記ゲート電極と前
記金属シリサイド層とを電気的に接続するための第一コ
ンタクトが、前記金属シリサイド層に形成されているこ
とを特徴とする。このようにすることで、第一コンタク
トでのオーミック接続を実現できると共に、静電気等の
サージによる半導体装置の破壊を有効に防止できる。
【００１８】また本発明は、前記ゲート電極及び前記第
二不純物領域に与えられる信号の電源電位と、前記第一
不純物領域に与えられる電源電位とを、前記第二不純物
領域と前記第一領域により形成されるダイオードをオン
させない電位に設定することを特徴とする。このように
することで、第二不純物領域と第一領域とにより形成さ
れるダイオードがオンしてリーク電流が発生するのを有
効に防止できる。
【００１９】この場合、、前記ゲート電極及び前記第二
不純物領域に与えられる信号の電源電位を、前記第一不
純物領域に与えられる電源電位と同電位にすることが望
ましい。
【００２０】また本発明では、パッドに接続される出力
バッファ、入力バッファ及び入出力バッファの少なくと
も１つを保護することを特徴とする。このようにするこ
とで、静電気等のサージに対する耐性が高く且つレイア
ウト面積の小さい出力バッファ、入力バッファ、入出力
バッファを提供できるようになる。これにより、信頼性
の向上を図りながらチップ面積の縮小化を図れるように
なる。
【００２１】また本発明は、第一電源系で動作する第一
回路ブロックと該第一電源系と異なる第二電源系で動作
する第二回路ブロックとの間のインターフェース回路を
保護することを特徴とする。このようにすることで第一
電源系からのサージにより第二回路ブロックの回路が破
壊したり、第二電源系からのサージにより第一回路ブロ
ックの回路が破壊したりする等の事態を防止できるよう
になる。
【００２２】
【発明の実施の形態】以下、本発明の良好な実施形態に
ついて説明する。なお以下では、第一導電型をｐ型と
し、第二導電型をｎ型として説明する。またトランジス
タとしてＭＯＳ型トランジスタを用いた場合を例にとり
説明する。しかしながら、本発明は、第一導電型がｎ型
であり、第二導電型がｐ型である場合にも適用できる。
またＭＯＳ型トランジスタ以外にも、ＭＩＳ型トランジ
スタなどの種々のトランジスタに適用できる。
【００２３】１．本実施形態の構成 図２（Ａ）に、本実施形態の保護回路の平面図の一例を
示す。また図２（Ｂ）に、図２（Ａ）におけるＡ−Ｂ線
の断面概念図を示す。
【００２４】図２（Ａ）、（Ｂ）において、ｎ型のトラ
ンジスタ２５は、半導体基板１７のｐ型ウェル１６（第
一領域）に形成される。またトランジスタ２５は、ソー
ス領域２、ポリシリコン等からなるゲート電極３、及び
ドレイン領域４を有する。ここでソース領域２は接地電
位（下側電源電位）に接続される。またドレイン領域３
は、図示しないパッドに接続される。
【００２５】ｐ型不純物領域５（第一の不純物領域）
は、拡散、イオン注入等の製造プロセスを用いてｐ型ウ
ェル１６に形成される。このｐ型不純物領域５は、ｐ型
ウェル１６に電位を与えるためのものである。そしてｐ
型不純物領域５には接地電位が与えられるため、ｐ型ウ
ェル１６にも接地電位が与えられることになる。なおｐ
型不純物領域５は、少なくともその一部がｐ型ウェル１
６に重なり合うように形成されていればよい。
【００２６】ｎ型不純物領域１（第二不純物領域）は、
拡散、イオン注入等の製造プロセスを用いてｐ型ウェル
１６に形成される。そして、このｎ型不純物領域１とｐ
型ウェル１６とによりダイオードＤ１が形成される。な
お本実施形態では、ｎ型不純物領域１がトランジスタの
構成要素とならないようになっている。
【００２７】そして本実施形態の特徴は、トランジスタ
２５のゲート電極３が、ｎ型不純物領域１に電気的に接
続される点にある。これにより、小さな回路規模で半導
体装置を十分に保護できる保護回路を提供できるように
なる。
【００２８】なお図２（Ａ）、（Ｂ）では、ゲート電極
３は、アルミ、銅、チタン、タングステンなどの金属の
配線層６やコンタクト７、８を介してｎ型不純物領域１
に接続される。但し、ゲート電極３をｎ型不純物領域１
に電気的に接続する構成はこれに限らず、例えばゲート
電極３を、ｎ型不純物領域１に直接接続する構成（スル
ーホールコンタクト）等、種々の変形実施が可能であ
る。
【００２９】２．本実施形態の動作 次に本実施形態の保護回路の動作について説明する。
【００３０】図３に示すように、パッド２１から静電気
などのサージ６２が加わると、ドレイン領域４とｐ型ウ
ェル１６とにより構成されるダイオードＤ３がアバラン
シェブレイクを起こす。これによりゲート電極３の下の
チャネル領域６４が高電位状態になる。そして、このよ
うにダイオードＤ３がアバランシェブレークしチャネル
領域６４が高電位状態になると、ｐ型ウェル１６の電位
が上昇する。そして、ソース領域２の周囲のｐ型ウェル
１６の電位と接地電位との電位差が、ソース領域２とｐ
型ウェル１６とにより構成されるダイオードＤ２の順方
向電圧（例えば０．６Ｖ）よりも大きくなると、ダイオ
ードＤ２がオンする。即ちダイオードＤ３、Ｄ２が共に
オンし、ドレイン領域４、ｐ型ウェル１６及びソース領
域２により構成されるｎｐｎ型のバイポーラＢＰ１によ
る電流経路が形成される。そして、このｎｐｎ型のバイ
ポーラＢＰ１による電流経路により、静電気などのサー
ジ６２による注入電荷は接地電位へと放電される。
【００３１】一方、上記のようにダイオードＤ３がオン
しチャネル領域６４が高電位状態になりｐ型ウェル１６
の電位が上昇すると、ｎ型不純物領域１とｐ型ウェル１
６とにより構成されるダイオードＤ１が、ダイオードＤ
２と同様にオンする。そしてダイオードＤ１がオンする
と、ｐ型ウェル１６の電位（正確には、ｎ型不純物領域
１の周囲のｐ型ウェル１６の電位からダイオードＤ１の
順方向電圧を引いた電位）がゲート電極３に伝わること
になる。これによりゲート電極３とチャネル領域６４と
の間の電位差が低減され、酸化物等で形成されたゲート
絶縁膜１１が保護されることになる。
【００３２】この場合、ドレイン領域４とｐ型ウェル１
６とソース領域２とで構成されるバイポーラＢＰ１がオ
ンになる一方で、ドレイン領域４とｐ型ウェル１６とｎ
型不純物領域１とで構成されるバイポーラＢＰ２がオン
にならないように、保護回路の各部分をレイアウトする
ことが肝要である。このようにすれば、バイポーラＢＰ
２の電流経路によりｎ型不純物領域１に大電流が流れ込
むという事態を防止できる。
【００３３】なお本実施形態では、ｎ型のトランジスタ
のドレイン領域に外部から静電気などのサージが印加さ
れる場合について説明した。しかしながら、本発明は、
ｐ型のトランジスタのドレイン領域に外部から静電気な
どのサージが印加される場合にも同様に適用できる。こ
の場合は、静電気などのサージによる注入電荷は、上側
電源電位に放電されることになる。
【００３４】３．本実施形態の等価回路図 図４（Ａ）に、本実施形態の等価回路図の一例を示す。
パッド５１（出力パッド）は、出力バッファ５０を構成
するｐ型のトランジスタ５２及びｎ型のトランジスタ５
３のドレイン領域に接続される。またｐ型のトランジス
タ５２のソース領域は上側電源電位５６に、ｐ型のトラ
ンジスタ５２のゲート電極はダイオード５４のアノード
及び内部回路５７にそれぞれ接続される。またｎ型のト
ランジスタ５３のソース領域は接地電位（下側電源電
位）５９に、ｎ型のトランジスタ５３のゲート電極はダ
イオード５５のカソード及び内部回路５８にそれぞれ接
続される。
【００３５】パッド５１に静電気などの外来サージが加
えられると、ｐ型のトランジスタ５２又はｎ型のトラン
ジスタ５３のドレイン領域がアバランシェブレイクを起
こす。アバランシェブレイクを起こしたトランジスタの
チャネル領域は、電位が上昇し高電位状態となる。そし
てアバランシェブレイクを起こしたトランジスタのソー
ス領域とウェルとから構成されるダイオードをオンさせ
る。これによりドレイン領域、ｐ型ウェル（チャネル領
域）及びソース領域から構成されるバイポーラによる電
流経路が形成される。このようなバイポーラによる電流
経路が形成されることで、内部回路５７又は内部回路５
８等が静電気などの外来サージから保護されることにな
る。
【００３６】一方、ダイオード５４又はダイオード５５
は、アバランシェブレイクにより上昇したウェルの電位
をゲート電極へ伝達する機能を果たす。これによりアバ
ランシェブレイクを起こしたトランジスタのチャネル領
域とゲート電極との間の電位差が瞬時に低減され、トラ
ンジスタのゲート酸化膜が保護される。
【００３７】図４（Ｂ）に、内部回路５７、５８の一例
を示す。なお、ここでは内部回路５７及び内部回路５８
を別々に設けた場合について説明した。しかしながら、
例えば図４（Ｃ）に示すように、ｐ型のトランジスタ５
２及びｎ型のトランジスタ５３のゲート電極を、１つの
内部回路６０に接続する構成としてもよい。
【００３８】４．本実施形態の効果 図５に、マシンモデルでのＥＳＤ耐圧の評価結果の一例
を示す。図５には、種々のチャネル幅のトランジスタ
（チャネル長は０．３５μｍ）のＥＳＤ耐圧の評価結果
が示されている。ここでＡ１は、本実施形態を用いた場
合の評価結果であり、Ａ２は、従来例である図１（Ａ）
の構成を用いた場合の評価結果である。Ａ１、Ａ２を比
較すれば明らかなように、本実施形態によれば、図１
（Ａ）の従来例に比べてＥＳＤ性能を大幅に向上でき
る。
【００３９】このように図１（Ａ）に比べてＥＳＤ性能
を向上できるのは以下の理由による。
【００４０】図３にて既に説明したように、ドレイン領
域４にサージ６２が印加されると、ドレイン領域４に寄
生するダイオードＤ３がアバランシェブレークする。こ
の時、図６のＢ１に示すように、ドレイン電圧はＶｂｄ
になる。その後、バイポーラＢＰ１がオンすると、図６
のＢ２に示すように、ドレイン電圧はＶｂｄからＶｓｐ
に低下する。このようにドレイン電圧が低下する現象は
スナップバックと呼ばれる。スナップバック時において
は、ドレイン領域４の入力インピーダンスは非常に低く
なる。従って、サージ６２によりドレイン領域４に注入
される電荷を接地電位に容易に放電できるようになる。
また例えば２００Ｖの大きさのサージ６２が印加されて
も、ドレイン領域４の電圧をＶｓｐ＝８Ｖ程度に低減で
きるようになる。図１（Ａ）の保護回路は、このスナッ
プバックを利用して、半導体装置を保護している。
【００４１】しかしながら、素子寸法の微細化が進みゲ
ート絶縁膜１１が薄くなるのに伴い、スナップバックを
利用してドレイン領域４の電圧をＶｓｐ＝８Ｖ程度に低
下させても、ゲート絶縁膜１１が静電破壊されてしまう
という問題が顕在化してきた。即ち図１（Ａ）の保護回
路では、スナップバック時のチャネル領域の高電位状態
により、ゲート絶縁膜が静電破壊されてしまう。
【００４２】本実施形態によれば、スナップバックによ
りチャネル領域６４が高電位状態になっても、ｐ型ウェ
ル１６（チャネル領域６４）の電位がｎ型不純物領域１
を介してゲート電極３に伝えられる。従って、ゲート電
極３とチャネル領域６４との間の電位差が低減され、ゲ
ート絶縁膜１１を保護できるようになる。これによりＥ
ＳＤ性能を図６のＡ１に示すように向上できる。
【００４３】出力バッファのゲート電極３に、ほぼフロ
ート状態となるｎ型不純物領域１を接続することは、通
常の回路設計においては好まれる事ではない。ｎ型不純
物領域１の存在により回路が誤動作するかもしれないと
考えられるからである。本実施形態は、このような、本
実施形態を構成する事の妨げとなる事情にあえて反し
て、ゲート電極３にｎ型不純物領域１を電気的に接続し
た点に大きな特徴がある。
【００４４】さて、図７（Ａ）、（Ｂ）に、ゲート絶縁
膜の静電破壊を防止する保護回路の他の例を比較例とし
て示す。図７（Ａ）では、常時オフ状態となるトランジ
スタ２４７のドレイン領域を、トランジスタ２４４のゲ
ート電極に接続している。図７（Ｂ）では、一端が接地
電位に接続される抵抗２４８の他端を、トランジスタ２
４７のゲート電極に接続している。
【００４５】図７（Ａ）、（Ｂ）では、トランジスタ２
４７のドレイン領域が、本実施形態のｎ型不純物領域１
の機能を果たすことになる。また図７（Ｂ）では、抵抗
２４８を設けることで、トランジスタ２４７のゲート絶
縁膜が静電破壊するのを防止している。
【００４６】しかしながら、これらの比較例には以下の
ような問題点がある。
【００４７】（１）トランジスタ２４４を保護するため
にトランジスタ２４７や抵抗２４８を設ける必要がある
ため、保護回路の占有面積が大きくなり、チップ面積の
増大化を招く。
【００４８】（２）保護回路の構造が複雑になり、寄生
容量の増加等の問題を招く。この結果、回路動作に支障
を招くおそれがある。
【００４９】（３）例えば図８に示すように、内部回路
側からサージ２５０が回り込んできた場合に、トランジ
スタ２４４を保護すべきトランジスタ２４７のゲート絶
縁膜２５４が静電破壊される。即ちドレイン領域２５
６、ｐ型ウェル２５８及びソース領域２６０から構成さ
れるバイポーラＢＰ３が、サージ２５０によりオンす
る。そしてチャネル領域２６２が高電位状態になり、ゲ
ート絶縁膜２５４が静電破壊される。
【００５０】また図７（Ｂ）のようにトランジスタ２４
７のゲート電極に抵抗２４８を接続する構成には、ドレ
イン領域２５６やチャネル領域２６２の電位が急激に変
化した場合に、この電位変化に対するゲート電極の電位
の追従が遅れるという問題がある。
【００５１】特に図７（Ａ）、（Ｂ）の比較例では、ト
ランジスタ２４７は、保護すべきトランジスタ２４４の
近くに配置されることになるため、サージ２５０が周り
込んでくる可能性が非常に高い。更にトランジスタ２４
７のサイズはトランジスタ２４４に比べて非常に小さく
なるため、サージ２５０により容易に静電破壊されてし
まう。
【００５２】これに対して、図２（Ａ）、（Ｂ）に示す
本実施形態では、ｎ型不純物領域１はトランジスタの構
成要素とならない。従って、図７（Ａ）、（Ｂ）に比べ
て保護回路の規模を格段に小さくできる。また図８に示
すようなバイポーラＢＰ３やゲート絶縁膜２５４は本実
施形態では存在しない。従って、内部回路等からのサー
ジ２５０の回り込みによる静電破壊という事態が生じな
い。
【００５３】５．レイアウト 図９（Ａ）に本実施形態の保護回路のレイアウトの一例
を示す。図９（Ａ）に示すように本実施形態では、ソー
ス領域２とソース領域２に対向する位置に形成されるｐ
型不純物領域５との間であって、ゲート電極３を基準と
してソース領域２側の領域７０に、ｎ型不純物領域１が
形成される。このため、無駄の無い効率的なレイアウト
が可能となる。またドレインコンタクト７２とコンタク
ト７との距離を、ドレインコンタクト７２とソースコン
タクト７４との距離よりも長くできるという効果があ
る。
【００５４】特に図９（Ａ）では、ゲート電極３をｐ型
不純物領域５側に延長した部分にコンタクト８（第二コ
ンタクト）が形成され、このコンタクト８を介してゲー
ト電極３に配線層６が接続される。そして、この配線層
６はコンタクト７（第一コンタクト）を介してｎ型不純
物領域１に接続される。このようなレイアウトにおいて
は、コンタクト８を形成するために、トランジスタ２５
とｐ型不純物領域５との間をある程度離す必要がある。
従って領域７０は空きスペースとなる。従って、このよ
うな空きスペースにｎ型不純物領域１及びコンタクト７
をレイアウトすることで、無駄が無く効率の良いレイア
ウトが可能となる。これにより保護回路の小規模化、チ
ップ面積の縮小化を図ることが可能となる。
【００５５】一方、図７（Ａ）、（Ｂ）の比較例の保護
回路では、例えば図９（Ｂ）に示すように、トランジス
タ２４７や抵抗２４８をレイアウトする必要がある。従
って、図９（Ａ）に比べて保護回路が大規模化し、チッ
プ面積の増大化を招く。
【００５６】図１０（Ａ）に本実施形態のレイアウトの
他の例を示す。図１０（Ａ）は、１つのドレイン領域４
を２つのソース領域２で共有する場合のレイアウト例で
ある。このような場合にも、本実施形態によれば、ｎ型
不純物領域１及びコンタクト７を、空きスペースに効率
的にレイアウトすることができる。
【００５７】一方、図１０（Ｂ）は、トランジスタ２５
の両側にｎ型不純物領域１及びコンタクト７をレイアウ
トする例である。このようにレイアウトすることで、ｐ
型ウェル（チャネル領域）の電位を、トランジスタ２５
のゲート電極３に効率的に伝えることができ、ゲート電
極とチャネル領域の電位差を迅速に低減できる。
【００５８】６．ｎ型不純物領域への電流の流れ込みの
防止 図３において、ダイオードＤ３がアバランシェブレーク
を起こした場合に、バイポーラＢＰ２がオンしてしまう
と、ｎ型不純物領域１に大電流が流れ込み、ｎ型不純物
領域１やコンタクト７が静電破壊されるおそれがある。
【００５９】そこで本実施形態ではこのような大電流の
流れ込みを防ぐために次のような対策を施している。
【００６０】例えば図１１（Ａ）に示すように、ドレイ
ンコンタクト７２とソースコンタクト７４との距離をＬ
１とする。またドレインコンタクト７２とｎ型不純物領
域１のコンタクト７との距離をＬ２とする。この場合
に、本実施形態では、Ｌ２がＬ１よりも常に大きくなる
ようにデザインルールを定めている。このようにするこ
とで、図１１（Ｂ）に示すバイポーラＢＰ２がオンして
ｎ型不純物領域１に大電流が流れ込むという事態を防止
でき、ｎ型不純物領域１やコンタクト７の静電破壊を防
止できる。
【００６１】なお図１１（Ａ）では、ソース領域２側に
ｎ型不純物領域１をレイアウトしているが、Ｌ２＞Ｌ１
の関係が成り立つならば、他の位置にレイアウトするこ
とも可能である。
【００６２】また距離Ｌ１、Ｌ２ではなく、ドレインコ
ンタクト７２とソースコンタクト７４との間の寄生抵抗
Ｒ１、ドレインコンタクト７２とコンタクト７との間の
寄生抵抗Ｒ２に基づき、ｎ型不純物領域１等のレイアウ
トを決めてもよい。この場合には、Ｒ２＞Ｒ１の関係が
成り立つように、ｎ型不純物領域１等をレイアウトす
る。このようにすることで、ｎ型不純物領域１やコンタ
クト７の静電破壊を防止できる。
【００６３】また距離Ｌ１、Ｌ２、寄生抵抗Ｒ１、Ｒ２
以外の他の要因を考慮してｎ型不純物領域１等をレイア
ウトするようにしてもよい。即ちサージなどの印加時に
バイポーラＢＰ１がオンする一方でバイポーラＢＰ２が
オンにならないように、ｎ型不純物領域１、ソース領域
２、ドレイン領域４、ｐ型不純物領域５等のレイアウト
を決める。このようにするためには、Ｌ２＞Ｌ１、Ｒ２
＞Ｒ１とする以外にも、例えば、ｐ型不純物領域５とｎ
型不純物領域１との距離を、ｐ型不純物領域５とソース
領域２との距離よりも短くする等の対策が有効である。
【００６４】７．ｎ型不純物領域及びコンタクトのサイ
ズ 上記のようにｎ型不純物領域１に大電流が流れ込まない
ように対策することで、ｎ型不純物領域１及びコンタク
トをデザインルール上の最小寸法にすることが可能にな
る。具体的には図１２（Ａ）において、コンタクト７の
サイズＤ１や、コンタクト７に対するｎ型不純物領域１
の重なり余裕Ｄ２をデザインルール上の最小寸法にでき
る。
【００６５】このようにすることで、図９（Ａ）、図１
０（Ａ）、（Ｂ）から明らかなように、保護回路のレイ
アウト面積を小さくできる。即ち、小さな回路面積で高
いＥＳＤ性能を持つ保護回路を得ることができるように
なる。
【００６６】８．サリサイドプロセス 近年、半導体装置の素子寸法の微細化に伴い、不純物領
域やゲート電極の寄生抵抗が増大化している。このよう
な寄生抵抗の増大化は、回路の動作速度の低下を招く。
そして、不純物領域やゲート電極の寄生抵抗を低減する
手法として、サリサイドプロセスと呼ばれるものが提案
されている。
【００６７】このサリサイドプロセスでは、チタン、コ
バルト、タングステン、モリブデン、タンタルなどの金
属の膜が、不純物領域やゲート電極が形成されるシリコ
ン基板上に全面スパッタリングされ、熱処理が施され
る。これにより不純物領域のシリコンやゲート電極のシ
リコンと堆積された金属とが合金化され、金属シリサイ
ド層が形成される。その後、合金化されずに残された金
属が除去される。これにより、金属シリサイド層が、ゲ
ート電極や不純物領域に対して自己整合的に形成される
ことになる。そして、ゲート電極や不純物領域の寄生抵
抗を大幅に低減できるようになり、回路の高速動作化を
図れるようになる。
【００６８】しかしながら、サリサイドプロセスを用い
て形成したトランジスタ、即ちサリサイド構造のトラン
ジスタは、サリサイド構造ではないトランジスタに比べ
て、ＥＳＤ性能が低いという問題がある。サリサイド構
造のトランジスタでは、不純物領域の寄生抵抗が低くな
るため、静電気による放電電流がゲート電極の端部に集
中しやすくなるからである。
【００６９】そこで本実施形態では、ＥＳＤ性能の向上
を図るべく、内部回路のトランジスタについてはサリサ
イド構造にする一方で保護回路のトランジスタについて
はサリサイド構造にしないようにしている。但し、保護
回路であってもコンタクト領域では金属シリサイド層を
形成するようにしている。コンタクト領域において配線
層と不純物領域が直接接続されると、オーミックな接続
ができなくなるからである。
【００７０】例えば図９（Ａ）において、ドレインコン
タクト７２やソースコンタクト７４の領域においては、
金属シリサイド層を介して配線層とドレイン領域４やソ
ース領域２を接続するようにする。
【００７１】更にコンタクト７の領域においても、図１
２（Ｂ）に示すように、金属シリサイド層８０を介して
配線層６とｎ型不純物領域１を接続するようにする。
【００７２】そしてこの場合には、金属シリサイド層８
０を、ｎ型不純物領域１の周囲の素子分離膜２６に重な
り合わないようにｎ型不純物領域１の上に形成する。図
１２（Ｂ）のＥ１やＥ２において素子分離膜２６と金属
シリサイド層８０が重なると、その重なり部分に静電気
の放電電流が集中しその部分が静電破壊されるおそれが
あるからである。
【００７３】なお保護回路のレイアウト面積を縮小化す
るために、コンタクト７のサイズＤ１、コンタクト７に
対する金属シリサイド層の重なり余裕Ｄ３、金属シリサ
イド層８０に対するｎ型不純物領域１の重なり余裕Ｄ４
を、デザインルール上の最小寸法にすることが望まし
い。
【００７４】９．ゲート電極に与える信号の電源電位 本実施形態の保護回路においては、図１３（Ａ）に示す
ように、ゲート電極３に与えられる信号の電源電位とｐ
型ウェル１６に与えられる電源電位とが異なる場合に、
ダイオードＤ１がオンとなりリーク電流が発生してしま
うという問題がある。例えばゲート電極３に与えられる
信号の下側の電源電位が−５Ｖ（前段のトランジスタ９
２の電源電位が−５Ｖ）であり、ｐ型ウェル１６に与え
られる電源電位が−３Ｖである場合に、ｐ型ウェル１６
の電位の方がｎ型不純物領域１の電位よりも２Ｖほど高
くなってしまう。これによりダイオードＤ１がオンして
しまう。
【００７５】そこでこのような場合には、ゲート電極３
及びｎ型不純物領域１に与えられる信号の電源電位を、
ｐ型不純物領域５に与えられる電源電位と同電位にする
ようにする。より具体的には例えば図１３（Ｂ）に示す
ように、−３Ｖを電源電位とするトランジスタ２５の前
段に、−３Ｖを電源電位とするトランジスタ９０（バッ
ファ）を設ける。そしてこのトランジスタ９０の前段
に、−５Ｖを電源電位とするトランジスタ９２を設ける
ようにする。このようにすることで、ダイオードＤ１が
オンになりリーク電流が発生してしまうという事態を有
効に防止できるようになる。
【００７６】なお、ゲート電極３及びｎ型不純物領域１
に与えられる信号の電源電位をＶ１とし、ｐ型不純物領
域５に与えられる電源電位をＶ２とした場合に、Ｖ１と
Ｖ２は、ｎ型不純物領域１とｐ型ウェル１６により形成
されるダイオードＤ１がオンにならないような電位に設
定されていればよい。例えばＶ１＝Ｖ２とは限らず、Ｖ
１＞Ｖ２であってもよい。また２５がｐ型トランジスタ
である場合には、Ｖ１＜Ｖ２であってもよい。
【００７７】１０．保護回路の変形例 本実施形態の保護回路は種々の変形実施が可能である。
【００７８】例えば図４（Ａ）では、出力バッファ５０
自体が保護回路を兼ねる構造となっている。しかしなが
ら、図１４（Ａ）に示すように、出力バッファ１００と
は別に、本実施形態の保護回路の構造を有するｎ型のト
ランジスタ１０４、ダイオード１０８を設けるようにし
てもよい。
【００７９】なお、この場合、上側の電源電位にも、本
実施形態の保護回路の構造を有するｐ型のトランジスタ
１０２、ダイオード１０６を設けるようにしもよい。
【００８０】また本実施形態は、図１４（Ｂ）に示すよ
うに、入力バッファ１１０の保護回路にも適用可能であ
る。この場合には、入力バッファ１１０のゲート電極に
接続される抵抗１１８の前段に、本実施形態の保護回路
の構造を有するトランジスタ１１１、１１２、ダイオー
ド１１４、１１６を設けることが望ましい。このような
構造にすることで、入力バッファ１１０のゲート電極の
静電破壊を効果的に防止できるようになる。
【００８１】なお図１４（Ａ）、（Ｂ）に示すように、
トランジスタ１０２、１０４、１１１、１１２を完全に
オフさせるために、ダイオード１０６、１０８、１１
４、１１６に対して並列に、抵抗（素子）１０７、１０
９、１１５、１１７を設けることが望ましい。この場
合、図１４（Ｃ）に示すように、抵抗１０７、１０９、
１１５、１１７は、ｐ型不純物領域５（第一の不純物領
域）が有する抵抗を利用して形成することが好ましい。
このようにすることで、保護回路の占有面積の増大化を
防止できる。
【００８２】また本実施形態は、図１５（Ａ）に示すよ
うに、出力バッファ５０及び入力バッファ１１０により
構成される入出力バッファ１２０にも適用可能である。
この場合には、出力バッファ５０のトランジスタ５２、
５３、ダイオード５４、５５自体が保護回路として機能
することになる。但し、図１４（Ｂ）と同様に、抵抗１
１８の前段に、本実施形態の保護回路の構造を有するト
ランジスタ及びダイオードを設けるようにしてもよい。
【００８３】また本実施形態は、図１５（Ｂ）に示すよ
うに、電源パッド１３０、１３２間に設けられる保護回
路にも適用できる。この場合には、電源パッド１３０、
１３２間に、本実施形態の保護回路の構造を有するトラ
ンジスタ１３４、１３６、ダイオード１３８、１４０を
設けることになる。このような保護回路を設けること
で、電源パッド１３０、１３２間に加えられたサージや
他のパッドに加えられたサージが内部回路等に回り込ん
だ場合に、内部回路等を静電破壊から保護できるように
なる。
【００８４】また本実施形態の保護回路はパッドに接続
されるものに限られるものではない。例えば図１６
（Ａ）、（Ｂ）に示すように、第一電源系で動作する第
一回路ブロック１５０と第二電源系で動作する第二回路
ブロック１５２との間のインターフェース回路１５４に
も本実施形態の保護回路を適用できる。このような保護
回路を設けることで、第一電源系からのサージにより第
二回路ブロック１５２の回路が破壊されたり、第二電源
系からのサージにより第一回路ブロック１５０の回路が
破壊されたりする事態を防止できるようになる。
【００８５】このような異なる電源系の回路ブロックを
有する半導体装置としては、液晶電源系で動作する回路
ブロックとコントロール電源系で動作する回路ブロック
とを有する液晶駆動用半導体装置を考えることができ
る。またアナログ電源系で動作する回路ブロックとデジ
タル電源系で動作する回路ブロックを有するアナログ・
デジタル混在の半導体装置も考えることができる。
【００８６】なお、本発明は上記実施形態に限定される
ものではなく、本発明の要旨の範囲内で種々の変形実施
が可能である。
【００８７】例えば本発明に係る保護回路のレイアウト
は、図９（Ａ）、図１０（Ａ）、（Ｂ）に示すものが特
に望ましいが、これに限らず種々の変形実施が可能であ
る。
【００８８】またソースコンタクト、ドレインコンタク
ト、第二不純物領域、第二不純物領域に形成されるコン
タクトの関係は、図１１（Ａ）、（Ｂ）で説明したもの
が特に望ましいが、本発明はこれに限られるものではな
い。
【００８９】またゲート電極と第二不純物領域とを電気
的に接続するためのコンタクトは図１２（Ａ）に示すよ
うに最小寸法であり、コンタクトの数も１つであること
が特に望ましいが、本発明はこれに限られるものではな
い。例えばコンタクトの大きさを最小寸法よりも若干大
きめにしたり、コンタクトの数を２以上にすることも可
能である。
【００９０】また本発明に係る保護回路は、図１４
（Ａ）〜図１６（Ｂ）に示したもの以外にも、種々の変
形実施が可能である。
【００９１】
【図面の簡単な説明】
【図１】図１（Ａ）、（Ｂ）、（Ｃ）は、従来例の保護
回路の一例を示す図である。
【図２】図２（Ａ）は本実施形態の保護回路の平面図で
あり、図２（Ｂ）は、図２（Ａ）のＡ−Ｂ線での断面概
念図である。
【図３】本実施形態の保護回路のデバイス構造を示す図
である。
【図４】図４（Ａ）、（Ｂ）、（Ｃ）は、本実施形態の
保護回路の等価回路図を示す図である。
【図５】ＥＳＤ耐圧の評価結果の一例を示す図である。
【図６】スナップバックについて説明するための図であ
る。
【図７】図７（Ａ）、（Ｂ）は、比較例について説明す
るための図である。
【図８】比較例のデバイス構造を示す図である。
【図９】図９（Ａ）は、本実施形態のレイアウトの一例
を示す図であり、図９（Ｂ）は、比較例のレイアウトの
一例を示す図である。
【図１０】図１０（Ａ）、（Ｂ）は、本実施形態のレイ
アウトの他の例を示す図である。
【図１１】図１１（Ａ）、（Ｂ）は、ソースコンタク
ト、ドレインコンタクト、ｎ型不純物領域、ｎ型不純物
領域に形成されるコンタクトの関係について説明するた
めの図である。
【図１２】図１２（Ａ）、（Ｂ）は、ｎ型不純物領域、
ｎ型不純物領域に形成されるコンタクト等のサイズにつ
いて説明するための図である。
【図１３】図１３（Ａ）、（Ｂ）は、ゲート電極に与え
る信号の電源電位がｐ型ウェルの電源電位と異なる場合
の回路の工夫について説明するための図である。
【図１４】図１４（Ａ）、（Ｂ）、（Ｃ）は、本実施形
態の保護回路の種々の変形例を示す図である。
【図１５】図１５（Ａ）、（Ｂ）も、本実施形態の保護
回路の種々の変形例を示す図である。
【図１６】図１６（Ａ）、（Ｂ）も、本実施形態の保護
回路の種々の変形例を示す図である。
【符号の説明】
１ ｎ型不純物領域 ２ ソース領域 ３ ゲート電極 ４ ドレイン領域 ５ ｐ型不純物領域 ６ 配線層 ７、８ コンタクト １０ 配線層 １１ ゲート絶縁膜 １６ ｐ型ウェル領域 １７ 半導体基板 １８ ｎ型不純物領域１とソース領域２との距離 １９ 配線層 ２１ パッド ２５ トランジスタ ５０ 出力バッファ ５１ パッド ５２ ｐ型のトランジスタ ５３ ｎ型のトランジスタ ５４、５５ ダイオード ５６ 上側電源電位 ５７、５８ 内部回路 ５９ 接地電位（下側電源電位） ６０ 内部回路 ６２ サージ ６４ チャネル領域 ７２ ドレインコンタクト ７４ ソースコンタクト ８０ 金属シリサイド層 １１０ 入力バッファ １２０ 入出力バッファ １５０ 第一回路ブロック １５２ 第二回路ブロック １５４ インターフェース回路

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 第一導電型の第一領域に形成され、ゲー
    ト電極、ドレイン領域、及び電源電位が与えられるソー
    ス領域を有する第二導電型のトランジスタと、 前記第一導電型の第一領域に少なくとも一部が重なり合
    うように形成され、前記電源電位が与えられる第一導電
    型の第一不純物領域と、 前記第一導電型の第一領域に形成され、トランジスタの
    構成要素とならない第二導電型の第二不純物領域とを含
    み、 前記第二導電型のトランジスタの前記ゲート電極が、前
    記第二不純物領域に電気的に接続されていることを特徴
    とする半導体装置の保護回路。
  2. 【請求項２】 請求項１において、 前記ソース領域と該ソース領域に対向する位置に形成さ
    れる前記第一不純物領域との間であって、前記ゲート電
    極を基準として前記ソース領域側の領域に、前記第二不
    純物領域が形成されていることを特徴とする半導体装置
    の保護回路。
  3. 【請求項３】 請求項２において、 前記ゲート電極を前記第一不純物領域側に延長したゲー
    ト電極延長部に形成される第二コンタクトと、 前記第二コンタクトを介して前記ゲート電極に接続され
    る配線層と、 前記配線層と前記第二不純物領域との間を接続する第一
    コンタクトとを含むことを特徴とする半導体装置の保護
    回路。
  4. 【請求項４】 請求項１乃至３のいずれかにおいて、 前記ドレイン領域に形成されるドレインコンタクトと前
    記ソース領域に形成されるソースコンタクトとの間の距
    離をＬ１、前記ドレインコンタクトと前記第二不純物領
    域に形成される第一コンタクトとの間の距離をＬ２とし
    た場合に、Ｌ２がＬ１よりも長いことを特徴とする半導
    体装置の保護回路。
  5. 【請求項５】 請求項１乃至３のいずれかにおいて、 前記ドレイン領域に形成されるドレインコンタクトと前
    記ソース領域に形成されるソースコンタクトとの間の寄
    生抵抗をＲ１、前記ドレインコンタクトと前記第二不純
    物領域に形成される第一コンタクトとの間の寄生抵抗を
    Ｒ２とした場合に、Ｒ２がＲ１よりも大きいことを特徴
    とする半導体装置の保護回路。
  6. 【請求項６】 請求項１乃至３のいずれかにおいて、 半導体装置を保護する際に、前記ドレイン領域と前記第
    一領域と前記ソース領域とにより構成される第一バイポ
    ーラがオンになり且つ前記ドレイン領域と前記第一領域
    と前記第二不純物領域とにより構成される第二バイポー
    ラがオンにならないように、前記ドレイン領域、前記ソ
    ース領域、前記第一、第二不純物領域をレイアウトする
    ことを特徴とする半導体装置の保護回路。
  7. 【請求項７】 請求項１乃至６のいずれかにおいて、 前記ゲート電極と前記第二不純物領域とを電気的に接続
    するための最小寸法の一個の第一コンタクトが、前記第
    二不純物領域に形成されていることを特徴とする半導体
    装置の保護回路。
  8. 【請求項８】 請求項１乃至７のいずれかにおいて、 前記第二不純物領域の周囲の素子分離膜に重なり合わな
    いように前記第二不純物領域に金属シリサイド層が形成
    され、 前記ゲート電極と前記金属シリサイド層とを電気的に接
    続するための第一コンタクトが、前記金属シリサイド層
    に形成されていることを特徴とする半導体装置の保護回
    路。
  9. 【請求項９】 請求項１乃至８のいずれかにおいて、 前記ゲート電極及び前記第二不純物領域に与えられる信
    号の電源電位と、前記第一不純物領域に与えられる電源
    電位とを、前記第二不純物領域と前記第一領域により形
    成されるダイオードをオンさせない電位に設定すること
    を特徴とする半導体装置の保護回路。
  10. 【請求項１０】 請求項９において、 前記ゲート電極及び前記第二不純物領域に与えられる信
    号の電源電位を、前記第一不純物領域に与えられる電源
    電位と同電位にすることを特徴とする半導体装置の保護
    回路。
  11. 【請求項１１】 請求項１乃至１０のいずれかにおい
    て、 パッドに接続される出力バッファ、入力バッファ及び入
    出力バッファの少なくとも１つを保護することを特徴と
    する半導体装置の保護回路。
  12. 【請求項１２】 請求項１乃至１０のいずれかにおい
    て、 第一電源系で動作する第一回路ブロックと該第一電源系
    と異なる第二電源系で動作する第二回路ブロックとの間
    のインターフェース回路を保護することを特徴とする半
    導体装置の保護回路。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6653884B2 (en) 2000-07-28 2003-11-25 Denso Corporation Input interface circuit for semiconductor integrated circuit device

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6292046B1 (en) * 1998-09-30 2001-09-18 Conexant Systems, Inc. CMOS electrostatic discharge protection circuit with minimal loading for high speed circuit applications
US6456099B1 (en) * 1998-12-31 2002-09-24 Formfactor, Inc. Special contact points for accessing internal circuitry of an integrated circuit
JP2001077305A (ja) * 1999-08-31 2001-03-23 Toshiba Corp 半導体装置
DE10254415A1 (de) * 2002-11-21 2004-08-05 Infineon Technologies Ag Feldeffekttransistorstruktur, zugehörige Halbleiter-Speicherzelle sowie zugehöriges Herstellungsverfahren
US7250650B2 (en) * 2002-11-21 2007-07-31 Infineon Technologies Ag Field-effect transistor structure and associated semiconductor memory cell
US6952027B2 (en) * 2002-11-29 2005-10-04 Kabushiki Kaisha Toshiba Semiconductor integrated circuit device and electronic card using the same
KR101532424B1 (ko) * 2008-09-12 2015-07-01 페어차일드코리아반도체 주식회사 정전기 방전 다이오드
JP6503395B2 (ja) * 2016-10-12 2019-04-17 イーメモリー テクノロジー インコーポレイテッド 静電放電回路

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02277265A (ja) * 1989-04-18 1990-11-13 Nec Corp 半導体集積回路の入力保護回路
JPH05275624A (ja) * 1992-03-25 1993-10-22 Sony Corp 半導体保護回路
TW289153B (ja) * 1994-09-26 1996-10-21 Ibm

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6653884B2 (en) 2000-07-28 2003-11-25 Denso Corporation Input interface circuit for semiconductor integrated circuit device

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