JPH02277265A - 半導体集積回路の入力保護回路 - Google Patents
半導体集積回路の入力保護回路Info
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- JPH02277265A JPH02277265A JP1099514A JP9951489A JPH02277265A JP H02277265 A JPH02277265 A JP H02277265A JP 1099514 A JP1099514 A JP 1099514A JP 9951489 A JP9951489 A JP 9951489A JP H02277265 A JPH02277265 A JP H02277265A
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- Japan
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- transistor
- gate
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- potential wiring
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- Pending
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- 239000004065 semiconductor Substances 0.000 title claims description 10
- 239000000758 substrate Substances 0.000 claims abstract description 18
- 230000005611 electricity Effects 0.000 abstract description 6
- 230000003068 static effect Effects 0.000 abstract description 6
- 230000001681 protective effect Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 10
- 230000015556 catabolic process Effects 0.000 description 7
- 230000000694 effects Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は入力保護回路に関し、特に半導体集積回路の入
力保護回路に関する。
力保護回路に関する。
従来、この種の入力保護回路は第３図に示すように入力
端子８からｐ型トランジスタ５とｎ型トランジスタ４の
ドレインが接続されて、内部回路保護用素子として役目
を果たす回路になっている。ｐ型トランジスタ５及びｎ
型トランジスタ４（以降保護トランジスタという）がオ
フの状態を保つように、それぞれのゲートは、電源電位
及び接地電位に固定されており、入力端子８に、静電気
等により瞬間的に正及び負の高電圧がかかった場合に、
トランジスタの降伏現象を利用して入力端子を保護して
いる。
端子８からｐ型トランジスタ５とｎ型トランジスタ４の
ドレインが接続されて、内部回路保護用素子として役目
を果たす回路になっている。ｐ型トランジスタ５及びｎ
型トランジスタ４（以降保護トランジスタという）がオ
フの状態を保つように、それぞれのゲートは、電源電位
及び接地電位に固定されており、入力端子８に、静電気
等により瞬間的に正及び負の高電圧がかかった場合に、
トランジスタの降伏現象を利用して入力端子を保護して
いる。
つまり、入力端子に正の高電圧がかかった場合は、ｎ型
トランジスタ４のドレインとｎ型半導体基板の間のｐｎ
接合の逆方向降伏現象により、又入力端子に負の高電圧
がかかった場合は、ｎ型トランジスタのドレインとｎウ
ェル領域の間のｐｎ接合の逆方向降伏現象により電圧を
クランプし電流を外部へ逃がすようにしていた。
トランジスタ４のドレインとｎ型半導体基板の間のｐｎ
接合の逆方向降伏現象により、又入力端子に負の高電圧
がかかった場合は、ｎ型トランジスタのドレインとｎウ
ェル領域の間のｐｎ接合の逆方向降伏現象により電圧を
クランプし電流を外部へ逃がすようにしていた。
上述した従来の入力保護回路は、第３図（ｂ）に示すよ
うに電源端子及び接地端子からＡｇ配線（電源電位配線
７．接地電位配線６）により直接保護トランジスタのゲ
ートに接続されているので、これらの２端子に静電気等
の高電圧がかかった場合に、ゲート絶縁膜の耐圧が３０
〜４０Ｖに設計されているのが普通である現在、保護ト
ランジスタのゲートが破壊されてしまうという欠点があ
る。
うに電源端子及び接地端子からＡｇ配線（電源電位配線
７．接地電位配線６）により直接保護トランジスタのゲ
ートに接続されているので、これらの２端子に静電気等
の高電圧がかかった場合に、ゲート絶縁膜の耐圧が３０
〜４０Ｖに設計されているのが普通である現在、保護ト
ランジスタのゲートが破壊されてしまうという欠点があ
る。
本発明の半導体集積回路の入力保護回路は、第１導電型
の半導体基板の表面部の第１の領域に設けられた第２導
電型の第１のトランジスタ及び前記半導体基板の表面部
に選択的に設けられた第２導電型の第２の領域に設けら
れた第１導電型の第２のトランジスタを有し、入力端子
と前記第１のトランジスタ及び第２のトランジスタのド
レイン側を接続し、前記第２のトランジスタのソース側
を電源電位配線に接続し前記第１のトランジスタのソー
ス側を接地電位配線に接続し前記第２のトランジスタの
ゲート電極を前記電源電位配線−第２の領域間のコンタ
クト孔とは独立のコンタクト孔を介して前記第２の領域
と接続し、前記第１のトランジスタのゲート電極を前記
接地電位配線半導体基板間のコンタクトとは独立のコン
タクト孔を介して前記第１の領域に接続してなるという
ものである。
の半導体基板の表面部の第１の領域に設けられた第２導
電型の第１のトランジスタ及び前記半導体基板の表面部
に選択的に設けられた第２導電型の第２の領域に設けら
れた第１導電型の第２のトランジスタを有し、入力端子
と前記第１のトランジスタ及び第２のトランジスタのド
レイン側を接続し、前記第２のトランジスタのソース側
を電源電位配線に接続し前記第１のトランジスタのソー
ス側を接地電位配線に接続し前記第２のトランジスタの
ゲート電極を前記電源電位配線−第２の領域間のコンタ
クト孔とは独立のコンタクト孔を介して前記第２の領域
と接続し、前記第１のトランジスタのゲート電極を前記
接地電位配線半導体基板間のコンタクトとは独立のコン
タクト孔を介して前記第１の領域に接続してなるという
ものである。
次に本発明について図面を参照して説明する。
第１図（ａ）は本発明の一実施例のパターン図である。
この実施例はｎ型Ｓ１基板１の表面部の第１の領域２に
ｎ型トランジスタ４（第１のトランジスタ）とｎウェル
領域３（第２の領域）内にｎ型トランジスタ５（第２の
トランジスタ）を形成し、入力端子８と前記第１．第２
のトランジスタのドレイン４ｄｌ、４ｄ２．５ｄｌ、５
ｄ２を接続し、ソース４Ｓ、５Ｓはそれぞれ接地電位配
線６及び電源電位配線７に接続し、ゲート４ｇ１４ｇ２
は、ゲート−基板間のコンタクト孔４ｇｃを介してｎ型
Ｓｉ基板１と接続し、ゲート５ｇ１．５ｇ２はゲート−
ウェル間のコンタクト孔５ｇｃを介してｎウェル領域（
３）と接続し、これらのトランジスタを入力保護素子と
して用いるものである。
ｎ型トランジスタ４（第１のトランジスタ）とｎウェル
領域３（第２の領域）内にｎ型トランジスタ５（第２の
トランジスタ）を形成し、入力端子８と前記第１．第２
のトランジスタのドレイン４ｄｌ、４ｄ２．５ｄｌ、５
ｄ２を接続し、ソース４Ｓ、５Ｓはそれぞれ接地電位配
線６及び電源電位配線７に接続し、ゲート４ｇ１４ｇ２
は、ゲート−基板間のコンタクト孔４ｇｃを介してｎ型
Ｓｉ基板１と接続し、ゲート５ｇ１．５ｇ２はゲート−
ウェル間のコンタクト孔５ｇｃを介してｎウェル領域（
３）と接続し、これらのトランジスタを入力保護素子と
して用いるものである。
この実施例は、２つの保護トランジスタのゲート電位が
それぞれ接地電位及び電源電位にある為保護トランジス
タはオフ状態にあり、入力端子８に静電気等の高電圧が
加わってもトランジスタ降伏現象により電圧はクランプ
され電流も内部回路へ流れぬよう逃がされ保護の役割を
果たす。
それぞれ接地電位及び電源電位にある為保護トランジス
タはオフ状態にあり、入力端子８に静電気等の高電圧が
加わってもトランジスタ降伏現象により電圧はクランプ
され電流も内部回路へ流れぬよう逃がされ保護の役割を
果たす。
又、従来例のように接地電位配線６及び電源電位配線７
とそれぞれトランジスタのゲート４ｇ１．４ｇ２．５ｇ
ｌ、５ｇ２が直接接続されておらず、コンタクト孔４ｇ
ｃ及び５ｇｃによりそれぞれのゲートが基板１及びｎウ
ェル領域３と接続され回路上第１図（ｂ）に示すように
ｎ型Ｓｉ基板の抵抗Ｒ１とｎウェル領域の抵抗Ｒ２が介
在している為、電源端子及び接地端子に静電気等の高電
圧が加わっても直接ゲートにかかることはなく保護トラ
ンジスタのゲート破壊を防ぐことができる。
とそれぞれトランジスタのゲート４ｇ１．４ｇ２．５ｇ
ｌ、５ｇ２が直接接続されておらず、コンタクト孔４ｇ
ｃ及び５ｇｃによりそれぞれのゲートが基板１及びｎウ
ェル領域３と接続され回路上第１図（ｂ）に示すように
ｎ型Ｓｉ基板の抵抗Ｒ１とｎウェル領域の抵抗Ｒ２が介
在している為、電源端子及び接地端子に静電気等の高電
圧が加わっても直接ゲートにかかることはなく保護トラ
ンジスタのゲート破壊を防ぐことができる。
第２図＜ａ）は本発明の第２の実施例のパターン図であ
る。
る。
第１図で示したのとほぼ同様に入力端子８にｎ型とｎ型
の保護トランジスタ５，４が接続され入力端子の静電破
壊を防止している。又それぞれのゲートを延長したポリ
シリコン抵抗’３ｇｐ”４ｇｐをそれぞれｎ型Ｓｉ基板
１及びｎウェル領域３とそれぞれコンタクト孔５ｇｃ、
４ｇｃにより電気的に短絡している為、第２図（ｂ）の
ような回路図になり保護トランジスタのゲートには抵抗
Ｒ１’ 、Ｒ２′が接続された形になり、第１の実施例
に比べて、静電気等の高電圧が電源端子接地端子に加わ
った際にも、ＣＲ時定数が大きくなり信号伝達時間が遅
くなる為、保護トランジスタのゲートに高電圧がかかる
より速く、前述のトランジスタの降伏現象がおこり電圧
はクランプされ電流は外部へ逃がされる為保護トランジ
スタのゲート絶縁膜は破壊しないですむという利点があ
る。
の保護トランジスタ５，４が接続され入力端子の静電破
壊を防止している。又それぞれのゲートを延長したポリ
シリコン抵抗’３ｇｐ”４ｇｐをそれぞれｎ型Ｓｉ基板
１及びｎウェル領域３とそれぞれコンタクト孔５ｇｃ、
４ｇｃにより電気的に短絡している為、第２図（ｂ）の
ような回路図になり保護トランジスタのゲートには抵抗
Ｒ１’ 、Ｒ２′が接続された形になり、第１の実施例
に比べて、静電気等の高電圧が電源端子接地端子に加わ
った際にも、ＣＲ時定数が大きくなり信号伝達時間が遅
くなる為、保護トランジスタのゲートに高電圧がかかる
より速く、前述のトランジスタの降伏現象がおこり電圧
はクランプされ電流は外部へ逃がされる為保護トランジ
スタのゲート絶縁膜は破壊しないですむという利点があ
る。
以上説明したように本発明は、入力保護回路を構成する
ｐ型トランジスタのゲートと電源電位配線及びｎ型トラ
ンジスタのゲートと接地電位配線の間に抵抗を設けるこ
とにより、入力端子のみならず電源端子及び接地端子に
対しても静電破壊耐量を向上させることができる効果が
ある。
ｐ型トランジスタのゲートと電源電位配線及びｎ型トラ
ンジスタのゲートと接地電位配線の間に抵抗を設けるこ
とにより、入力端子のみならず電源端子及び接地端子に
対しても静電破壊耐量を向上させることができる効果が
ある。
第１図（ａ）は本発明の第１の実施例の主要部を示すパ
ターン図、第１図（ｂ）は本発明の第１の実施例の回路
図、第２図（ａ）は本発明の第２の実施例のパターン図
、第２図（ｂ）は本発明の第２の実施例の回路図、第３
図（ａ）は従来例のパターン図、第３図（ｂ）は従来例
の回路図である。 １・・・ｐ型Ｓｔ基板、２・・・第１の領域、３・・・
第２の領域（ｎウェル領域）、４・・・ｎ型トランジス
タ（第１のトランジスタ）、４ｄ１．４ｄ２・・・ドレ
イン、４ｄｃ・・・ドレイン電極−ドレイン領域間のコ
ンタクト孔、４ｇｌ、４ｇ２・・・ゲート、４ｓｃ・・
・ゲート−基板間のコンタクト孔、４ｓ・・・ソース、
５・・・ｐ型トランジスタ（第２のトランジスタ＞、５
ｄｌ、５ｄ２・・・ドレイン、５ｓ・・・ソース、５ｓ
ｃ・・・ソース電極−ソース領域間のコンタクト孔、５
ｇｌ、５ｇ２．５ｇ・・・ゲート、５ｓｃ・・・ゲート
−ｎウェル領域間のコンタクト孔、６・・・接地電位配
線、６ｃ・・・接地電位配線−ｐ＋型コンタクト領域１
１間のコンタクト孔、７・・・電源電位配線、７ｃ・・
・電源電位配線−〇＋型コンタクト領域１２間のコンタ
クト孔、８・・・入力端子（ポンディングパッド）、９
・・・内部回路のトランジスタ、１０・・・内部回路へ
の配線、１１・・・ｐ＋型コンタクト領域、１２・・・
ｎ＋型コンタクト領域。
ターン図、第１図（ｂ）は本発明の第１の実施例の回路
図、第２図（ａ）は本発明の第２の実施例のパターン図
、第２図（ｂ）は本発明の第２の実施例の回路図、第３
図（ａ）は従来例のパターン図、第３図（ｂ）は従来例
の回路図である。 １・・・ｐ型Ｓｔ基板、２・・・第１の領域、３・・・
第２の領域（ｎウェル領域）、４・・・ｎ型トランジス
タ（第１のトランジスタ）、４ｄ１．４ｄ２・・・ドレ
イン、４ｄｃ・・・ドレイン電極−ドレイン領域間のコ
ンタクト孔、４ｇｌ、４ｇ２・・・ゲート、４ｓｃ・・
・ゲート−基板間のコンタクト孔、４ｓ・・・ソース、
５・・・ｐ型トランジスタ（第２のトランジスタ＞、５
ｄｌ、５ｄ２・・・ドレイン、５ｓ・・・ソース、５ｓ
ｃ・・・ソース電極−ソース領域間のコンタクト孔、５
ｇｌ、５ｇ２．５ｇ・・・ゲート、５ｓｃ・・・ゲート
−ｎウェル領域間のコンタクト孔、６・・・接地電位配
線、６ｃ・・・接地電位配線−ｐ＋型コンタクト領域１
１間のコンタクト孔、７・・・電源電位配線、７ｃ・・
・電源電位配線−〇＋型コンタクト領域１２間のコンタ
クト孔、８・・・入力端子（ポンディングパッド）、９
・・・内部回路のトランジスタ、１０・・・内部回路へ
の配線、１１・・・ｐ＋型コンタクト領域、１２・・・
ｎ＋型コンタクト領域。
Claims (1)
- 第１導電型の半導体基板の表面部の第１の領域に設けら
れた第２導電型の第１のトランジスタ及び前記半導体基
板の表面部に選択的に設けられた第２導電型の第２の領
域に設けられた第１導電型の第２のトランジスタを有し
、入力端子と前記第１のトランジスタ及び第２のトラン
ジスタのドレイン側を接続し、前記第２のトランジスタ
のソース側を電源電位配線に接続し前記第１のトランジ
スタのソース側を接地電位配線に接続し前記第２のトラ
ンジスタのゲート電極を前記電源電位配線−第２の領域
間のコンタクト孔とは独立のコンタクト孔を介して前記
第２の領域と接続し、前記第１のトランジスタのゲート
電極を前記接地電位配線−半導体基板間のコンタクトと
は独立のコンタクト孔を介して前記第１の領域に接続し
てなることを特徴とする半導体集積回路の入力保護回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1099514A JPH02277265A (ja) | 1989-04-18 | 1989-04-18 | 半導体集積回路の入力保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1099514A JPH02277265A (ja) | 1989-04-18 | 1989-04-18 | 半導体集積回路の入力保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02277265A true JPH02277265A (ja) | 1990-11-13 |
Family
ID=14249361
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1099514A Pending JPH02277265A (ja) | 1989-04-18 | 1989-04-18 | 半導体集積回路の入力保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02277265A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6046480A (en) * | 1996-12-27 | 2000-04-04 | Seiko Epson Corporation | Protection circuit for semiconductor devices |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5275187A (en) * | 1975-12-18 | 1977-06-23 | Mitsubishi Electric Corp | Mos type semiconductor device |
| JPS6436060A (en) * | 1987-07-31 | 1989-02-07 | Nec Corp | Static electricity protective device of mis integrated circuit |
-
1989
- 1989-04-18 JP JP1099514A patent/JPH02277265A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5275187A (en) * | 1975-12-18 | 1977-06-23 | Mitsubishi Electric Corp | Mos type semiconductor device |
| JPS6436060A (en) * | 1987-07-31 | 1989-02-07 | Nec Corp | Static electricity protective device of mis integrated circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6046480A (en) * | 1996-12-27 | 2000-04-04 | Seiko Epson Corporation | Protection circuit for semiconductor devices |
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