JPH10243637A - 電源回路及び不揮発性半導体記憶装置 - Google Patents
電源回路及び不揮発性半導体記憶装置Info
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- JPH10243637A JPH10243637A JP4401197A JP4401197A JPH10243637A JP H10243637 A JPH10243637 A JP H10243637A JP 4401197 A JP4401197 A JP 4401197A JP 4401197 A JP4401197 A JP 4401197A JP H10243637 A JPH10243637 A JP H10243637A
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Abstract
(57)【要約】
【課題】 昇圧回路の電圧出力端子に接続される負荷の
量が変動する場合、昇圧電圧にオーバーシュートが生
じ、昇圧電圧の制御性が低下し、素子の信頼性を悪化さ
せる。 【解決手段】 昇圧回路２２〜２５を複数設け、昇圧回
路の出力電圧が所定の値を超える場合に一部の昇圧回路
２３〜２５の動作を停止させる手段２８を設ける。
量が変動する場合、昇圧電圧にオーバーシュートが生
じ、昇圧電圧の制御性が低下し、素子の信頼性を悪化さ
せる。 【解決手段】 昇圧回路２２〜２５を複数設け、昇圧回
路の出力電圧が所定の値を超える場合に一部の昇圧回路
２３〜２５の動作を停止させる手段２８を設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、電源回路及びその
電源回路を有する不揮発性半導体記憶装置に関し、特に
昇圧回路を用いた半導体装置の内部電源回路に係わる。
電源回路を有する不揮発性半導体記憶装置に関し、特に
昇圧回路を用いた半導体装置の内部電源回路に係わる。
【０００２】
【従来の技術】図５は、従来の昇圧回路を示す。この昇
圧回路は、例えばダイオードＤ１〜Ｄ６とキャパシタＣ
１〜Ｃ５、ＣＡとインバータＧ１、Ｇ２で構成される。
ダイオードＤ１のアノードには外部電源電圧Ｖｃｃが供
給される。ダイオードＤ１ないしＤ５のカソードは、そ
れぞれダイオードＤ２ないしＤ６のアノードに接続され
る。ダイオードＤ２ないしＤ６のアノードは、それぞれ
キャパシタＣ１ないしＣ５の第１の端子が接続される。
キャパシタＣ１、Ｃ３、Ｃ５の他端は、オシレータが生
成するクロック信号ＯＳＣが入力端子に供給されたイン
バータＧ１の出力端子が接続される。インバータＧ１の
入力端子は、この昇圧回路の信号入力端子となる。キャ
パシタＣ２、Ｃ４の他端には、クロック信号ＯＳＣが供
給される。ダイオードＤ６のカソードは、電圧Ｖｃｃｉ
ｎｔを出力する。またダイオードＤ６のカソードと接地
電位間に安定化容量ＣＡが接続されている。
圧回路は、例えばダイオードＤ１〜Ｄ６とキャパシタＣ
１〜Ｃ５、ＣＡとインバータＧ１、Ｇ２で構成される。
ダイオードＤ１のアノードには外部電源電圧Ｖｃｃが供
給される。ダイオードＤ１ないしＤ５のカソードは、そ
れぞれダイオードＤ２ないしＤ６のアノードに接続され
る。ダイオードＤ２ないしＤ６のアノードは、それぞれ
キャパシタＣ１ないしＣ５の第１の端子が接続される。
キャパシタＣ１、Ｃ３、Ｃ５の他端は、オシレータが生
成するクロック信号ＯＳＣが入力端子に供給されたイン
バータＧ１の出力端子が接続される。インバータＧ１の
入力端子は、この昇圧回路の信号入力端子となる。キャ
パシタＣ２、Ｃ４の他端には、クロック信号ＯＳＣが供
給される。ダイオードＤ６のカソードは、電圧Ｖｃｃｉ
ｎｔを出力する。またダイオードＤ６のカソードと接地
電位間に安定化容量ＣＡが接続されている。
【０００３】この昇圧回路では、オシレータから供給さ
れるクロック信号ＯＳＣに基づいて、ダイオード間で電
荷を交互に転送する。その結果、外部電源電圧Ｖｃｃよ
り高い電圧Ｖｃｃｉｎｔを発生する。
れるクロック信号ＯＳＣに基づいて、ダイオード間で電
荷を交互に転送する。その結果、外部電源電圧Ｖｃｃよ
り高い電圧Ｖｃｃｉｎｔを発生する。
【０００４】図６は、オシレータを示す。ナンドゲート
１の第１の入力端子には昇圧回路をイネーブルにする信
号ＣＰＥが供給される。ナンドゲート１の出力端子は、
例えば直列に接続された４段のインバータ２に接続され
る。４段のインバータ２の出力信号は、ナンドゲート１
の第２の入力端子に供給される。例えばこのインバータ
２の出力信号の反転信号がクロック信号ＯＳＣとして用
いられる。
１の第１の入力端子には昇圧回路をイネーブルにする信
号ＣＰＥが供給される。ナンドゲート１の出力端子は、
例えば直列に接続された４段のインバータ２に接続され
る。４段のインバータ２の出力信号は、ナンドゲート１
の第２の入力端子に供給される。例えばこのインバータ
２の出力信号の反転信号がクロック信号ＯＳＣとして用
いられる。
【０００５】信号ＣＰＥがハイレベルになると、オシレ
ータは、ハイレベルとローレベルを交互に繰り返すクロ
ック信号ＯＳＣを出力する。信号ＣＰＥがローレベルに
なると、オシレータは発振を止め、ローレベルの信号を
出力する。
ータは、ハイレベルとローレベルを交互に繰り返すクロ
ック信号ＯＳＣを出力する。信号ＣＰＥがローレベルに
なると、オシレータは発振を止め、ローレベルの信号を
出力する。
【０００６】図７は、例えば不揮発性半導体記憶装置に
用いられる昇圧回路系のシステムを示す。オシレータ１
２及び昇圧回路１３は、それぞれ図６及び図５に示した
回路と同様の回路である。昇圧回路１３が出力する電圧
Ｖｃｃｉｎｔは、抵抗１７により抵抗分割され、差動増
幅器１１の反転入力端子に接続される。差動増幅器１１
の批判点入力端子には基準電圧ＶＲＥＦが供給される。
差動増幅器１１は、信号ＣＰＥをオシレータ１２に供給
する。
用いられる昇圧回路系のシステムを示す。オシレータ１
２及び昇圧回路１３は、それぞれ図６及び図５に示した
回路と同様の回路である。昇圧回路１３が出力する電圧
Ｖｃｃｉｎｔは、抵抗１７により抵抗分割され、差動増
幅器１１の反転入力端子に接続される。差動増幅器１１
の批判点入力端子には基準電圧ＶＲＥＦが供給される。
差動増幅器１１は、信号ＣＰＥをオシレータ１２に供給
する。
【０００７】差動増幅器１１は、基準電圧ＶＲＥＦと電
圧Ｖｃｃｉｎｔを例えば降圧した電圧とを比較し、その
結果に基づいて昇圧回路１３をオンオフさせる。こうし
て、昇圧回路１３の出力電圧Ｖｃｃｉｎｔを所望の値、
例えば１０Ｖにする。
圧Ｖｃｃｉｎｔを例えば降圧した電圧とを比較し、その
結果に基づいて昇圧回路１３をオンオフさせる。こうし
て、昇圧回路１３の出力電圧Ｖｃｃｉｎｔを所望の値、
例えば１０Ｖにする。
【０００８】
【発明が解決しようとする課題】図７に示すように、昇
圧回路１３の出力電圧Ｖｃｃｉｎｔは、降圧回路１４と
Ｙセレクタ１６に供給される。降圧回路１４は、プログ
ラムベリファイ動作時に例えば６．５Ｖの電圧を出力
し、書き込み時に例えば１０Ｖの出力電圧Ｖｃｃｉｎｔ
をそのまま出力する。消去動作時には例えば２．５Ｖ、
消去ベリファイ動作時には例えば３．５Ｖの電圧を出力
する。
圧回路１３の出力電圧Ｖｃｃｉｎｔは、降圧回路１４と
Ｙセレクタ１６に供給される。降圧回路１４は、プログ
ラムベリファイ動作時に例えば６．５Ｖの電圧を出力
し、書き込み時に例えば１０Ｖの出力電圧Ｖｃｃｉｎｔ
をそのまま出力する。消去動作時には例えば２．５Ｖ、
消去ベリファイ動作時には例えば３．５Ｖの電圧を出力
する。
【０００９】降圧回路１４の出力電圧は、ロウデコーダ
１５に供給される。ロウデコーダ１５は、ロウ選択信号
に応じて図示せぬメモリセルアレイのワード線を選択す
る。Ｙセレクタ１６は、カラム選択信号に応じて図示せ
ぬメモリセルアレイの列線を選択する。
１５に供給される。ロウデコーダ１５は、ロウ選択信号
に応じて図示せぬメモリセルアレイのワード線を選択す
る。Ｙセレクタ１６は、カラム選択信号に応じて図示せ
ぬメモリセルアレイの列線を選択する。
【００１０】昇圧回路１３の出力電圧Ｖｃｃｉｎｔには
さまざまな負荷が加わる。まず、Ｙセレクタ１６そのも
のの容量が負荷となる。また、書き込み動作時には、降
圧回路１４は入力された電圧Ｖｃｃｉｎｔをそのままロ
ウデコーダ１５に供給するため、ロウデコーダ１５で選
択され昇圧回路１３の出力電圧Ｖｃｃｉｎｔが直接供給
されるワード線の容量１８は昇圧回路１３の電圧出力端
子に対して負荷として加わる。しかし、消去動作、消去
ベリファイ動作、及びプログラムベリファイ動作時に
は、昇圧回路１３の出力電圧Ｖｃｃｉｎｔが降圧回路に
おいてより低い電圧に変換させるので、このワード線の
容量１８は出力電圧Ｖｃｃｉｎｔには負荷として加わら
ない。従って、動作モードに応じて、電圧Ｖｃｃｉｎｔ
に付く負荷が異なることになる。
さまざまな負荷が加わる。まず、Ｙセレクタ１６そのも
のの容量が負荷となる。また、書き込み動作時には、降
圧回路１４は入力された電圧Ｖｃｃｉｎｔをそのままロ
ウデコーダ１５に供給するため、ロウデコーダ１５で選
択され昇圧回路１３の出力電圧Ｖｃｃｉｎｔが直接供給
されるワード線の容量１８は昇圧回路１３の電圧出力端
子に対して負荷として加わる。しかし、消去動作、消去
ベリファイ動作、及びプログラムベリファイ動作時に
は、昇圧回路１３の出力電圧Ｖｃｃｉｎｔが降圧回路に
おいてより低い電圧に変換させるので、このワード線の
容量１８は出力電圧Ｖｃｃｉｎｔには負荷として加わら
ない。従って、動作モードに応じて、電圧Ｖｃｃｉｎｔ
に付く負荷が異なることになる。
【００１１】図８は、昇圧回路１３が動作を開始し、出
力電圧Ｖｃｃｉｎｔが０Ｖから例えば１０Ｖに立ち上が
るときの出力電圧Ｖｃｃｉｎｔの波形を示す。図８
（ａ）は、負荷容量が大きい場合、例えば書き込み時の
電圧Ｖｃｃｉｎｔの波形を表し、図８（ｂ）は、負荷容
量が小さい場合、例えば消去時の電圧Ｖｃｃｉｎｔの波
形を示す。
力電圧Ｖｃｃｉｎｔが０Ｖから例えば１０Ｖに立ち上が
るときの出力電圧Ｖｃｃｉｎｔの波形を示す。図８
（ａ）は、負荷容量が大きい場合、例えば書き込み時の
電圧Ｖｃｃｉｎｔの波形を表し、図８（ｂ）は、負荷容
量が小さい場合、例えば消去時の電圧Ｖｃｃｉｎｔの波
形を示す。
【００１２】図８（ｂ）に示す場合は、負荷が軽いた
め、電圧Ｖｃｃｉｎｔはオーバーシュートし、その波形
はギザギザになってしまう。そのため、電圧Ｖｃｃｉｎ
ｔを精度良く制御することが困難になる。また、オーバ
ーシュートした電圧Ｖｃｃｉｎｔが素子に供給される
と、その素子の耐圧を超えるため、素子の信頼性が悪化
する。
め、電圧Ｖｃｃｉｎｔはオーバーシュートし、その波形
はギザギザになってしまう。そのため、電圧Ｖｃｃｉｎ
ｔを精度良く制御することが困難になる。また、オーバ
ーシュートした電圧Ｖｃｃｉｎｔが素子に供給される
と、その素子の耐圧を超えるため、素子の信頼性が悪化
する。
【００１３】本発明は、上記課題に鑑みてなされたもの
で、昇圧回路の電圧出力端子に接続される負荷が変動す
る場合に、昇圧回路の出力電圧の制御性を向上させるこ
とを目的とする。
で、昇圧回路の電圧出力端子に接続される負荷が変動す
る場合に、昇圧回路の出力電圧の制御性を向上させるこ
とを目的とする。
【００１４】
【課題を解決するための手段】上記課題を解決するた
め、本発明の電源回路は、クロック信号を生成するオシ
レータと、各々にクロック信号が供給され、各々が昇圧
電圧を生成してその昇圧電圧を共通の電圧出力端子に供
給する少なくとも２個の昇圧回路よりなる昇圧回路群
と、昇圧回路群の共通の電圧出力端子における電圧と第
１の検知電圧レベルとを比較し、その結果に応じてオシ
レータの動作を制御する第１の検知回路と、昇圧回路群
の共通の電圧出力端子における電圧と第１の検知電圧レ
ベルよりも低い第２の検知電圧レベルとを比較し、共通
の電圧出力端子における電圧が第２の検知レベルよりも
高い場合に少なくとも１つの昇圧回路の動作を停止させ
る第２の検知回路とを具備する。
め、本発明の電源回路は、クロック信号を生成するオシ
レータと、各々にクロック信号が供給され、各々が昇圧
電圧を生成してその昇圧電圧を共通の電圧出力端子に供
給する少なくとも２個の昇圧回路よりなる昇圧回路群
と、昇圧回路群の共通の電圧出力端子における電圧と第
１の検知電圧レベルとを比較し、その結果に応じてオシ
レータの動作を制御する第１の検知回路と、昇圧回路群
の共通の電圧出力端子における電圧と第１の検知電圧レ
ベルよりも低い第２の検知電圧レベルとを比較し、共通
の電圧出力端子における電圧が第２の検知レベルよりも
高い場合に少なくとも１つの昇圧回路の動作を停止させ
る第２の検知回路とを具備する。
【００１５】また、上記課題を解決するため、本発明の
不揮発性半導体記憶装置は、複数の不揮発性メモリセル
からなるメモリセルアレイと、不揮発性メモリセルに対
してデータを書き込み・消去する書き込み・消去手段
と、メモリセルの各ノードに供給される電源電圧とは異
なる所望の電圧を生成する電源回路とを具備し、電源回
路は、所定の昇圧電圧を発生させる昇圧手段を有し、昇
圧手段からの出力電圧が昇圧電圧より低下した場合に、
書き込みモードでは昇圧手段のパワーが高く設定され、
消去モードでは昇圧手段のパワーが低く設定される。
不揮発性半導体記憶装置は、複数の不揮発性メモリセル
からなるメモリセルアレイと、不揮発性メモリセルに対
してデータを書き込み・消去する書き込み・消去手段
と、メモリセルの各ノードに供給される電源電圧とは異
なる所望の電圧を生成する電源回路とを具備し、電源回
路は、所定の昇圧電圧を発生させる昇圧手段を有し、昇
圧手段からの出力電圧が昇圧電圧より低下した場合に、
書き込みモードでは昇圧手段のパワーが高く設定され、
消去モードでは昇圧手段のパワーが低く設定される。
【００１６】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。図１は、本発明の第１の実施例を
示す。以下、同一の構成要素には同一の符号を付し、説
明を省略する。
施の形態を説明する。図１は、本発明の第１の実施例を
示す。以下、同一の構成要素には同一の符号を付し、説
明を省略する。
【００１７】図１に示した回路において、オシレータ２
１は、例えば図６に示したような構成をしており、クロ
ック信号ＯＳＣを発生する。昇圧回路２２ないし２５
は、いずれも図５に示した昇圧回路と同様の回路であ
る。ただし、昇圧回路２２ないし２５のパワーは、図７
に示した従来例における昇圧回路１３のパワーよりも小
さく設定される。本実施例では４個の昇圧回路が設けら
れており、パワーを例えば従来の４分の１に設定してあ
る。
１は、例えば図６に示したような構成をしており、クロ
ック信号ＯＳＣを発生する。昇圧回路２２ないし２５
は、いずれも図５に示した昇圧回路と同様の回路であ
る。ただし、昇圧回路２２ないし２５のパワーは、図７
に示した従来例における昇圧回路１３のパワーよりも小
さく設定される。本実施例では４個の昇圧回路が設けら
れており、パワーを例えば従来の４分の１に設定してあ
る。
【００１８】ここで、昇圧回路のパワーとは、出力端子
側に供給される電流量をいうものとする。昇圧回路のパ
ワーを小さくするには、昇圧回路を構成するキャパシタ
の容量を小さくしたり、昇圧回路の段数、すなわちダイ
オードの数を減らせばよい。
側に供給される電流量をいうものとする。昇圧回路のパ
ワーを小さくするには、昇圧回路を構成するキャパシタ
の容量を小さくしたり、昇圧回路の段数、すなわちダイ
オードの数を減らせばよい。
【００１９】昇圧回路２２ないし２５の電圧出力端子は
互いに接続される。その接続点の電圧をＶｃｃｉｎｔと
する。この電圧Ｖｃｃｉｎｔは、従来例と同様に降圧回
路１４やＹセレクタ１６に供給される。
互いに接続される。その接続点の電圧をＶｃｃｉｎｔと
する。この電圧Ｖｃｃｉｎｔは、従来例と同様に降圧回
路１４やＹセレクタ１６に供給される。
【００２０】電圧Ｖｃｃｉｎｔは、抵抗２６により分割
され降圧されて、差動増幅器２７の反転入力端子と差動
増幅器２８の非反転入力端子に供給される。但し、差動
増幅器２８に供給される電圧が差動増幅器２７に供給さ
れる電圧よりも高くなるように設定する。
され降圧されて、差動増幅器２７の反転入力端子と差動
増幅器２８の非反転入力端子に供給される。但し、差動
増幅器２８に供給される電圧が差動増幅器２７に供給さ
れる電圧よりも高くなるように設定する。
【００２１】差動増幅器２７の非反転入力端子と差動増
幅器２８の反転入力端子には、基準電圧ＶＲＥＦが供給
される。差動増幅器２７の出力端子は、チャージポンプ
イネーブル信号ＣＰＥを出力する。信号ＣＰＥは、オシ
レータ２１に供給され、従来例と同様にオシレータ２１
の動作を制御する。
幅器２８の反転入力端子には、基準電圧ＶＲＥＦが供給
される。差動増幅器２７の出力端子は、チャージポンプ
イネーブル信号ＣＰＥを出力する。信号ＣＰＥは、オシ
レータ２１に供給され、従来例と同様にオシレータ２１
の動作を制御する。
【００２２】差動増幅器２８の出力端子は、信号ＳＡＶ
Ｅを出力する。信号ＳＡＶＥはインバータ３３の入力端
子に供給され、インバータ３３の出力端子はアンドゲー
ト３０、３１、３２の第２の入力端子に接続される。ア
ンドゲート３０、３１、３２の第１の入力端子には、オ
シレータ２１が出力するクロック信号ＯＳＣが供給され
る。アンドゲート３０、３１、３２の出力端子は、それ
ぞれ昇圧回路２３、２４、２５の信号入力端子に接続さ
れる。
Ｅを出力する。信号ＳＡＶＥはインバータ３３の入力端
子に供給され、インバータ３３の出力端子はアンドゲー
ト３０、３１、３２の第２の入力端子に接続される。ア
ンドゲート３０、３１、３２の第１の入力端子には、オ
シレータ２１が出力するクロック信号ＯＳＣが供給され
る。アンドゲート３０、３１、３２の出力端子は、それ
ぞれ昇圧回路２３、２４、２５の信号入力端子に接続さ
れる。
【００２３】例えば、電圧Ｖｃｃｉｎｔの設定値が１０
Ｖであり、図８（ｂ）に示すように、書き込みベリファ
イ時など負荷が軽くなる場合に、９．５Ｖより上で波形
にギザギザが生じるとする。この場合、抵抗２６におけ
る分割値を調整して、電圧Ｖｃｃｉｎｔが例えば９．５
Ｖを超えると信号ＳＡＶＥがローレベルからハイレベル
になるようにし、電圧Ｖｃｃｉｎｔが１０Ｖを超えると
信号ＣＰＥがハイレベルからローレベルになるようにす
る。
Ｖであり、図８（ｂ）に示すように、書き込みベリファ
イ時など負荷が軽くなる場合に、９．５Ｖより上で波形
にギザギザが生じるとする。この場合、抵抗２６におけ
る分割値を調整して、電圧Ｖｃｃｉｎｔが例えば９．５
Ｖを超えると信号ＳＡＶＥがローレベルからハイレベル
になるようにし、電圧Ｖｃｃｉｎｔが１０Ｖを超えると
信号ＣＰＥがハイレベルからローレベルになるようにす
る。
【００２４】図２は、図１に示した昇圧回路を有する不
揮発性半導体メモリの全体図を示す。昇圧回路４１は、
図１に示した昇圧回路であり、昇圧電圧Ｖｃｃｉｎｔを
発生する。
揮発性半導体メモリの全体図を示す。昇圧回路４１は、
図１に示した昇圧回路であり、昇圧電圧Ｖｃｃｉｎｔを
発生する。
【００２５】基準電圧発生回路４２は、基準電圧ＶＲＥ
Ｆを発生する。降圧回路１４は、プログラムモードやベ
リファイモードなどの各モードに対応して、基準電圧Ｖ
ＲＥＦを基準に昇圧電圧Ｖｃｃｉｎｔから所定の出力電
圧ＶＯＵＴを発生する。
Ｆを発生する。降圧回路１４は、プログラムモードやベ
リファイモードなどの各モードに対応して、基準電圧Ｖ
ＲＥＦを基準に昇圧電圧Ｖｃｃｉｎｔから所定の出力電
圧ＶＯＵＴを発生する。
【００２６】内部アドレス信号（又は外部アドレス信
号）Ａ０〜Ａｎは、アドレスレジスタ４４を経由してロ
ウデコーダ１５及びカラムデコーダ４６に供給される。
また、降圧回路１４の出力電圧ＶＯＵＴは、ロウデコー
ダ１５を経由して、アドレス信号Ａ０〜Ａｎにより選択
された所定のワード線に印加される。
号）Ａ０〜Ａｎは、アドレスレジスタ４４を経由してロ
ウデコーダ１５及びカラムデコーダ４６に供給される。
また、降圧回路１４の出力電圧ＶＯＵＴは、ロウデコー
ダ１５を経由して、アドレス信号Ａ０〜Ａｎにより選択
された所定のワード線に印加される。
【００２７】なお、プログラムモード時においては、デ
ータは、入出力バッファ４７、書き込み回路４９及びＹ
セレクタ１６を経由して、メモリセルアレイ５０の所定
のメモリセルに与えられる。
ータは、入出力バッファ４７、書き込み回路４９及びＹ
セレクタ１６を経由して、メモリセルアレイ５０の所定
のメモリセルに与えられる。
【００２８】また、リードモード時においては、データ
は、Ｙセレクタ１６及びセンスアンプ４８を経由してベ
リファイに使用されるか、又はさらに入出力バッファ４
７を経由してチップ外部に出力される。
は、Ｙセレクタ１６及びセンスアンプ４８を経由してベ
リファイに使用されるか、又はさらに入出力バッファ４
７を経由してチップ外部に出力される。
【００２９】また、イレースモード時においては、消去
切換回路５１によってメモリセルのソースに印加される
電圧が切り換えられる。以下、図１に示した実施例の動
作を説明する。
切換回路５１によってメモリセルのソースに印加される
電圧が切り換えられる。以下、図１に示した実施例の動
作を説明する。
【００３０】昇圧回路が動作を開始し、電圧Ｖｃｃｉｎ
ｔを例えば０Ｖから１０Ｖに向けて立ち上げるとする。
電圧Ｖｃｃｉｎｔが０Ｖから９．５Ｖまでにある間は、
信号ＣＰＥはハイレベルであり、信号ＳＡＶＥはローレ
ベルである。そのため、昇圧回路２２ないし２５の信号
入力端子にはクロック信号ＣＰＥが供給され、いずれも
昇圧動作を行っている。
ｔを例えば０Ｖから１０Ｖに向けて立ち上げるとする。
電圧Ｖｃｃｉｎｔが０Ｖから９．５Ｖまでにある間は、
信号ＣＰＥはハイレベルであり、信号ＳＡＶＥはローレ
ベルである。そのため、昇圧回路２２ないし２５の信号
入力端子にはクロック信号ＣＰＥが供給され、いずれも
昇圧動作を行っている。
【００３１】次に、電圧Ｖｃｃｉｎｔが９．５Ｖを超え
ると、信号ＣＰＥはハイレベルのままだが、信号ＳＡＶ
Ｅはハイレベルとなる。そのため、昇圧回路２３、２
４、２５は動作を停止し、昇圧回路２２のみが動作する
ようになる。その結果、昇圧回路２２ないし２５の全体
で見ると、昇圧回路のパワーが低下する。
ると、信号ＣＰＥはハイレベルのままだが、信号ＳＡＶ
Ｅはハイレベルとなる。そのため、昇圧回路２３、２
４、２５は動作を停止し、昇圧回路２２のみが動作する
ようになる。その結果、昇圧回路２２ないし２５の全体
で見ると、昇圧回路のパワーが低下する。
【００３２】その後は、従来例と同様にして、電圧Ｖｃ
ｃｉｎｔが１０Ｖを超えるとオシレータをオフし、１０
Ｖを下回るとオシレータをオンすることで、電圧Ｖｃｃ
ｉｎｔが１０Ｖになるように制御する。この場合、昇圧
回路のパワーが従来よりも低下しているため、オーバー
シュートの量は大きく減少する。
ｃｉｎｔが１０Ｖを超えるとオシレータをオフし、１０
Ｖを下回るとオシレータをオンすることで、電圧Ｖｃｃ
ｉｎｔが１０Ｖになるように制御する。この場合、昇圧
回路のパワーが従来よりも低下しているため、オーバー
シュートの量は大きく減少する。
【００３３】また、電圧Ｖｃｃｉｎｔがはじめから約１
０Ｖにある場合を説明する。電圧Ｖｃｃｉｎｔが１０Ｖ
を超えると信号ＳＡＶＥはハイレベル、信号ＣＰＥはロ
ーレベルでありオシレータはオフ状態になり、すべての
昇圧回路は動作しない。電圧Ｖｃｃｉｎｔが１０Ｖを下
回ると、信号ＳＡＶＥはハイレベル、信号ＣＰＥはハイ
レベルとなるため、昇圧回路２２のみが動作する。ただ
し、電圧Ｖｃｃｉｎｔが９．５Ｖ以下になると信号ＳＡ
ＶＥがローレベルになり、昇圧回路２２〜２５のすべて
が動作する。
０Ｖにある場合を説明する。電圧Ｖｃｃｉｎｔが１０Ｖ
を超えると信号ＳＡＶＥはハイレベル、信号ＣＰＥはロ
ーレベルでありオシレータはオフ状態になり、すべての
昇圧回路は動作しない。電圧Ｖｃｃｉｎｔが１０Ｖを下
回ると、信号ＳＡＶＥはハイレベル、信号ＣＰＥはハイ
レベルとなるため、昇圧回路２２のみが動作する。ただ
し、電圧Ｖｃｃｉｎｔが９．５Ｖ以下になると信号ＳＡ
ＶＥがローレベルになり、昇圧回路２２〜２５のすべて
が動作する。
【００３４】図３は、図１に示した回路の動作波形を示
す。図３（ａ）は、負荷容量が大きい場合、例えば書き
込み時の電圧Ｖｃｃｉｎｔの波形を表し、図３（ｂ）
は、負荷容量が軽い場合、例えば消去時の電圧Ｖｃｃｉ
ｎｔの波形を示す。従来の回路の波形と異なり、消去時
や消去ベリファイ時など負荷が軽い場合でもギザギザが
生じておらず、電圧制御精度がよくなっている。また、
ほとんどオーバーシュートもせず、電圧Ｖｃｃｉｎｔが
素子耐圧を超えることもない。そのため、素子の信頼性
を上げることができる。
す。図３（ａ）は、負荷容量が大きい場合、例えば書き
込み時の電圧Ｖｃｃｉｎｔの波形を表し、図３（ｂ）
は、負荷容量が軽い場合、例えば消去時の電圧Ｖｃｃｉ
ｎｔの波形を示す。従来の回路の波形と異なり、消去時
や消去ベリファイ時など負荷が軽い場合でもギザギザが
生じておらず、電圧制御精度がよくなっている。また、
ほとんどオーバーシュートもせず、電圧Ｖｃｃｉｎｔが
素子耐圧を超えることもない。そのため、素子の信頼性
を上げることができる。
【００３５】なお、図１に示した実施例では、一部の昇
圧回路のみを動作させるとき、昇圧回路のパワーはすべ
ての昇圧回路を動作させる場合のパワーの４分の１にな
るが、これに限られるものではない。好ましくは、動作
している昇圧回路のパワーがすべての昇圧回路のパワー
の１０分の１から２分の１の間であればよい。そのパワ
ーが１０分の１未満であると、所望の昇圧電圧を得、あ
るいは所望の昇圧電圧に戻すのに時間がかかり効率が悪
くなる。パワーが２分の１を越えると、オーバーシュー
トがさほど減らなくなり、本発明の効果を得ることが難
しくなる。
圧回路のみを動作させるとき、昇圧回路のパワーはすべ
ての昇圧回路を動作させる場合のパワーの４分の１にな
るが、これに限られるものではない。好ましくは、動作
している昇圧回路のパワーがすべての昇圧回路のパワー
の１０分の１から２分の１の間であればよい。そのパワ
ーが１０分の１未満であると、所望の昇圧電圧を得、あ
るいは所望の昇圧電圧に戻すのに時間がかかり効率が悪
くなる。パワーが２分の１を越えると、オーバーシュー
トがさほど減らなくなり、本発明の効果を得ることが難
しくなる。
【００３６】図４は、本発明の第２の実施例を示す。コ
ントローラ２９は、例えばライトステートマシーンから
の信号を受け、プログラム時に出力信号をハイレベルに
し、消去時や書き込みベリファイ時、消去ベリファイ時
にローレベルとするように設定されている。
ントローラ２９は、例えばライトステートマシーンから
の信号を受け、プログラム時に出力信号をハイレベルに
し、消去時や書き込みベリファイ時、消去ベリファイ時
にローレベルとするように設定されている。
【００３７】演算増幅器２８のディスエイブル端子に
は、コントローラ２９の出力信号が供給される。コント
ローラ２９の出力信号がハイレベルであると、演算増幅
器２８は動作を停止し、ローレベルの信号ＳＡＶＥを出
力する。コントローラ２９の出力信号がローレベルであ
ると、演算増幅器は通常に動作する。
は、コントローラ２９の出力信号が供給される。コント
ローラ２９の出力信号がハイレベルであると、演算増幅
器２８は動作を停止し、ローレベルの信号ＳＡＶＥを出
力する。コントローラ２９の出力信号がローレベルであ
ると、演算増幅器は通常に動作する。
【００３８】それ以外の構成要素は、上述の第１の実施
例と同様である。本実施例において、負荷が重いときは
すべての昇圧回路が使用され、負荷が軽い場合は第１の
実施例と同様に動作する。
例と同様である。本実施例において、負荷が重いときは
すべての昇圧回路が使用され、負荷が軽い場合は第１の
実施例と同様に動作する。
【００３９】すなわち、出力電圧Ｖｃｃｉｎｔを０Ｖか
ら１０Ｖに立ち上げるとき、負荷が重い場合、例えば書
き込み時、０Ｖから１０Ｖになるまで昇圧回路２２〜２
５全てが動作する。
ら１０Ｖに立ち上げるとき、負荷が重い場合、例えば書
き込み時、０Ｖから１０Ｖになるまで昇圧回路２２〜２
５全てが動作する。
【００４０】また、出力電圧Ｖｃｃｉｎｔを０Ｖから１
０Ｖに立ち上げる場合で、消去時や書き込みベリファイ
・消去ベリファイ時など負荷が軽いとき、電圧Ｖｃｃｉ
ｎｔが０Ｖから例えば９．５Ｖになるまで昇圧回路２２
〜２５全てを動作させ、昇圧回路のパワーを大きくす
る。電圧Ｖｃｃｉｎｔが９．５Ｖを越え１０Ｖになるま
では、昇圧回路２２のみを動作させ、昇圧回路のパワー
を低下させる。
０Ｖに立ち上げる場合で、消去時や書き込みベリファイ
・消去ベリファイ時など負荷が軽いとき、電圧Ｖｃｃｉ
ｎｔが０Ｖから例えば９．５Ｖになるまで昇圧回路２２
〜２５全てを動作させ、昇圧回路のパワーを大きくす
る。電圧Ｖｃｃｉｎｔが９．５Ｖを越え１０Ｖになるま
では、昇圧回路２２のみを動作させ、昇圧回路のパワー
を低下させる。
【００４１】また、はじめから出力電圧Ｖｃｃｉｎｔが
１０Ｖ程度にあり、電圧Ｖｃｃｉｎｔが１０Ｖ以下にな
る場合の動作を説明する。プログラム時は、信号ＣＰＥ
はハイレベルとなり、信号ＳＡＶＥはローレベルである
ため、昇圧回路２２〜２５が動作する。消去時及びベリ
ファイ時は、信号ＣＰＥと信号ＳＡＶＥがハイレベルで
あるため、昇圧回路２２のみが動作し、昇圧回路のパワ
ーが低下する。ただし、消去時及びベリファイ時で電圧
Ｖｃｃｉｎｔが９．５Ｖ以下になると、信号ＳＡＶＥは
ローレベルとなり、昇圧回路２２〜２５が動作する。
１０Ｖ程度にあり、電圧Ｖｃｃｉｎｔが１０Ｖ以下にな
る場合の動作を説明する。プログラム時は、信号ＣＰＥ
はハイレベルとなり、信号ＳＡＶＥはローレベルである
ため、昇圧回路２２〜２５が動作する。消去時及びベリ
ファイ時は、信号ＣＰＥと信号ＳＡＶＥがハイレベルで
あるため、昇圧回路２２のみが動作し、昇圧回路のパワ
ーが低下する。ただし、消去時及びベリファイ時で電圧
Ｖｃｃｉｎｔが９．５Ｖ以下になると、信号ＳＡＶＥは
ローレベルとなり、昇圧回路２２〜２５が動作する。
【００４２】なお、好ましくは、一部の昇圧回路のみを
動作させるときの昇圧回路のパワーは、第１の実施例と
同様に、すべての昇圧回路を動作させるときの昇圧回路
全体のパワーの１０分の１以上２分の１以下であればよ
い。
動作させるときの昇圧回路のパワーは、第１の実施例と
同様に、すべての昇圧回路を動作させるときの昇圧回路
全体のパワーの１０分の１以上２分の１以下であればよ
い。
【００４３】このように、本実施例では、動作モードに
応じて昇圧回路２３〜２５の動作を制御することによ
り、電圧Ｖｃｃｉｎｔのオーバーシュートを低減し、電
圧制御精度を上げ、素子の信頼性を上げることが可能と
なる。
応じて昇圧回路２３〜２５の動作を制御することによ
り、電圧Ｖｃｃｉｎｔのオーバーシュートを低減し、電
圧制御精度を上げ、素子の信頼性を上げることが可能と
なる。
【００４４】
【発明の効果】以上説明したように、本発明によれば、
昇圧回路を複数設け、場合によってその一部を動作させ
ないようにするため、昇圧回路の出力電圧のオーバーシ
ュートが減り、昇圧回路の出力電圧の制御性を上げ、素
子の信頼性を向上させることが可能となる。
昇圧回路を複数設け、場合によってその一部を動作させ
ないようにするため、昇圧回路の出力電圧のオーバーシ
ュートが減り、昇圧回路の出力電圧の制御性を上げ、素
子の信頼性を向上させることが可能となる。
【図１】本発明の第１の実施例を示す図。
【図２】不揮発性半導体記憶装置の全体を示す図。
【図３】本発明の第１の実施例における動作波形を示す
図。
図。
【図４】本発明の第２の実施例を示す図。
【図５】従来の昇圧回路を示す図。
【図６】オシレータを示す図。
【図７】従来の電源回路を示す図。
【図８】従来の電源回路の動作波形を示す図。
１４…降圧回路、 １５…ロウデコーダ、 １６…Ｙセレクタ、 １８…負荷、 ２１…オシレータ、 ２２〜２５…昇圧回路、 ２６…抵抗、 ２７、２８…差動増幅器、 ３０〜３２…アンドゲート、 ３３…インバータ、 Ｖｃｃｉｎｔ…昇圧電圧、 ＶＲＥＦ…基準電圧、 ＣＰＥ…チャージポンプイネーブル信号、 ＯＳＣ…クロック信号。
Claims (11)
- 【請求項１】 クロック信号を生成するオシレータと、 各々に前記クロック信号が供給され、各々が昇圧電圧を
生成してその昇圧電圧を共通の電圧出力端子に供給する
複数の昇圧回路よりなる昇圧回路群と、 前記昇圧回路群の共通の電圧出力端子における電圧と第
１の検知電圧レベルとを比較し、その結果に応じて前記
オシレータの動作を制御する第１の検知回路と、 前記昇圧回路群の共通の電圧出力端子における電圧と前
記第１の検知電圧レベルよりも低い第２の検知電圧レベ
ルとを比較し、前記共通の電圧出力端子における電圧が
前記第２の検知レベルよりも高い場合に少なくとも１つ
の前記昇圧回路の動作を停止させる第２の検知回路とを
具備することを特徴とする電源回路。 - 【請求項２】 前記第２の検知回路は、前記クロック信
号を前記少なくとも１つの昇圧回路に供給させないよう
にして前記少なくとも１つの前記昇圧回路の動作を停止
させることを特徴とする請求項１記載の電源回路。 - 【請求項３】 前記昇圧回路群の共通の電圧出力端子に
は負荷が接続され、 前記負荷が軽い状態では前記第２の検知回路を活性状態
とし、前記負荷が重い状態では前記第２の検知回路を非
活性状態とする制御回路をさらに具備することを特徴と
する請求項１記載の電源回路。 - 【請求項４】 電源電圧から昇圧電圧を発生させる昇圧
手段を具備する電源回路において、 前記昇圧手段はその出力端子における電圧が前記昇圧電
圧よりも低く設定された所望の電圧レベル以下の場合に
第１のパワーで動作し、前記出力端子における電圧が前
記電圧レベルを越え前記昇圧電圧以下の場合に前記第１
のパワーより低い第２のパワーで動作することを特徴と
する電源回路。 - 【請求項５】 前記昇圧手段は、複数の昇圧回路を有
し、前記出力端子における電圧が前記昇圧電圧よりも低
く設定された所望の電圧レベル以下の場合と前記出力端
子における電圧が前記電圧レベルを越え前記昇圧電圧以
下の場合で動作する前記昇圧回路の個数が異なることを
特徴とする請求項４記載の電源回路。 - 【請求項６】 電源電圧から昇圧電圧を発生させる昇圧
手段と前記昇圧手段の電圧出力端子に接続される負荷の
量に応じて前記昇圧手段のパワーを変化させる手段とを
具備することを特徴とする電源回路。 - 【請求項７】 前記負荷が重いとき前記昇圧手段のパワ
ーが大きく、前記負荷が軽いとき前記昇圧手段のパワー
が小さいことを特徴とする請求項６記載の電源回路。 - 【請求項８】 クロック信号を生成するオシレータと、 各々に前記クロック信号が供給され、各々が昇圧電圧を
生成してその昇圧電圧を共通の電圧出力端子に供給する
複数の昇圧回路よりなる昇圧回路群とを具備する電源回
路であって、 前記複数の昇圧回路の全てが動作する第１のモードと、
前記複数の昇圧回路の１０分の１乃至２分の１が動作す
る第２のモードとを有することを特徴とする電源回路。 - 【請求項９】 複数の不揮発性メモリセルからなるメモ
リセルアレイと、前記不揮発性メモリセルに対してデー
タを書き込み・消去する書き込み・消去手段と、前記メ
モリセルの各ノードに供給される電源電圧とは異なる所
望の電圧を生成する電源回路とを具備する不揮発性半導
体記憶装置において、 前記電源回路は、所定の昇圧電圧を発生させる昇圧手段
を有し、前記昇圧手段が出力する出力電圧が前記所定の
昇圧電圧より低下した場合に、書き込み時では前記昇圧
手段のパワーが高く設定され、消去時では前記昇圧手段
のパワーが低く設定されることを特徴とする不揮発性半
導体記憶装置。 - 【請求項１０】 前記昇圧手段が出力する出力電圧が前
記所定の昇圧電圧より低下した場合に、書き込みベリフ
ァイ時及び消去ベリファイ時では前記昇圧手段のパワー
が低く設定されることを特徴とする請求項９記載の不揮
発性半導体記憶装置。 - 【請求項１１】 前記昇圧手段が出力する出力電圧が前
記所定の昇圧電圧よりも低く設定された所望の電圧レベ
ル以下となる場合は、前記昇圧手段のパワーが高く設定
されることを特徴とする請求項９記載の不揮発性半導体
装置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4401197A JP3544815B2 (ja) | 1997-02-27 | 1997-02-27 | 電源回路及び不揮発性半導体記憶装置 |
| TW087102516A TW423162B (en) | 1997-02-27 | 1998-02-23 | Power voltage supplying circuit and semiconductor memory including the same |
| US09/030,914 US6128242A (en) | 1997-02-27 | 1998-02-26 | Power supply circuit and semiconductor memory device having the same |
| KR10-1998-0006444A KR100492213B1 (ko) | 1997-02-27 | 1998-02-27 | 전원회로및그전원회로를구비한반도체기억장치 |
| US09/640,370 US6356499B1 (en) | 1997-02-27 | 2000-08-17 | Power supply circuit and semiconductor memory device having the same |
| US09/983,258 US6498761B2 (en) | 1997-02-27 | 2001-10-23 | Power supply circuit and semiconductor memory device having the same |
| KR1020030012991A KR100427739B1 (ko) | 1997-02-27 | 2003-03-03 | 전원 회로 및 그 전원 회로를 구비한 반도체 기억 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4401197A JP3544815B2 (ja) | 1997-02-27 | 1997-02-27 | 電源回路及び不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10243637A true JPH10243637A (ja) | 1998-09-11 |
| JP3544815B2 JP3544815B2 (ja) | 2004-07-21 |
Family
ID=12679756
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4401197A Expired - Lifetime JP3544815B2 (ja) | 1997-02-27 | 1997-02-27 | 電源回路及び不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3544815B2 (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002124082A (ja) * | 1999-11-09 | 2002-04-26 | Fujitsu Ltd | 半導体記憶装置およびその制御方法 |
| JP2007181347A (ja) * | 2005-12-28 | 2007-07-12 | Nec Electronics Corp | 昇圧回路 |
| JP2007200550A (ja) * | 1999-11-09 | 2007-08-09 | Fujitsu Ltd | 半導体記憶装置、その動作方法、その制御方法、メモリシステムおよびメモリの制御方法 |
| JP2007200549A (ja) * | 1999-11-09 | 2007-08-09 | Fujitsu Ltd | 半導体記憶装置、その動作方法、その制御方法、メモリシステムおよびメモリの制御方法 |
| US7649785B2 (en) | 2006-05-24 | 2010-01-19 | Samsung Electronics Co., Ltd. | Flash memory device and related high voltage generating circuit |
| JP2010033626A (ja) * | 2008-07-25 | 2010-02-12 | Renesas Technology Corp | 半導体装置 |
| JP2010050825A (ja) * | 2008-08-22 | 2010-03-04 | Toppan Printing Co Ltd | チャージポンプ回路 |
| JP2010288185A (ja) * | 2009-06-15 | 2010-12-24 | Toppan Printing Co Ltd | チャージポンプ回路 |
| JP2012226805A (ja) * | 2011-04-20 | 2012-11-15 | Lapis Semiconductor Co Ltd | 半導体メモリの内部電源電圧生成回路及び内部電源電圧生成方法 |
| CN103997202A (zh) * | 2013-02-18 | 2014-08-20 | 丰田自动车株式会社 | 供电系统和控制方法 |
| JP2017054574A (ja) * | 2015-09-11 | 2017-03-16 | 株式会社東芝 | 電圧発生回路及び半導体記憶装置 |
| JP2018045756A (ja) * | 2009-11-20 | 2018-03-22 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1997
- 1997-02-27 JP JP4401197A patent/JP3544815B2/ja not_active Expired - Lifetime
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002124082A (ja) * | 1999-11-09 | 2002-04-26 | Fujitsu Ltd | 半導体記憶装置およびその制御方法 |
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| JP2010288185A (ja) * | 2009-06-15 | 2010-12-24 | Toppan Printing Co Ltd | チャージポンプ回路 |
| JP2018045756A (ja) * | 2009-11-20 | 2018-03-22 | 株式会社半導体エネルギー研究所 | 半導体装置 |
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| CN103997202A (zh) * | 2013-02-18 | 2014-08-20 | 丰田自动车株式会社 | 供电系统和控制方法 |
| JP2014158403A (ja) * | 2013-02-18 | 2014-08-28 | Toyota Motor Corp | 電源装置及び制御方法 |
| CN103997202B (zh) * | 2013-02-18 | 2016-09-14 | 丰田自动车株式会社 | 供电系统和控制方法 |
| US9727125B2 (en) | 2013-02-18 | 2017-08-08 | Toyota Jidosha Kabushiki Kaisha | Power supply system with a plurality of power supply circuits and control method of the same |
| JP2017054574A (ja) * | 2015-09-11 | 2017-03-16 | 株式会社東芝 | 電圧発生回路及び半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3544815B2 (ja) | 2004-07-21 |
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