JPH10254814A - 周辺制御装置 - Google Patents
周辺制御装置Info
- Publication number
- JPH10254814A JPH10254814A JP5627997A JP5627997A JPH10254814A JP H10254814 A JPH10254814 A JP H10254814A JP 5627997 A JP5627997 A JP 5627997A JP 5627997 A JP5627997 A JP 5627997A JP H10254814 A JPH10254814 A JP H10254814A
- Authority
- JP
- Japan
- Prior art keywords
- control device
- peripheral control
- rom
- port
- ram
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Abstract
(57)【要約】
【課題】 必要な回路を追加し構成することができ、ノ
イズが低減でき、必要な機能を安価に容易に得ることの
できる周辺制御装置を提供する。 【解決手段】 ＲＯＭ部分８と、ＲＡＭ部分９と、Ｉ／
Ｏポート部分６，７と、必要な機能追加ゲートアレイ部
分１０とを１チップ１２上に形成し、バス入出力ポート
３を介して各部分にアクセス可能とした。必要な機能追
加ゲートアレイ部分１０はたとえばワッチドッグタイマ
とし、外付け回路１３をクロックとして、誤動作の判定
を行うことができる。所要のＲＯＭ，ＲＡＭを１チップ
に構成しているのでノイズを低減できる。
イズが低減でき、必要な機能を安価に容易に得ることの
できる周辺制御装置を提供する。 【解決手段】 ＲＯＭ部分８と、ＲＡＭ部分９と、Ｉ／
Ｏポート部分６，７と、必要な機能追加ゲートアレイ部
分１０とを１チップ１２上に形成し、バス入出力ポート
３を介して各部分にアクセス可能とした。必要な機能追
加ゲートアレイ部分１０はたとえばワッチドッグタイマ
とし、外付け回路１３をクロックとして、誤動作の判定
を行うことができる。所要のＲＯＭ，ＲＡＭを１チップ
に構成しているのでノイズを低減できる。
Description
【０００１】
【発明の属する技術分野】本発明は、複写機等の電子機
器の制御に好適な周辺制御装置に関するものである。
器の制御に好適な周辺制御装置に関するものである。
【０００２】
【従来の技術】従来は、１チップマイコンに付加する回
路は、必要に応じて夫々独立のＲＯＭ，ＲＡＭ、および
その他の回路、拡張ポートのゲートアレイおよび独立の
ワッチドッグタイマを起こして使用していた。
路は、必要に応じて夫々独立のＲＯＭ，ＲＡＭ、および
その他の回路、拡張ポートのゲートアレイおよび独立の
ワッチドッグタイマを起こして使用していた。
【０００３】
【発明が解決しようとする課題】しかしながら、最近で
は小容量のＲＯＭ，ＲＡＭが入手困難となり、また、こ
れらを独立に用いることによりノイズが増え、かつ実装
時、大きな基板面積を必要としていた。同時に、システ
ム構成により必要な回路が異なることから、必要な回路
とＲＯＭ，ＲＡＭを同一チップに構成すると、従来のゲ
ートアレイではコストが高くなり、また、専用のカスタ
ムＩＣを起こすと、自由度がなくなるという問題があっ
た。また、ＲＯＭを内蔵したＩＣはそのＲＯＭパターン
の変更が、度重なると、マスク変更で多大なコストがか
かるという問題があった。また、ＣＰＵ暴走の検出が、
各ＩＣ毎では行えない不利があった。
は小容量のＲＯＭ，ＲＡＭが入手困難となり、また、こ
れらを独立に用いることによりノイズが増え、かつ実装
時、大きな基板面積を必要としていた。同時に、システ
ム構成により必要な回路が異なることから、必要な回路
とＲＯＭ，ＲＡＭを同一チップに構成すると、従来のゲ
ートアレイではコストが高くなり、また、専用のカスタ
ムＩＣを起こすと、自由度がなくなるという問題があっ
た。また、ＲＯＭを内蔵したＩＣはそのＲＯＭパターン
の変更が、度重なると、マスク変更で多大なコストがか
かるという問題があった。また、ＣＰＵ暴走の検出が、
各ＩＣ毎では行えない不利があった。
【０００４】本発明は、このような状況のもとでなされ
たもので、必要な回路を追加し構成することができ、ノ
イズが低減でき、必要な機能を安価に容易に得ることが
できる周辺制御装置を提供することを目的とするもので
ある。
たもので、必要な回路を追加し構成することができ、ノ
イズが低減でき、必要な機能を安価に容易に得ることが
できる周辺制御装置を提供することを目的とするもので
ある。
【０００５】
【課題を解決するための手段】前記目的を達成するた
め、本発明では、周辺制御装置を次の（１）〜（７）の
とおりに構成する。
め、本発明では、周辺制御装置を次の（１）〜（７）の
とおりに構成する。
【０００６】（１）ＲＯＭ部分と、ＲＡＭ部分と、Ｉ／
Ｏポート部分と、バス入出力ポートと、機能追加ゲート
アレイ部分とを１チップ上に形成し、前記バス入出力ポ
ートを介して各部分にアクセス可能に構成した周辺制御
装置。
Ｏポート部分と、バス入出力ポートと、機能追加ゲート
アレイ部分とを１チップ上に形成し、前記バス入出力ポ
ートを介して各部分にアクセス可能に構成した周辺制御
装置。
【０００７】（２）機能追加ゲートアレイ部分は、ワッ
チドッグタイマを構成している前記（１）記載の周辺制
御装置。
チドッグタイマを構成している前記（１）記載の周辺制
御装置。
【０００８】（３）ＲＯＭ部分はフラッシュＲＡＭであ
る前記（１）記載の周辺制御装置。
る前記（１）記載の周辺制御装置。
【０００９】（４）外部ＲＯＭ部分の接続端と、前記外
部ＲＯＭ部分と当該周辺制御装置内蔵のＲＯＭ部分を切
り換える切換手段を備えた前記（１）記載の周辺制御装
置。
部ＲＯＭ部分と当該周辺制御装置内蔵のＲＯＭ部分を切
り換える切換手段を備えた前記（１）記載の周辺制御装
置。
【００１０】（５）ワッチドッグタイマは、ホストＣＰ
Ｕのクロックと別の独立なクロックにより動作するもの
である前記（２）記載の周辺制御装置。
Ｕのクロックと別の独立なクロックにより動作するもの
である前記（２）記載の周辺制御装置。
【００１１】（６）Ｉ／Ｏポート部分と接続したＩ／Ｏ
ポートコントロール回路を前記Ｉ／Ｏポート部分と同一
のチップ上に形成した前記（１）記載の周辺制御装置。
ポートコントロール回路を前記Ｉ／Ｏポート部分と同一
のチップ上に形成した前記（１）記載の周辺制御装置。
【００１２】（７）バス入出力ポート，Ｉ／Ｏポートコ
ントロール回路，ＲＯＭ部分，ＲＡＭ部分，必要な機能
追加ゲートアレイ部分と夫々接続したアドレスデータコ
ントロール回路を、前記バス入出力ポート等と同一のチ
ップ上に形成した前記（６）記載の周辺制御装置。
ントロール回路，ＲＯＭ部分，ＲＡＭ部分，必要な機能
追加ゲートアレイ部分と夫々接続したアドレスデータコ
ントロール回路を、前記バス入出力ポート等と同一のチ
ップ上に形成した前記（６）記載の周辺制御装置。
【００１３】
【発明の実施の形態】以下本発明の実施の態様を“周辺
制御装置”の実施例により詳しく説明する。
制御装置”の実施例により詳しく説明する。
【００１４】
（実施例１）図１は実施例１である“周辺制御装置”の
構成を示すブロック図である。図１において１２がエン
ベデッドゲートアレイの１チップで構成された周辺制御
装置である。周辺制御装置１２の中のエンデベッド領域
１１に、ＲＯＭ部分８、ＲＡＭ部分９が構成されてい
る。エンデベッド部分１１以外の通常のゲートアレイで
構成されるゲート部分に、バス入出力ポート３、アドレ
スデータコントロール回路４、Ｉ／Ｏポートコントロー
ル回路５、Ｉ／Ｏポート６，７、必要な機能追加ゲート
アレイ部分１０が形成されている。ゲートアレイ１０に
は必要な外付け回路１３が接続され、また、必要な出力
信号が信号線１８を通じて、ＣＰＵ１の制御入力端子
（割込み端子やリセット端子等）１９に接続されてい
る。また、ＣＰＵ１のバス入出力は、システムバス２を
通じて周辺制御装置１２のバス入出力ポート３に接続さ
れている。バス入出力ポート３に入力された信号は信号
線２０を通じて、アドレスデータコントロール回路４に
供給されており、アドレスデータコントロール回路４
は、夫々制御信号とデータとを送出する信号線１４〜１
７で夫々Ｉ／Ｏポートコントロール回路５，ＲＯＭ部分
８，ＲＡＭ部分９，機能追加ゲートアレイ部分１０に接
続されている。また、Ｉ／Ｏポートコントロール回路５
からＩ／Ｏポート６，７にデータが入出力できるように
信号線２１，２２が接続されている。
構成を示すブロック図である。図１において１２がエン
ベデッドゲートアレイの１チップで構成された周辺制御
装置である。周辺制御装置１２の中のエンデベッド領域
１１に、ＲＯＭ部分８、ＲＡＭ部分９が構成されてい
る。エンデベッド部分１１以外の通常のゲートアレイで
構成されるゲート部分に、バス入出力ポート３、アドレ
スデータコントロール回路４、Ｉ／Ｏポートコントロー
ル回路５、Ｉ／Ｏポート６，７、必要な機能追加ゲート
アレイ部分１０が形成されている。ゲートアレイ１０に
は必要な外付け回路１３が接続され、また、必要な出力
信号が信号線１８を通じて、ＣＰＵ１の制御入力端子
（割込み端子やリセット端子等）１９に接続されてい
る。また、ＣＰＵ１のバス入出力は、システムバス２を
通じて周辺制御装置１２のバス入出力ポート３に接続さ
れている。バス入出力ポート３に入力された信号は信号
線２０を通じて、アドレスデータコントロール回路４に
供給されており、アドレスデータコントロール回路４
は、夫々制御信号とデータとを送出する信号線１４〜１
７で夫々Ｉ／Ｏポートコントロール回路５，ＲＯＭ部分
８，ＲＡＭ部分９，機能追加ゲートアレイ部分１０に接
続されている。また、Ｉ／Ｏポートコントロール回路５
からＩ／Ｏポート６，７にデータが入出力できるように
信号線２１，２２が接続されている。
【００１５】次に動作について説明する。ＣＰＵ１は、
システムバス２，バス入出力ポート３を通じて、アドレ
スデータコントロール回路４に、制御対象のアドレス
と、制御データを送出する。ＲＡＭ部分９、Ｉ／Ｏポー
ト６，７への書込みのときには、制御データは書込み情
報と、ＷＲバー信号などの書込み制御信号であり、ＲＯ
Ｍ部分８，ＲＡＭ部分９、Ｉ／Ｏポート６，７からの読
出し時には、制御データは、ＲＤバー信号などの読出し
制御信号等である。
システムバス２，バス入出力ポート３を通じて、アドレ
スデータコントロール回路４に、制御対象のアドレス
と、制御データを送出する。ＲＡＭ部分９、Ｉ／Ｏポー
ト６，７への書込みのときには、制御データは書込み情
報と、ＷＲバー信号などの書込み制御信号であり、ＲＯ
Ｍ部分８，ＲＡＭ部分９、Ｉ／Ｏポート６，７からの読
出し時には、制御データは、ＲＤバー信号などの読出し
制御信号等である。
【００１６】書込みのときには、アドレスデータコント
ロール回路４が信号線２０上のアドレスをデコードしそ
のアドレスに対応したアドレス選択信号ＣＳバーを信号
線１４、または信号線１６上に送出し、それに対応した
アドレスが割り付けられているＩ／Ｏポート６，７また
は、ＲＡＭ部分９中のＲＡＭにその書込み情報が書き込
まれるようにＩ／Ｏポートコントロール回路５，ＲＡＭ
部分９が制御する。
ロール回路４が信号線２０上のアドレスをデコードしそ
のアドレスに対応したアドレス選択信号ＣＳバーを信号
線１４、または信号線１６上に送出し、それに対応した
アドレスが割り付けられているＩ／Ｏポート６，７また
は、ＲＡＭ部分９中のＲＡＭにその書込み情報が書き込
まれるようにＩ／Ｏポートコントロール回路５，ＲＡＭ
部分９が制御する。
【００１７】同様に読出しのときには、アドレスデータ
コントロール回路４がシステムバス２０上のアドレスを
デコードしそのアドレスに対応したアドレス選択信号を
信号線１４、または１５，１６上に送出し、それに対応
したアドレスが割り付けられているＩ／Ｏポート６，７
または、ＲＯＭ部分８中のＲＯＭ，ＲＡＭ部分９中のＲ
ＡＭのデータが読み出されるように、Ｉ／Ｏポートコン
トロール回路５，ＲＯＭ部分８，ＲＡＭ部分９（デコー
ダ等）が制御する。そして、バス入出力ポート３上に読
み出されたデータをシステムバス２を通じてＣＰＵ１が
読むことが可能となる。
コントロール回路４がシステムバス２０上のアドレスを
デコードしそのアドレスに対応したアドレス選択信号を
信号線１４、または１５，１６上に送出し、それに対応
したアドレスが割り付けられているＩ／Ｏポート６，７
または、ＲＯＭ部分８中のＲＯＭ，ＲＡＭ部分９中のＲ
ＡＭのデータが読み出されるように、Ｉ／Ｏポートコン
トロール回路５，ＲＯＭ部分８，ＲＡＭ部分９（デコー
ダ等）が制御する。そして、バス入出力ポート３上に読
み出されたデータをシステムバス２を通じてＣＰＵ１が
読むことが可能となる。
【００１８】また、ＣＰＵ１は必要な機能追加部分１０
にも２，３，２０，４，１７部分を通じて制御情報を書
き込むことができるようになっている。機能追加ゲート
アレイ部分１０は、その領域で独立に動作できるよう
に、図２に示すように、セラロック等の外付け回路１３
と接続されて動作し、必要な処理結果が信号線１８を通
じてＣＰＵ１の制御信号入力端子１９に出力されるよう
に動作する。図２は、必要な機能追加ゲートアレイ部分
１０をワッチドッグ回路した例を示す。図２で示すよう
に、ワッチドッグタイマをホストコンピュータとは独立
なクロックで動作させることで、周辺制御装置へのアク
セスの有無を確実に検知し、誤動作の判定が容易とな
る。もちろん、外付け回路１３は、セラロック回路１３
に限定はされない。
にも２，３，２０，４，１７部分を通じて制御情報を書
き込むことができるようになっている。機能追加ゲート
アレイ部分１０は、その領域で独立に動作できるよう
に、図２に示すように、セラロック等の外付け回路１３
と接続されて動作し、必要な処理結果が信号線１８を通
じてＣＰＵ１の制御信号入力端子１９に出力されるよう
に動作する。図２は、必要な機能追加ゲートアレイ部分
１０をワッチドッグ回路した例を示す。図２で示すよう
に、ワッチドッグタイマをホストコンピュータとは独立
なクロックで動作させることで、周辺制御装置へのアク
セスの有無を確実に検知し、誤動作の判定が容易とな
る。もちろん、外付け回路１３は、セラロック回路１３
に限定はされない。
【００１９】以上説明したように、本実施例によれば、
周辺制御装置は、少なくともＲＯＭ，ＲＡＭおよび入出
力ポートを含み、外部バスでアクセス可能で、必要に応
じて所要の機能が追加可能となっているので、バスでマ
ルチチップを制御する場合に比べノイズを低減でき、必
要な機能を安価に容易に得ることができる。
周辺制御装置は、少なくともＲＯＭ，ＲＡＭおよび入出
力ポートを含み、外部バスでアクセス可能で、必要に応
じて所要の機能が追加可能となっているので、バスでマ
ルチチップを制御する場合に比べノイズを低減でき、必
要な機能を安価に容易に得ることができる。
【００２０】（実施例２）図３に実施例２の構成を示
す。実施例１と異なるのはＲＯＭ部分８であり、本実施
例ではこれがフラッシュＲＡＭとなっている。そして、
データ書込み用のデータバス３１、アドレスバス３０を
具備し、書込み制御信号および書込み用電源が信号線３
２を通じて外部から供給できるようになっている。実施
例１と異なる動作はＲＯＭ部分８に対するデータの書込
みが当ＩＣチップ上ではチップ上で可能であり、書込み
データをデータバス３１にセットし、書込みアドレスを
アドレスバス３０に設定し、信号線３２に必要な書込み
電圧を与え、書込み信号を与えることでデータを書き換
え可能である。
す。実施例１と異なるのはＲＯＭ部分８であり、本実施
例ではこれがフラッシュＲＡＭとなっている。そして、
データ書込み用のデータバス３１、アドレスバス３０を
具備し、書込み制御信号および書込み用電源が信号線３
２を通じて外部から供給できるようになっている。実施
例１と異なる動作はＲＯＭ部分８に対するデータの書込
みが当ＩＣチップ上ではチップ上で可能であり、書込み
データをデータバス３１にセットし、書込みアドレスを
アドレスバス３０に設定し、信号線３２に必要な書込み
電圧を与え、書込み信号を与えることでデータを書き換
え可能である。
【００２１】以上説明したように、本実施例によれば、
実施例１と同様の効果が得られるほか、ＲＯＭ部分をフ
ラッシュＲＡＭにより構成しているので、ＲＯＭのマス
ク変更無しで、データの書換えを行うことができ、設計
効率をあげ、システムサポートを容易にできる。
実施例１と同様の効果が得られるほか、ＲＯＭ部分をフ
ラッシュＲＡＭにより構成しているので、ＲＯＭのマス
ク変更無しで、データの書換えを行うことができ、設計
効率をあげ、システムサポートを容易にできる。
【００２２】（実施例３）図４に実施例３の構成を示
す。図５、図６にＲＯＭデータ読出しのタイムチャート
を示す。まず、実施例２から変更になっている回路部分
について説明し、同じ部分の説明は省略する。
す。図５、図６にＲＯＭデータ読出しのタイムチャート
を示す。まず、実施例２から変更になっている回路部分
について説明し、同じ部分の説明は省略する。
【００２３】周辺制御装置１２は外部に外部ＲＯＭ部分
４３が付加されていて、そのデータおよびアドレスバス
は外部で信号線４１を通じてシステムバス２のデータお
よびアドレスに夫々接続している。４４は周辺制御装置
１２の外部から装置１２に制御信号を与える制御端子
で、アドレスデータコントロール回路４に接続されてい
る。ＲＯＭチップセレクト信号線は図７に示すように２
入力ＡＮＤゲート４５，４６の一方の入力端子に接続さ
れている。ＡＮＤゲート４５の出力端子は信号線４２に
接続され端子４７を経て周辺制御装置１２の外部に出力
され、外部ＲＯＭ部分４３のＣＳ２バーの入力端子に接
続されている。ＡＮＤゲート４６の出力端子は信号線４
８に接続され内部ＲＯＭ部分８のＣＳ１バーの入力端子
に接続されている。また、制御端子４４はＡＮＤゲート
４５の他方の入力端子とＡＮＤゲート４６の他方の反転
入力端子に接続されている。なお、本実施例での信号線
１５−２，１６は、具体的には、アドレスバス、データ
バス（１６の場合双方向）、チップセレクト信号線、書
込み時にはＷＲバー信号線（ＲＡＭのみ）、読出し時に
用いるＲＤバー信号線が接続され、そのタイミングは市
販のＲＯＭ、ＲＡＭのアクセスに準拠するものとする。
また、信号線４９，信号線１７が接続されているＩ／Ｏ
ポートコントロール回路５，必要な機能追加ゲートアレ
イ部分１０もインタフェース部はレジスタで構成されて
おり、Ｉ／Ｏポートコントロール回路５に接続されてい
る信号線４９は信号線１６とＣＳバーのアドレスのみ異
なり、他は同等の信号線に同等の信号が送出され、信号
線１７は信号線１５とＣＳバーのアドレスのみ異なり他
は同等の信号線上に同等の信号が送出される構造となっ
ている。１５−２は信号線１５からＣＳバー信号をのぞ
いた信号線で、そののぞかれたＣＳバー信号線が信号線
４８としてＲＯＭ部分８のＣＳバー入力端子とＡＮＤゲ
ート４６の出力端子間に接続されている。
４３が付加されていて、そのデータおよびアドレスバス
は外部で信号線４１を通じてシステムバス２のデータお
よびアドレスに夫々接続している。４４は周辺制御装置
１２の外部から装置１２に制御信号を与える制御端子
で、アドレスデータコントロール回路４に接続されてい
る。ＲＯＭチップセレクト信号線は図７に示すように２
入力ＡＮＤゲート４５，４６の一方の入力端子に接続さ
れている。ＡＮＤゲート４５の出力端子は信号線４２に
接続され端子４７を経て周辺制御装置１２の外部に出力
され、外部ＲＯＭ部分４３のＣＳ２バーの入力端子に接
続されている。ＡＮＤゲート４６の出力端子は信号線４
８に接続され内部ＲＯＭ部分８のＣＳ１バーの入力端子
に接続されている。また、制御端子４４はＡＮＤゲート
４５の他方の入力端子とＡＮＤゲート４６の他方の反転
入力端子に接続されている。なお、本実施例での信号線
１５−２，１６は、具体的には、アドレスバス、データ
バス（１６の場合双方向）、チップセレクト信号線、書
込み時にはＷＲバー信号線（ＲＡＭのみ）、読出し時に
用いるＲＤバー信号線が接続され、そのタイミングは市
販のＲＯＭ、ＲＡＭのアクセスに準拠するものとする。
また、信号線４９，信号線１７が接続されているＩ／Ｏ
ポートコントロール回路５，必要な機能追加ゲートアレ
イ部分１０もインタフェース部はレジスタで構成されて
おり、Ｉ／Ｏポートコントロール回路５に接続されてい
る信号線４９は信号線１６とＣＳバーのアドレスのみ異
なり、他は同等の信号線に同等の信号が送出され、信号
線１７は信号線１５とＣＳバーのアドレスのみ異なり他
は同等の信号線上に同等の信号が送出される構造となっ
ている。１５−２は信号線１５からＣＳバー信号をのぞ
いた信号線で、そののぞかれたＣＳバー信号線が信号線
４８としてＲＯＭ部分８のＣＳバー入力端子とＡＮＤゲ
ート４６の出力端子間に接続されている。
【００２４】次に動作について説明する。入力端子４４
がＬレベルのときには信号線４８上にＲＯＭのチップセ
レクト信号がＣＳ１バーとして出力され（図５参照）、
内部のＲＯＭ部分８のみがアクセスされ、動作は実施例
２と同等になる。入力端子４４がＨレベルのときには信
号線４２上にＲＯＭのチップセレクト信号がＣＳ２バー
として出力され（図６参照）、外部のＲＯＭ部分４３の
みがアクセスされ、ＣＰＵ１は外部ＲＯＭ部分４３より
データを読み込むことが可能となる。
がＬレベルのときには信号線４８上にＲＯＭのチップセ
レクト信号がＣＳ１バーとして出力され（図５参照）、
内部のＲＯＭ部分８のみがアクセスされ、動作は実施例
２と同等になる。入力端子４４がＨレベルのときには信
号線４２上にＲＯＭのチップセレクト信号がＣＳ２バー
として出力され（図６参照）、外部のＲＯＭ部分４３の
みがアクセスされ、ＣＰＵ１は外部ＲＯＭ部分４３より
データを読み込むことが可能となる。
【００２５】なお、ΦＯＵＴは、このクロックを基準と
した、ＣＰＵ１のデータの読込み，書込み用の制御信号
とする。なお、ＲＯＭチップセレクト信号は、チップ外
部から直接信号が加えられる端子として、チップに具備
されるものとする。又４４は、必要に応じ外部の外付け
回路に信号を供給できる構成になっている。
した、ＣＰＵ１のデータの読込み，書込み用の制御信号
とする。なお、ＲＯＭチップセレクト信号は、チップ外
部から直接信号が加えられる端子として、チップに具備
されるものとする。又４４は、必要に応じ外部の外付け
回路に信号を供給できる構成になっている。
【００２６】以上説明したように、本実施例によれば、
実施例１と同様の効果が得られるほか、内部ＲＯＭは外
部ＲＯＭと切換え可能なので、実験のとき、内部ＲＯＭ
容量以上の容量でエミュレーション可能でシステム開発
が容易となる。
実施例１と同様の効果が得られるほか、内部ＲＯＭは外
部ＲＯＭと切換え可能なので、実験のとき、内部ＲＯＭ
容量以上の容量でエミュレーション可能でシステム開発
が容易となる。
【００２７】
【発明の効果】以上説明したように、本発明によれば、
必要な回路を追加し構成することができ、ノイズが低減
でき、必要な機能を安価に容易に得ることができる。
必要な回路を追加し構成することができ、ノイズが低減
でき、必要な機能を安価に容易に得ることができる。
【００２８】さらに、請求項２，請求項５記載の発明で
は、ワッチドッグタイマ機能を追加でき、周辺制御装置
を含むシステムの信頼性を高めることができる。請求項
３記載の発明ではＲＯＭのマスク変更なしに、データの
書換えができ、設計効率を高め、システムサポートを容
易にできる。請求項４記載の発明では、ＲＯＭ部分より
容量の大きい外部ＲＯＭ部分によりエミュレーションが
可能となりシステム開発が容易となる。請求項５記載の
発明ではホストコンピュータのクロックとは別個のクロ
ックによりワッチドッグを動作させるので周辺制御装置
へのアクセスの有無を確実に検知でき、誤動作の判定が
容易となり、システムの信頼性が高まる。
は、ワッチドッグタイマ機能を追加でき、周辺制御装置
を含むシステムの信頼性を高めることができる。請求項
３記載の発明ではＲＯＭのマスク変更なしに、データの
書換えができ、設計効率を高め、システムサポートを容
易にできる。請求項４記載の発明では、ＲＯＭ部分より
容量の大きい外部ＲＯＭ部分によりエミュレーションが
可能となりシステム開発が容易となる。請求項５記載の
発明ではホストコンピュータのクロックとは別個のクロ
ックによりワッチドッグを動作させるので周辺制御装置
へのアクセスの有無を確実に検知でき、誤動作の判定が
容易となり、システムの信頼性が高まる。
【図１】 実施例１の構成を示すブロック図
【図２】 ワッチドッグ回路の構成とタイムチャートを
示す図
示す図
【図３】 実施例２の構成を示すブロック図
【図４】 実施例３の構成を示すブロック図
【図５】 内部ＲＯＭアクセスのタイミングチャート
【図６】 外部ＲＯＭアクセスのタイミングチャート
【図７】 ＣＳバーの回路部分を示す図
３ バス入出力ポート ６ Ｉ／Ｏポート ７ Ｉ／Ｏポート ８ ＲＯＭ部分 ９ ＲＡＭ部分 １０ 必要な機能追加ゲートアレイ部分
Claims (7)
- 【請求項１】 ＲＯＭ部分と、ＲＡＭ部分と、Ｉ／Ｏポ
ート部分と、バス入出力ポートと、機能追加ゲートアレ
イ部分とを１チップ上に形成し、前記バス入出力ポート
を介して各部分にアクセス可能に構成したことを特徴と
する周辺制御装置。 - 【請求項２】 機能追加ゲートアレイ部分は、ワッチド
ッグタイマを構成していることを特徴とする請求項１記
載の周辺制御装置。 - 【請求項３】 ＲＯＭ部分はフラッシュＲＡＭであるこ
とを特徴とする請求項１記載の周辺制御装置。 - 【請求項４】 外部ＲＯＭ部分の接続端と、前記外部Ｒ
ＯＭ部分と当該周辺制御装置内蔵のＲＯＭ部分を切り換
える切換手段を備えたことを特徴とする請求項１記載の
周辺制御装置。 - 【請求項５】 ワッチドッグタイマは、ホストＣＰＵの
クロックと別の独立なクロックにより動作するものであ
ることを特徴とする請求項２記載の周辺制御装置。 - 【請求項６】 Ｉ／Ｏポート部分と接続したＩ／Ｏポー
トコントロール回路を前記Ｉ／Ｏポート部分と同一のチ
ップ上に形成したことを特徴とする請求項１記載の周辺
制御装置。 - 【請求項７】 バス入出力ポート，Ｉ／Ｏポートコント
ロール回路，ＲＯＭ部分，ＲＡＭ部分，必要な機能追加
ゲートアレイ部分と夫々接続したアドレスデータコント
ロール回路を、前記バス入出力ポート等と同一のチップ
上に形成したことを特徴とする請求項６記載の周辺制御
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5627997A JPH10254814A (ja) | 1997-03-11 | 1997-03-11 | 周辺制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5627997A JPH10254814A (ja) | 1997-03-11 | 1997-03-11 | 周辺制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10254814A true JPH10254814A (ja) | 1998-09-25 |
Family
ID=13022661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5627997A Withdrawn JPH10254814A (ja) | 1997-03-11 | 1997-03-11 | 周辺制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10254814A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100368943C (zh) * | 2004-11-19 | 2008-02-13 | 中国科学院长春光学精密机械与物理研究所 | 嵌入式通用伺服控制器 |
-
1997
- 1997-03-11 JP JP5627997A patent/JPH10254814A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100368943C (zh) * | 2004-11-19 | 2008-02-13 | 中国科学院长春光学精密机械与物理研究所 | 嵌入式通用伺服控制器 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100280637B1 (ko) | 고정된플래시롬의데이터갱신이가능한컴퓨터시스템및그제어방법 | |
| JPH07113907B2 (ja) | カード | |
| US5832251A (en) | Emulation device | |
| US5944806A (en) | Microprocessor with versatile addressing | |
| JP4164192B2 (ja) | 半導体装置を搭載する記憶装置 | |
| JPH0944448A (ja) | データ・プロセッサ | |
| JP3673015B2 (ja) | 半導体装置における周辺デバイス識別方法 | |
| JP3514651B2 (ja) | リブート制御装置 | |
| JPH0682324B2 (ja) | 半導体集積回路装置 | |
| JP4083474B2 (ja) | メモリ装置の制御方法およびそのプログラムならびに記録媒体 | |
| JPH11184724A (ja) | インサーキットエミュレータ及び半導体集積回路 | |
| JPH10301657A (ja) | コンピュータシステムの周辺デバイス | |
| JP3447835B2 (ja) | Ｒａｍチップ識別方式 | |
| JPH06150026A (ja) | マイクロコンピュータ、及びエミュレータ | |
| JP2643803B2 (ja) | マイクロコンピュータ | |
| JP3164848B2 (ja) | メモリアクセス回路 | |
| JP2001273014A (ja) | プログラマブルコントローラ | |
| JP3405239B2 (ja) | 初期値設定変更装置 | |
| JPH032988A (ja) | マイクロコンピュータ | |
| JP2000267986A (ja) | メモリ制御装置およびメモリ制御方法 | |
| JPH06282692A (ja) | Ｉｃカード用制御装置 | |
| JPH03167682A (ja) | マイクロコンピュータ | |
| JPS63217594A (ja) | 予備回路を具備するバブルメモリ装置 | |
| JPH11120024A (ja) | ソフトウェア開発用チップ | |
| JPS6123267A (ja) | マイクロコンピユ−タ装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040511 |