JPH10255498A - アクセスタイムの測定回路及び方法 - Google Patents
アクセスタイムの測定回路及び方法Info
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- JPH10255498A JPH10255498A JP10063147A JP6314798A JPH10255498A JP H10255498 A JPH10255498 A JP H10255498A JP 10063147 A JP10063147 A JP 10063147A JP 6314798 A JP6314798 A JP 6314798A JP H10255498 A JPH10255498 A JP H10255498A
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- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/3193—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response
- G01R31/31937—Timing aspects, e.g. measuring propagation delay
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Dram (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】 メモリ回路のアクセス・タイムの測定を容易
にする。 【解決手段】 クロック信号源９０６が格納要素９０８
のクロック端子及びメモリ回路９００のクロック端子に
結合される。テスト回路はテスト・データ・パターンを
ストア又は発生するように、並びに格納要素からのデー
タ出力とパターンを比較するように作動可能である。１
実施例において、格納要素はフリップ・フロップと直列
に結合されたクロック・イネーブル・インバータを含
む。メモリ回路のアクセス・タイムより長いパルス長又
はデューティ・サイクルを有するクロック信号に対し
て、格納要素の出力はテスト回路によってストアされた
データ・パターンとマッチする。クロック周波数が増え
ると、又はデューティ・サイクルが減ると、パルス長は
アクセス・タイムに接近し、格納要素からのデータ出力
はテスト回路によって予測されるデータとはもはやマッ
チしない。従ってアクセス・タイムの決定を可能にす
る。
にする。 【解決手段】 クロック信号源９０６が格納要素９０８
のクロック端子及びメモリ回路９００のクロック端子に
結合される。テスト回路はテスト・データ・パターンを
ストア又は発生するように、並びに格納要素からのデー
タ出力とパターンを比較するように作動可能である。１
実施例において、格納要素はフリップ・フロップと直列
に結合されたクロック・イネーブル・インバータを含
む。メモリ回路のアクセス・タイムより長いパルス長又
はデューティ・サイクルを有するクロック信号に対し
て、格納要素の出力はテスト回路によってストアされた
データ・パターンとマッチする。クロック周波数が増え
ると、又はデューティ・サイクルが減ると、パルス長は
アクセス・タイムに接近し、格納要素からのデータ出力
はテスト回路によって予測されるデータとはもはやマッ
チしない。従ってアクセス・タイムの決定を可能にす
る。
Description
【０００１】
【発明の属する技術分野】本発明は全般的に電子回路に
関し、より詳細には半導体集積回路に関する。
関し、より詳細には半導体集積回路に関する。
【０００２】
【従来の技術及びその課題】メモリ回路におけるアクセ
スタイムの測定は集積回路テストのなかでも最も困難な
項目の１つである。アクセスタイムは一般的に、メモリ
回路への情報の入力とメモリ回路の出力での有効データ
の存在との間の遅延として定義される。１つの通常のパ
ラメータはアドレス・アクセスタイム、即ち、メモリセ
ル・アドレスを提供することと回路の出力でのストア・
データの有効性との間の遅延量である。スタチック・ラ
ンダム・アクセス・メモリ回路（ＳＲＡＭ）及びダイナ
ミック・ランダムアクセス・メモリ回路（ＤＲＡＭ）の
ためのアドレス・アクセスタイムは幾十ナノ・セコンド
のオーダである。アクセスタイム・パラメータの短さは
測定を困難にする１つの要素である。
スタイムの測定は集積回路テストのなかでも最も困難な
項目の１つである。アクセスタイムは一般的に、メモリ
回路への情報の入力とメモリ回路の出力での有効データ
の存在との間の遅延として定義される。１つの通常のパ
ラメータはアドレス・アクセスタイム、即ち、メモリセ
ル・アドレスを提供することと回路の出力でのストア・
データの有効性との間の遅延量である。スタチック・ラ
ンダム・アクセス・メモリ回路（ＳＲＡＭ）及びダイナ
ミック・ランダムアクセス・メモリ回路（ＤＲＡＭ）の
ためのアドレス・アクセスタイムは幾十ナノ・セコンド
のオーダである。アクセスタイム・パラメータの短さは
測定を困難にする１つの要素である。
【０００３】過去において使用された技術は典型的に
は、アクセスタイムを測定するために２又はそれより多
いクロック信号に依っていた。これは同期回路、即ち、
回路への、回路内での及び回路からの情報転送がクロッ
ク信号で調整されるメモリデバイスが特にそうである。
多くのクロックを使用するアクセスタイム測定の一例に
おいて、１つのクロック信号がアドレス情報のラッチと
メモリ回路内での信号の伝播を調整するのに使用され、
一方第２のクロックがデータの出力を調整するのに使用
される。
は、アクセスタイムを測定するために２又はそれより多
いクロック信号に依っていた。これは同期回路、即ち、
回路への、回路内での及び回路からの情報転送がクロッ
ク信号で調整されるメモリデバイスが特にそうである。
多くのクロックを使用するアクセスタイム測定の一例に
おいて、１つのクロック信号がアドレス情報のラッチと
メモリ回路内での信号の伝播を調整するのに使用され、
一方第２のクロックがデータの出力を調整するのに使用
される。
【０００４】多クロックのアプローチは幾つかの課題を
有する。例えば、ダイ・スペースは追加クロックに関連
するパッド及び線によって使い尽くされる。集積回路を
テストすることに対してのみ向けられる集積回路ダイの
この追加スペースは、「テスト・オーバヘッド」としば
しば呼ばれる。更に、２つ又はそれより多いクロックに
依存するシステムにおいて、クロック信号間の伝播遅延
の差はアクセスタイム測定の正確さに影響する。これら
の課題を解決する必要性が産業界に存在する。
有する。例えば、ダイ・スペースは追加クロックに関連
するパッド及び線によって使い尽くされる。集積回路を
テストすることに対してのみ向けられる集積回路ダイの
この追加スペースは、「テスト・オーバヘッド」としば
しば呼ばれる。更に、２つ又はそれより多いクロックに
依存するシステムにおいて、クロック信号間の伝播遅延
の差はアクセスタイム測定の正確さに影響する。これら
の課題を解決する必要性が産業界に存在する。
【０００５】
【課題を達成するための手段及び作用】本発明の好まし
い実施例に従って、メモリ回路のアクセスタイムを測定
するための回路が開示される。回路は入力端子、出力端
子、及びクロック端子を有する格納要素を含む。格納要
素の入力端子はメモリ回路の出力に結合される。クロッ
ク信号源は格納要素のクロック端子及びメモリ回路のク
ロック端子に結合される。回路は又メモリ回路のアドレ
ス及び制御端子に結合され、格納要素の出力端子に結合
される。テスト回路はテストデータ・パターンをストア
するため、又は代替的にテスト・パターンを発生するた
めに作動し、格納要素からのデータ出力とそのパターン
を比較する。１つの実施例において、格納要素はフリッ
プ・フロップと直列に結合するクロック作動インバータ
を含むデータ・ラッチである。１つの実施例におけるフ
リップ・フロップは交差結合のインバータ・ストレージ
・セル又は“キーパ”である。メモリ回路のアクセスタ
イムより長いパルス長又はデューティ・サイクルを有す
るクロック信号のために、格納要素の出力はテスト回路
によってストアされたデータ・パターンとマッチする。
クロック周波数が増え、又はデューティ・サイクルが減
るにつれ、パルス長はアクセスタイムに接近し、格納要
素からのデータ出力はテスト回路によって予測されたデ
ータとはもはやマッチせず、アクセスタイムの決定を可
能にする。
い実施例に従って、メモリ回路のアクセスタイムを測定
するための回路が開示される。回路は入力端子、出力端
子、及びクロック端子を有する格納要素を含む。格納要
素の入力端子はメモリ回路の出力に結合される。クロッ
ク信号源は格納要素のクロック端子及びメモリ回路のク
ロック端子に結合される。回路は又メモリ回路のアドレ
ス及び制御端子に結合され、格納要素の出力端子に結合
される。テスト回路はテストデータ・パターンをストア
するため、又は代替的にテスト・パターンを発生するた
めに作動し、格納要素からのデータ出力とそのパターン
を比較する。１つの実施例において、格納要素はフリッ
プ・フロップと直列に結合するクロック作動インバータ
を含むデータ・ラッチである。１つの実施例におけるフ
リップ・フロップは交差結合のインバータ・ストレージ
・セル又は“キーパ”である。メモリ回路のアクセスタ
イムより長いパルス長又はデューティ・サイクルを有す
るクロック信号のために、格納要素の出力はテスト回路
によってストアされたデータ・パターンとマッチする。
クロック周波数が増え、又はデューティ・サイクルが減
るにつれ、パルス長はアクセスタイムに接近し、格納要
素からのデータ出力はテスト回路によって予測されたデ
ータとはもはやマッチせず、アクセスタイムの決定を可
能にする。
【０００６】その独創的概念の利点は、アクセスタイム
測定が単一クロック信号を使用して可能ということであ
る。従って、集積回路のテスト・オーバヘッドが最小に
維持され、クロック信号間の異なる遅延での問題は避け
られる。更に、その測定アプローチによって余分のピン
又は端子は必要とされない。
測定が単一クロック信号を使用して可能ということであ
る。従って、集積回路のテスト・オーバヘッドが最小に
維持され、クロック信号間の異なる遅延での問題は避け
られる。更に、その測定アプローチによって余分のピン
又は端子は必要とされない。
【０００７】
【実施例】以下の発明の実施例において、アクセスタイ
ム測定は単一クロック信号で可能である。その技術は、
同期及び非同期回路双方に、並びに、ＤＲＡＭ、ＳＲＡ
Ｍ、及び、クロック又は同期の入力回路及び絶え間なく
流れる又は非同期の出力回路を有するような他のタイプ
の集積回路（例えばフラッシュメモリと簡単なアドレ
ス）に適応され得る。
ム測定は単一クロック信号で可能である。その技術は、
同期及び非同期回路双方に、並びに、ＤＲＡＭ、ＳＲＡ
Ｍ、及び、クロック又は同期の入力回路及び絶え間なく
流れる又は非同期の出力回路を有するような他のタイプ
の集積回路（例えばフラッシュメモリと簡単なアドレ
ス）に適応され得る。
【０００８】図１は、どのように単一クロック・アクセ
スタイム測定技術が組込みＤＲＡＭモジュールに適応さ
れているかを示すブロック図である。図１において、Ｄ
ＲＡＭモジュール１００は単一半導体ダイ１０２上に特
定用途集積回路（ＡＳＩＣ）ロジック・モジュール１０
４と共に集積される。ＡＳＩＣモジュール１０４はマイ
クロプロセッサ、マイクロコントローラ、デジタル信号
プロセッサ、又は他のロジック回路であり得る。ＤＲＡ
Ｍへの、ＤＲＡＭ内の及びＤＲＡＭからのデータ転送を
調整するために使用されるクロック信号はクロック端子
１０６に提供される。バッファ・ドライバ１０８はデー
タをＤＲＡＭ回路から及びＡＳＩＣロジック・モジュー
ル１０４のレシーバ・バッファ１１０へ駆動する。アク
セスタイム測定はデータ出力モニタ端子１１２で出力を
サンプリングすることによって成される。バッファ・ド
ライバ１０８からの信号はテスト・バッファ・ドライバ
１１４によって増強される。
スタイム測定技術が組込みＤＲＡＭモジュールに適応さ
れているかを示すブロック図である。図１において、Ｄ
ＲＡＭモジュール１００は単一半導体ダイ１０２上に特
定用途集積回路（ＡＳＩＣ）ロジック・モジュール１０
４と共に集積される。ＡＳＩＣモジュール１０４はマイ
クロプロセッサ、マイクロコントローラ、デジタル信号
プロセッサ、又は他のロジック回路であり得る。ＤＲＡ
Ｍへの、ＤＲＡＭ内の及びＤＲＡＭからのデータ転送を
調整するために使用されるクロック信号はクロック端子
１０６に提供される。バッファ・ドライバ１０８はデー
タをＤＲＡＭ回路から及びＡＳＩＣロジック・モジュー
ル１０４のレシーバ・バッファ１１０へ駆動する。アク
セスタイム測定はデータ出力モニタ端子１１２で出力を
サンプリングすることによって成される。バッファ・ド
ライバ１０８からの信号はテスト・バッファ・ドライバ
１１４によって増強される。
【０００９】図１の回路は幾つかの課題を有する。第１
に、図１に示したように、ＡＳＩＣロジック・モジュー
ル１０４のレシーバ・バッファが集積回路ダイの中央近
くにあり、一方モニタ端子１１２はダイの端近くにある
ことが典型である。レシーバとモニタ端子間の距離は信
号伝播遅延を生じ、結果としてアクセスタイム測定にお
けるエラーを生み出す。テスト信号のなお一層の遅延
は、モニタ端子１１２に結合されるテスト装置にテスト
信号を駆動するために使用される追加ドライバ１１４に
よって引き起こされる。
に、図１に示したように、ＡＳＩＣロジック・モジュー
ル１０４のレシーバ・バッファが集積回路ダイの中央近
くにあり、一方モニタ端子１１２はダイの端近くにある
ことが典型である。レシーバとモニタ端子間の距離は信
号伝播遅延を生じ、結果としてアクセスタイム測定にお
けるエラーを生み出す。テスト信号のなお一層の遅延
は、モニタ端子１１２に結合されるテスト装置にテスト
信号を駆動するために使用される追加ドライバ１１４に
よって引き起こされる。
【００１０】図２はシンクロナスＤＲＡＭのタイミング
図である。信号（ａ）は、例えば図１の端子１０６にテ
ストの間与えられる外部クロック信号である。信号
（ｂ）と（ｃ）は、例えば図１の端子１１６と１１８に
テストの間それぞれ与えられる行アドレス及び列アドレ
ス・ストローブの補数である。信号（ｄ）は、例えば図
１の複数端子１２０での行及び列アドレス情報入力であ
る。当然、ＤＲＡＭモジュール１００とＡＳＩＣロジッ
ク・モジュール１０４は、アドレス及び制御信号がＡＳ
ＩＣロジック・モジュールによってメモリ・モジュール
に提供される集積回路の動作モードにおいて制御及びア
ドレス信号を運ぶバス１２１によって接続される。１つ
の行アドレス（Ｒ０）と３つの列アドレス（Ｃ０、Ｃ
１、Ｃ２）のみが線（ｄ）に示されているが、より多い
又はより少ないアドレスビットが使用され得ることを当
業者は認める。線（ｅ）の信号はメモリ回路のデータ出
力である。出力（Ｒ０Ｃ０）の第１のビットは３クロッ
ク・サイクルによって遅延され、それ故この例において
ＣＡＳレイテンシーは３である。遅延ｔACはＤＲＡＭの
アクセスタイムである。アクセスタイムはクロック信号
の上昇エッジから測定され、下降クロック信号エッジに
よって影響されない。
図である。信号（ａ）は、例えば図１の端子１０６にテ
ストの間与えられる外部クロック信号である。信号
（ｂ）と（ｃ）は、例えば図１の端子１１６と１１８に
テストの間それぞれ与えられる行アドレス及び列アドレ
ス・ストローブの補数である。信号（ｄ）は、例えば図
１の複数端子１２０での行及び列アドレス情報入力であ
る。当然、ＤＲＡＭモジュール１００とＡＳＩＣロジッ
ク・モジュール１０４は、アドレス及び制御信号がＡＳ
ＩＣロジック・モジュールによってメモリ・モジュール
に提供される集積回路の動作モードにおいて制御及びア
ドレス信号を運ぶバス１２１によって接続される。１つ
の行アドレス（Ｒ０）と３つの列アドレス（Ｃ０、Ｃ
１、Ｃ２）のみが線（ｄ）に示されているが、より多い
又はより少ないアドレスビットが使用され得ることを当
業者は認める。線（ｅ）の信号はメモリ回路のデータ出
力である。出力（Ｒ０Ｃ０）の第１のビットは３クロッ
ク・サイクルによって遅延され、それ故この例において
ＣＡＳレイテンシーは３である。遅延ｔACはＤＲＡＭの
アクセスタイムである。アクセスタイムはクロック信号
の上昇エッジから測定され、下降クロック信号エッジに
よって影響されない。
【００１１】図３は本発明に従った好ましい実施例であ
る。図３のブロック図は、ＤＲＡＭモジュール３００の
出力とテスト・モニタ端子３１２の間に結合される格納
要素又はラッチ３２２を除いて、図１のそれと類似す
る。ラッチ３２２の例を図４に示す。ラッチは入力端子
４００、出力端子４０２及びクロック端子４０４を含
む。Ｐチャンネル・トランジスタ４０８とＮチャンネル
・トランジスタ４１０がインバータを形成し、端子４０
４のクロック信号に従ってトランジスタ４０６及び４１
２によってイネーブル又はディスエーブルにされる。イ
ンバータ４１６及び４１８は格納セル又はフリップ・フ
ロップ・コア（本実施例では交差結合インバータ格納セ
ル）であり、出力が変わるまでトランジスタ４０８及び
４１０によって形成されるインバータの出力をストアす
る。ラッチはＡＳＩＣロジック・モジュール３０４又は
ＤＲＡＭモジュール３００に組入れられ得る。
る。図３のブロック図は、ＤＲＡＭモジュール３００の
出力とテスト・モニタ端子３１２の間に結合される格納
要素又はラッチ３２２を除いて、図１のそれと類似す
る。ラッチ３２２の例を図４に示す。ラッチは入力端子
４００、出力端子４０２及びクロック端子４０４を含
む。Ｐチャンネル・トランジスタ４０８とＮチャンネル
・トランジスタ４１０がインバータを形成し、端子４０
４のクロック信号に従ってトランジスタ４０６及び４１
２によってイネーブル又はディスエーブルにされる。イ
ンバータ４１６及び４１８は格納セル又はフリップ・フ
ロップ・コア（本実施例では交差結合インバータ格納セ
ル）であり、出力が変わるまでトランジスタ４０８及び
４１０によって形成されるインバータの出力をストアす
る。ラッチはＡＳＩＣロジック・モジュール３０４又は
ＤＲＡＭモジュール３００に組入れられ得る。
【００１２】動作において、端子４０４のクロック信号
が論理高電圧の時、トランジスタ４０６及び４１２は導
通し、トランジスタ４０８及び４１０は通常のインバー
タとして作用する。例えば、端子４００の論理高入力は
ノード４２０の論理低出力を生じる。端子４００の論理
低入力のために、ノード４２０の出力は論理高である。
ノード４２０の信号はインバータ４１６及び４１８を含
む格納セルによってストアされる。信号はノード４２０
の論理レベルが変わるまで格納セルによって維持され
る。インバータ４１６は同様にノード４２０の信号をイ
ンバートし、端子４００の高論理レベル入力が、例えば
出力端子４０２の高論理レベル出力を生成するようにす
る。出力端子４０２は、低論理レベルが入力端子４００
に現われるまで高論理レベルにとどまる。クロック信号
が論理低電圧である時、トランジスタ４０６及び４１２
は非導通であり、ノード４２０を第３の状態（tri-stat
ing）にする。それ故、クロック・サイクルの低電圧部
分の間、ラッチの出力はクロック・サイクルの論理高電
圧部分の間の入力端子４００の最後のデータと同一にと
どまる。
が論理高電圧の時、トランジスタ４０６及び４１２は導
通し、トランジスタ４０８及び４１０は通常のインバー
タとして作用する。例えば、端子４００の論理高入力は
ノード４２０の論理低出力を生じる。端子４００の論理
低入力のために、ノード４２０の出力は論理高である。
ノード４２０の信号はインバータ４１６及び４１８を含
む格納セルによってストアされる。信号はノード４２０
の論理レベルが変わるまで格納セルによって維持され
る。インバータ４１６は同様にノード４２０の信号をイ
ンバートし、端子４００の高論理レベル入力が、例えば
出力端子４０２の高論理レベル出力を生成するようにす
る。出力端子４０２は、低論理レベルが入力端子４００
に現われるまで高論理レベルにとどまる。クロック信号
が論理低電圧である時、トランジスタ４０６及び４１２
は非導通であり、ノード４２０を第３の状態（tri-stat
ing）にする。それ故、クロック・サイクルの低電圧部
分の間、ラッチの出力はクロック・サイクルの論理高電
圧部分の間の入力端子４００の最後のデータと同一にと
どまる。
【００１３】図４に示されるラッチの特徴は、クロック
端子４０４の電圧を論理高に保持することによって透過
にされるということである。この状況で、信号はラッチ
を通過する際にわずかな遅延のみにあう。ラッチは又、
集積回路がテストモードより動作モードにあるときに不
活性にされ得る。クロック端子４０４を論理低にただ保
持することによって、トランジスタ４０６及び４１２は
不活性にされ、それによってトランジスタ４０８及び４
１０により形成されたインバータをディスエーブルにす
る。この特徴は、回路のテストにのみ関連する図３の集
積回路の部分が、集積回路の通常動作を妨害しないよう
に、並びにテスト回路の電力の不要な消散を防ぐように
ディスエーブルされることを可能にする。クロック端子
が論理高に保持されるときに透過性であるラッチの特徴
は、図５に示される代替実施例を可能にする。図３にお
いて、ラッチはメモリ・モジュール出力３２４に関して
分路位置を使用する。しかしながら図５においては、ラ
ッチはメモリ・モジュール５００からＡＳＩＣロジック
・モジュール５０４へのデータ路にある。論理高に保持
されたラッチのクロック端子４０４で、ラッチはわずか
な遅延のみでデータ５２４を通す。クロック端子を低に
保持することは線５２４のデータ転送を中断する。
端子４０４の電圧を論理高に保持することによって透過
にされるということである。この状況で、信号はラッチ
を通過する際にわずかな遅延のみにあう。ラッチは又、
集積回路がテストモードより動作モードにあるときに不
活性にされ得る。クロック端子４０４を論理低にただ保
持することによって、トランジスタ４０６及び４１２は
不活性にされ、それによってトランジスタ４０８及び４
１０により形成されたインバータをディスエーブルにす
る。この特徴は、回路のテストにのみ関連する図３の集
積回路の部分が、集積回路の通常動作を妨害しないよう
に、並びにテスト回路の電力の不要な消散を防ぐように
ディスエーブルされることを可能にする。クロック端子
が論理高に保持されるときに透過性であるラッチの特徴
は、図５に示される代替実施例を可能にする。図３にお
いて、ラッチはメモリ・モジュール出力３２４に関して
分路位置を使用する。しかしながら図５においては、ラ
ッチはメモリ・モジュール５００からＡＳＩＣロジック
・モジュール５０４へのデータ路にある。論理高に保持
されたラッチのクロック端子４０４で、ラッチはわずか
な遅延のみでデータ５２４を通す。クロック端子を低に
保持することは線５２４のデータ転送を中断する。
【００１４】当業者は多くの匹敵するラッチが図４に示
されるもの以外に使用され得ることを認めるだろう。代
替例は図６ａ乃至６ｆに示されるものを含む。図３の回
路の動作は図７ａ、７ｂ及び７ｃを参照することによっ
てより理解され得る。図７ａにおいて、線（ａ）は例え
ば図３の端子３０６に供給されるクロック信号である。
線（ｂ）はＤＲＡＭモジュール３００のデータ出力であ
る。特定のセルからデータを提供するようメモリ・モジ
ュールに要求が成されると、データがメモリ・モジュー
ルの出力３２４に現われる前に遅延ｔAC（メモリのアク
セス・タイム）が経過する。例えば、図７ａにおいて、
ロケーションＲ０Ｃ２のためのアドレスは、クロック信
号の上昇エッジが時間ｔ1 で生じるときメモリ・モジュ
ールに与えられる。時間ｔACが、Ｒ０Ｃ２のためのデー
タがメモリ・モジュールの出力に現われる前に経過す
る。しかし、クロック信号の下降エッジはＲ０Ｃ１デー
タ・ロケーションからＲ０Ｃ２データ・ロケーションへ
の線（ｂ）の遷移の後に生じるから、ラッチ３２２はク
ロック・サイクルの下降エッジでのＤｏｕｔの現在値を
ストアする。この例において、ｔ1 で始まるクロック・
パルスの下降エッジのデータＤｏｕｔはＲ０Ｃ２であ
る。故に、論理高電圧であるクロック・サイクルの部分
がアクセス・タイム期間を越える図７に示される状況に
おいて、ラッチ３２２の出力Ｌｏｕｔはメモリ・モジュ
ール３００からのデータ出力のモニタ・ポイントｔM の
現在値を反映する。
されるもの以外に使用され得ることを認めるだろう。代
替例は図６ａ乃至６ｆに示されるものを含む。図３の回
路の動作は図７ａ、７ｂ及び７ｃを参照することによっ
てより理解され得る。図７ａにおいて、線（ａ）は例え
ば図３の端子３０６に供給されるクロック信号である。
線（ｂ）はＤＲＡＭモジュール３００のデータ出力であ
る。特定のセルからデータを提供するようメモリ・モジ
ュールに要求が成されると、データがメモリ・モジュー
ルの出力３２４に現われる前に遅延ｔAC（メモリのアク
セス・タイム）が経過する。例えば、図７ａにおいて、
ロケーションＲ０Ｃ２のためのアドレスは、クロック信
号の上昇エッジが時間ｔ1 で生じるときメモリ・モジュ
ールに与えられる。時間ｔACが、Ｒ０Ｃ２のためのデー
タがメモリ・モジュールの出力に現われる前に経過す
る。しかし、クロック信号の下降エッジはＲ０Ｃ１デー
タ・ロケーションからＲ０Ｃ２データ・ロケーションへ
の線（ｂ）の遷移の後に生じるから、ラッチ３２２はク
ロック・サイクルの下降エッジでのＤｏｕｔの現在値を
ストアする。この例において、ｔ1 で始まるクロック・
パルスの下降エッジのデータＤｏｕｔはＲ０Ｃ２であ
る。故に、論理高電圧であるクロック・サイクルの部分
がアクセス・タイム期間を越える図７に示される状況に
おいて、ラッチ３２２の出力Ｌｏｕｔはメモリ・モジュ
ール３００からのデータ出力のモニタ・ポイントｔM の
現在値を反映する。
【００１５】対して、図７ｂにおいては、図３の回路
が、クロック・サイクルの論理高部分がメモリ・モジュ
ールのセルのアクセス・タイムより短い周波数でクロッ
クされる状況を示している。それ故、ｔ1 で始まるクロ
ック・パルスの下降エッジでは、例えＲ０Ｃ２のための
データが時間ｔ1 で要求されたとしても、Ｒ０Ｃ１のた
めのデータが出力にまだ現われている。クロックの下降
エッジは、Ｒ０Ｃ１がラッチ３２２への入力にあったと
きに生じるから、ラッチ入力にＲ０Ｃ２を有してクロッ
クが低くなるまでＲ０Ｃ１は格納されている。つまり、
クロック・サイクル（クロック・パルス）の論理高部分
がメモリ・アクセス・タイムより短いようクロック周波
数が充分速いとき、ラッチは前に要求されたメモリ・ロ
ケーションのデータをストアする。しかし、パルス長が
メモリ・アクセス・タイムより長いとき、ラッチは現在
要求されたメモリ・ロケーションのデータをストアする
（ＤｏｕｔとＬｏｕｔが時間ｔM で比較されるとき）。
これは比較的均一なアクセス・タイムを有するロケーシ
ョンに対しては事実である。図８ａ乃至８ｃはセルのア
クセス・タイムが非均一である状況を示す。
が、クロック・サイクルの論理高部分がメモリ・モジュ
ールのセルのアクセス・タイムより短い周波数でクロッ
クされる状況を示している。それ故、ｔ1 で始まるクロ
ック・パルスの下降エッジでは、例えＲ０Ｃ２のための
データが時間ｔ1 で要求されたとしても、Ｒ０Ｃ１のた
めのデータが出力にまだ現われている。クロックの下降
エッジは、Ｒ０Ｃ１がラッチ３２２への入力にあったと
きに生じるから、ラッチ入力にＲ０Ｃ２を有してクロッ
クが低くなるまでＲ０Ｃ１は格納されている。つまり、
クロック・サイクル（クロック・パルス）の論理高部分
がメモリ・アクセス・タイムより短いようクロック周波
数が充分速いとき、ラッチは前に要求されたメモリ・ロ
ケーションのデータをストアする。しかし、パルス長が
メモリ・アクセス・タイムより長いとき、ラッチは現在
要求されたメモリ・ロケーションのデータをストアする
（ＤｏｕｔとＬｏｕｔが時間ｔM で比較されるとき）。
これは比較的均一なアクセス・タイムを有するロケーシ
ョンに対しては事実である。図８ａ乃至８ｃはセルのア
クセス・タイムが非均一である状況を示す。
【００１６】図７ｃは、図７ｂと類似する結果が、クロ
ック周波数を一定に維持しながら、クロック・パルスの
デューティ・サイクルをただ減らすことによって得られ
得ることを示す。図７ｂの様に、ｔ1 で始まるパルスの
下降エッジは、例えＲ０Ｃ２データが時間ｔ1 で要求さ
れたとしてもＲ０Ｃ１が線（ｂ）で活性であるときに生
じる。
ック周波数を一定に維持しながら、クロック・パルスの
デューティ・サイクルをただ減らすことによって得られ
得ることを示す。図７ｂの様に、ｔ1 で始まるパルスの
下降エッジは、例えＲ０Ｃ２データが時間ｔ1 で要求さ
れたとしてもＲ０Ｃ１が線（ｂ）で活性であるときに生
じる。
【００１７】図７ａ乃至７ｃはメモリ・セル・ロケーシ
ョンＲ０Ｃ０、Ｒ０Ｃ１及びＲ０Ｃ２のアクセス・タイ
ムがほぼ等しい状況を示す。従って、図７ｂ及び７ｃに
おいて、セル・ロケーションＲ０Ｃ０、Ｒ０Ｃ１及びＲ
０Ｃ２のためのＬｏｕｔデータの全てが、図７ｂで示さ
れるクロック周波数変動に対するそして図７ｃで示され
るクロック・デューティ・サイクル変動に対するＤｏｕ
ｔデータと位相がずれている。例えＲ０Ｃ０、Ｒ０Ｃ１
及びＲ０Ｃ２のためのラッチされたデータの全てがＤｏ
ｕｔデータと位相がずれても、Ｄｏｕｔデータの全てが
ラッチされる。その状況は、データ・ロケーションのた
めのアクセス・タイムが実質的に異なるときには相違す
る。
ョンＲ０Ｃ０、Ｒ０Ｃ１及びＲ０Ｃ２のアクセス・タイ
ムがほぼ等しい状況を示す。従って、図７ｂ及び７ｃに
おいて、セル・ロケーションＲ０Ｃ０、Ｒ０Ｃ１及びＲ
０Ｃ２のためのＬｏｕｔデータの全てが、図７ｂで示さ
れるクロック周波数変動に対するそして図７ｃで示され
るクロック・デューティ・サイクル変動に対するＤｏｕ
ｔデータと位相がずれている。例えＲ０Ｃ０、Ｒ０Ｃ１
及びＲ０Ｃ２のためのラッチされたデータの全てがＤｏ
ｕｔデータと位相がずれても、Ｄｏｕｔデータの全てが
ラッチされる。その状況は、データ・ロケーションのた
めのアクセス・タイムが実質的に異なるときには相違す
る。
【００１８】図８ａ乃至８ｃはメモリ・セル・ロケーシ
ョンのアクセス・タイムがほぼ等しくはない状況を示
す。特に図８ａの線（ｂ）において、セルＲ０Ｃ２のア
クセス・タイムｔAC1 はセルＲ０Ｃ３のアクセス・タイ
ムｔAC2 よりかなり長い。線（ａ）のクロック信号の周
波数及びデューティ・サイクルで、線（ｂ）のデータＤ
ｏｕｔの全てがラッチされることを線（ｃ）は示してい
る。しかしながら、Ｄｏｕｔ及びＬｏｕｔのデータ・ス
トリームの位相の比較は、データ・セルのアクセス・タ
イムが比較的均一であった図７ａ乃至７ｃにて述べた状
況においてのようには価値はないかもしれない。図８ｂ
及び８ｃに見られるように、クロック周波数が増加する
とき（図８ｂ）又はデューティ・サイクルが減少すると
き（図８ｃ）、Ｄｏｕｔデータの全てはラッチされな
い。実際、Ｒ０Ｃ２のためのデータがラッチされないほ
ど、ロケーションＲ０Ｃ２のアクセス・タイムｔAC1 は
充分に長く、ロケーションＲ０Ｃ３のアクセス・タイム
は充分短い。従って、図８ｂのＬｏｕｔデータのシーケ
ンスは、図８a に示されているようなＲ０Ｃ０、Ｒ０Ｃ
１、Ｒ０Ｃ２、Ｒ０Ｃ３とするよりＲ０Ｃ０、Ｒ０Ｃ
１、Ｒ０Ｃ３である。図８ｃは、類似の結果が周波数を
一定に保ちながらクロック信号のデューティ・サイクル
を減らすことによって得られることを示す。
ョンのアクセス・タイムがほぼ等しくはない状況を示
す。特に図８ａの線（ｂ）において、セルＲ０Ｃ２のア
クセス・タイムｔAC1 はセルＲ０Ｃ３のアクセス・タイ
ムｔAC2 よりかなり長い。線（ａ）のクロック信号の周
波数及びデューティ・サイクルで、線（ｂ）のデータＤ
ｏｕｔの全てがラッチされることを線（ｃ）は示してい
る。しかしながら、Ｄｏｕｔ及びＬｏｕｔのデータ・ス
トリームの位相の比較は、データ・セルのアクセス・タ
イムが比較的均一であった図７ａ乃至７ｃにて述べた状
況においてのようには価値はないかもしれない。図８ｂ
及び８ｃに見られるように、クロック周波数が増加する
とき（図８ｂ）又はデューティ・サイクルが減少すると
き（図８ｃ）、Ｄｏｕｔデータの全てはラッチされな
い。実際、Ｒ０Ｃ２のためのデータがラッチされないほ
ど、ロケーションＲ０Ｃ２のアクセス・タイムｔAC1 は
充分に長く、ロケーションＲ０Ｃ３のアクセス・タイム
は充分短い。従って、図８ｂのＬｏｕｔデータのシーケ
ンスは、図８a に示されているようなＲ０Ｃ０、Ｒ０Ｃ
１、Ｒ０Ｃ２、Ｒ０Ｃ３とするよりＲ０Ｃ０、Ｒ０Ｃ
１、Ｒ０Ｃ３である。図８ｃは、類似の結果が周波数を
一定に保ちながらクロック信号のデューティ・サイクル
を減らすことによって得られることを示す。
【００１９】上述した現象はアクセス・タイムを測定す
るために使用することができる。アクセス・タイムを測
定するテストシステムの実施例ブロック図を図９に示
す。テストは、集積回路の外部テスト回路又はテストす
べき回路と同一の半導体ダイ上のビルト・イン自己テス
ト（ＢＩＳＴ）回路で成すことができることを当業者は
認めよう。集積回路の外部か又はＢＩＳＴ回路のように
集積回路に構成した自動テスト回路９０２は、端子９０
４にデータ・テスト・パターン（例えば交互の０と１）
でロードされ、テスト者は特定のメモリ・アドレスに対
する特定のデータ出力を予測できる。当業者は同様に、
テスト回路は、上述したようにストアされたテスト・デ
ータ・パターンを検索するというより、必要に応じてテ
スト・パターン・データを発生することができるという
ことを認めよう。メモリ回路９００は、線９０１に沿っ
てテスト回路によって発生されるか又はテスト回路にロ
ードされるのと同じデータ・パターンでロードされる。
るために使用することができる。アクセス・タイムを測
定するテストシステムの実施例ブロック図を図９に示
す。テストは、集積回路の外部テスト回路又はテストす
べき回路と同一の半導体ダイ上のビルト・イン自己テス
ト（ＢＩＳＴ）回路で成すことができることを当業者は
認めよう。集積回路の外部か又はＢＩＳＴ回路のように
集積回路に構成した自動テスト回路９０２は、端子９０
４にデータ・テスト・パターン（例えば交互の０と１）
でロードされ、テスト者は特定のメモリ・アドレスに対
する特定のデータ出力を予測できる。当業者は同様に、
テスト回路は、上述したようにストアされたテスト・デ
ータ・パターンを検索するというより、必要に応じてテ
スト・パターン・データを発生することができるという
ことを認めよう。メモリ回路９００は、線９０１に沿っ
てテスト回路によって発生されるか又はテスト回路にロ
ードされるのと同じデータ・パターンでロードされる。
【００２０】１つのアプローチにおいて、メモリ回路９
００に対し、並びにメモリ回路の各出力端子に関連した
ラッチ９０８に対しテスト回路によって供給される線９
０６のクロック信号の周波数は、図７ａで上述した状況
におけるように、クロック信号の下降エッジがアクセス
・タイムが経過した後に生じることを保証するに充分低
い周波数でトグルするようセットされる。代わりに、テ
スト回路はアクセス・タイムが経過した後に下降エッジ
が生じることを保証するようにクロック信号のデューテ
ィ・サイクルをセットできる。テスト回路は端子９１０
でラッチからのＬｏｕｔデータを読むとき、その出力デ
ータをテストの前にロードされたテスト・パターンと又
はテスト回路自体によって発生されたパターンと比較す
る。クロック周波数が比較的低く又はデューティ・サイ
クルが比較的長いから、出力データはテスト回路によっ
て選択されたアドレスに対して、予測されるデータと順
次対応する（図８ａ参照）。しかしながらクロック周波
数が増え又はデューティ・サイクルが減ると、パルス長
はメモリの最悪ケースのアクセス・タイムに近づき始め
る。これが生じると、ラッチからのＬｏｕｔデータはＤ
ｏｕｔデータと相違する（図８ｂ及び８ｃ参照）。メモ
リのアクセス・タイムはその時、ＤｏｕｔとＬｏｕｔの
相違が生じた際のパルス幅又はクロック周波数から決定
され得る。
００に対し、並びにメモリ回路の各出力端子に関連した
ラッチ９０８に対しテスト回路によって供給される線９
０６のクロック信号の周波数は、図７ａで上述した状況
におけるように、クロック信号の下降エッジがアクセス
・タイムが経過した後に生じることを保証するに充分低
い周波数でトグルするようセットされる。代わりに、テ
スト回路はアクセス・タイムが経過した後に下降エッジ
が生じることを保証するようにクロック信号のデューテ
ィ・サイクルをセットできる。テスト回路は端子９１０
でラッチからのＬｏｕｔデータを読むとき、その出力デ
ータをテストの前にロードされたテスト・パターンと又
はテスト回路自体によって発生されたパターンと比較す
る。クロック周波数が比較的低く又はデューティ・サイ
クルが比較的長いから、出力データはテスト回路によっ
て選択されたアドレスに対して、予測されるデータと順
次対応する（図８ａ参照）。しかしながらクロック周波
数が増え又はデューティ・サイクルが減ると、パルス長
はメモリの最悪ケースのアクセス・タイムに近づき始め
る。これが生じると、ラッチからのＬｏｕｔデータはＤ
ｏｕｔデータと相違する（図８ｂ及び８ｃ参照）。メモ
リのアクセス・タイムはその時、ＤｏｕｔとＬｏｕｔの
相違が生じた際のパルス幅又はクロック周波数から決定
され得る。
【００２１】アクセス・タイム測定に対するこのアプロ
ーチは、何ら複雑な制御回路を要しない。同じクロック
信号がメモリ・モジュール動作とＤｏｕｔラッチ動作の
双方のために使用される。先行技術のアプローチの場合
のように、何ら追加のクロック又は伴う回路を要しな
い。従って集積回路のオーバ・ヘッドは最小に維持さ
れ、クロック信号間の異なる遅延での問題が回避され
る。更に、余分なパッケージ・ピン又は端子は要しな
い。
ーチは、何ら複雑な制御回路を要しない。同じクロック
信号がメモリ・モジュール動作とＤｏｕｔラッチ動作の
双方のために使用される。先行技術のアプローチの場合
のように、何ら追加のクロック又は伴う回路を要しな
い。従って集積回路のオーバ・ヘッドは最小に維持さ
れ、クロック信号間の異なる遅延での問題が回避され
る。更に、余分なパッケージ・ピン又は端子は要しな
い。
【００２２】上述した実施例は、複合ロジック回路と共
に集積回路に組込まれたメモリ回路に関連する。同じ概
念は当然分離メモリ集積回路に適応できる。本発明に従
った別の好ましい実施例を図１０に示す。図１０は４つ
のバンク１０００に配列されたメモリ・セルを有する２
５６ＭｂシンクロナスＤＲＡＭのブロック図である。Ｄ
ＲＡＭの制御及びアドレスは制御回路ブロック１００２
によって実行される。レイテンシー、バースト長及びデ
ータ出力フォーマットはモード・レジスタ１００４によ
って制御される。この実施例において、出力１００６は
３２ビット幅である。上述の実施例において適応された
アクセス・タイム・テスト・アプローチはここでも同様
に適応される。３２の出力線１００８（図１０では単純
化のため単一線として示している）の各々と関連してラ
ッチ１０１０及びテスト端子１０１２がある。バッファ
・ドライバ１０１４が同様に出力信号を強めるために含
まれ得る。ラッチ、テスト端子及びバッファ・ドライバ
の１セットのみが図１０に示されているが、各出力線は
回路要素の同様のセットに結合されることに注意された
い。端子１０１６でメモリ回路の動作を制御するクロッ
ク信号は線１０１８によってラッチ１０１０に結合さ
れ、出力データのラッチングをメモリ動作と同期させ
る。アクセス・タイム・テストは組込みメモリ回路に関
して上述したように実行される。
に集積回路に組込まれたメモリ回路に関連する。同じ概
念は当然分離メモリ集積回路に適応できる。本発明に従
った別の好ましい実施例を図１０に示す。図１０は４つ
のバンク１０００に配列されたメモリ・セルを有する２
５６ＭｂシンクロナスＤＲＡＭのブロック図である。Ｄ
ＲＡＭの制御及びアドレスは制御回路ブロック１００２
によって実行される。レイテンシー、バースト長及びデ
ータ出力フォーマットはモード・レジスタ１００４によ
って制御される。この実施例において、出力１００６は
３２ビット幅である。上述の実施例において適応された
アクセス・タイム・テスト・アプローチはここでも同様
に適応される。３２の出力線１００８（図１０では単純
化のため単一線として示している）の各々と関連してラ
ッチ１０１０及びテスト端子１０１２がある。バッファ
・ドライバ１０１４が同様に出力信号を強めるために含
まれ得る。ラッチ、テスト端子及びバッファ・ドライバ
の１セットのみが図１０に示されているが、各出力線は
回路要素の同様のセットに結合されることに注意された
い。端子１０１６でメモリ回路の動作を制御するクロッ
ク信号は線１０１８によってラッチ１０１０に結合さ
れ、出力データのラッチングをメモリ動作と同期させ
る。アクセス・タイム・テストは組込みメモリ回路に関
して上述したように実行される。
【００２３】本発明を例示の実施例に関して説明した
が、その説明が限定された意味に解釈されるよう意図さ
れない。本発明の他の実施例と同様に、種々の変更や例
示の実施例の組合せが説明に関して当業者にとって明ら
かであろう。それ故、添付の特許請求の範囲はそのよう
な変更や実施例を含むよう意図されている。
が、その説明が限定された意味に解釈されるよう意図さ
れない。本発明の他の実施例と同様に、種々の変更や例
示の実施例の組合せが説明に関して当業者にとって明ら
かであろう。それ故、添付の特許請求の範囲はそのよう
な変更や実施例を含むよう意図されている。
【００２４】以上の説明に関し更に以下の項目を開示す
る。 （１） メモリ回路のアクセス・タイムを測定するため
の回路であって、入力端子、出力端子及びクロック端子
を有し、前記入力端子は前記メモリ回路の出力に結合さ
れた格納要素と、前記格納要素の前記クロック端子に、
並びに前記メモリ回路のクロック端子に結合されたクロ
ック信号源と、前記メモリ回路のアドレス及び制御端子
に、並びに前記格納要素の前記出力端子に結合され、テ
スト・データ・パターンをストア又は発生するように、
並びに前記パターンを前記格納要素からのデータ出力と
比較するように作動可能なテスト回路を含む回路。 （２） 前記テスト回路が前記メモリ回路と共に半導体
ダイに集積されている項１記載の回路。 （３） 前記メモリ回路がダイナミック・ランダム・ア
クセス・メモリ回路である項１記載の回路。 （４） 前記メモリ回路がスタチック・ランダム・アク
セス・メモリ回路である項１記載の回路。 （５） 前記メモリ回路が非同期出力を有する項１記載
の回路。 （６） 前記格納要素がラッチである項１記載の回路。 （７） 前記ラッチがフリップ・フロップと直列なクロ
ック・イネーブル・インバータを含む項６記載の回路。 （８） 前記フリップ・フロップが交差結合インバータ
・ストレージ・セルである項７記載の回路。
る。 （１） メモリ回路のアクセス・タイムを測定するため
の回路であって、入力端子、出力端子及びクロック端子
を有し、前記入力端子は前記メモリ回路の出力に結合さ
れた格納要素と、前記格納要素の前記クロック端子に、
並びに前記メモリ回路のクロック端子に結合されたクロ
ック信号源と、前記メモリ回路のアドレス及び制御端子
に、並びに前記格納要素の前記出力端子に結合され、テ
スト・データ・パターンをストア又は発生するように、
並びに前記パターンを前記格納要素からのデータ出力と
比較するように作動可能なテスト回路を含む回路。 （２） 前記テスト回路が前記メモリ回路と共に半導体
ダイに集積されている項１記載の回路。 （３） 前記メモリ回路がダイナミック・ランダム・ア
クセス・メモリ回路である項１記載の回路。 （４） 前記メモリ回路がスタチック・ランダム・アク
セス・メモリ回路である項１記載の回路。 （５） 前記メモリ回路が非同期出力を有する項１記載
の回路。 （６） 前記格納要素がラッチである項１記載の回路。 （７） 前記ラッチがフリップ・フロップと直列なクロ
ック・イネーブル・インバータを含む項６記載の回路。 （８） 前記フリップ・フロップが交差結合インバータ
・ストレージ・セルである項７記載の回路。
【００２５】（９） メモリ・セル・アレイと、前記メ
モリ・セル・アレイに結合される制御回路と、前記制御
回路に結合されるクロック信号入力端子と、前記メモリ
・セル・アレイに結合される複数の出力端子と、前記出
力端子の各々に結合される格納要素と、前記格納要素の
各々に結合されるテスト端子を含む集積回路。 （１０） 前記格納要素がラッチである項９記載の集積
回路。 （１１） 前記ラッチがフリップ・フロップと直列なク
ロック・イネーブル・インバータを含む項１０記載の集
積回路。 （１２） 前記フリップ・フロップが交差結合インバー
タ・ストレージ・セルである項１１記載の回路。 （１３） 前記制御回路に及び前記複数の出力端子に結
合されるマイクロプロセッサを更に含む項９記載の集積
回路。 （１４） 前記制御回路に及び前記複数の出力端子に結
合されるデジタル・シグナル・プロセッサを更に含む項
９記載の集積回路。
モリ・セル・アレイに結合される制御回路と、前記制御
回路に結合されるクロック信号入力端子と、前記メモリ
・セル・アレイに結合される複数の出力端子と、前記出
力端子の各々に結合される格納要素と、前記格納要素の
各々に結合されるテスト端子を含む集積回路。 （１０） 前記格納要素がラッチである項９記載の集積
回路。 （１１） 前記ラッチがフリップ・フロップと直列なク
ロック・イネーブル・インバータを含む項１０記載の集
積回路。 （１２） 前記フリップ・フロップが交差結合インバー
タ・ストレージ・セルである項１１記載の回路。 （１３） 前記制御回路に及び前記複数の出力端子に結
合されるマイクロプロセッサを更に含む項９記載の集積
回路。 （１４） 前記制御回路に及び前記複数の出力端子に結
合されるデジタル・シグナル・プロセッサを更に含む項
９記載の集積回路。
【００２６】（１５） メモリ回路のアクセス・タイム
を測定する方法であって、前記メモリ回路の出力に格納
要素を結合し、前記メモリ回路及び前記格納要素に前記
クロック信号を提供し、テスト・データ・パターンを前
記メモリ回路に格納し、前記メモリ回路及び前記ラッチ
を前記クロック信号で作動することによって前記メモリ
回路から前記テスト・データ・パターンを検索し、前記
検索データ・パターンを第２のデータ・パターンと比較
するステップを含む方法。 （１６） 前記第２のデータ・パターンが外部から前記
メモリ回路へストアされる項１５記載の方法。 （１７） 前記第２のデータ・パターンが、前記検索デ
ータ・パターンを前記第２のデータ・パターンと比較す
るステップの間に発生される項１５記載の方法。 （１８） 更に、前記検索テスト・データ・パターンが
前記第２のデータ・パターンとマッチするように前記テ
スト・データ・パターンをクロック周波数で検索し、前
記検索テスト・データ・パターンが前記第２のデータ・
パターンとマッチしないように前記クロック周波数を増
やすステップを含む項１５記載の方法。
を測定する方法であって、前記メモリ回路の出力に格納
要素を結合し、前記メモリ回路及び前記格納要素に前記
クロック信号を提供し、テスト・データ・パターンを前
記メモリ回路に格納し、前記メモリ回路及び前記ラッチ
を前記クロック信号で作動することによって前記メモリ
回路から前記テスト・データ・パターンを検索し、前記
検索データ・パターンを第２のデータ・パターンと比較
するステップを含む方法。 （１６） 前記第２のデータ・パターンが外部から前記
メモリ回路へストアされる項１５記載の方法。 （１７） 前記第２のデータ・パターンが、前記検索デ
ータ・パターンを前記第２のデータ・パターンと比較す
るステップの間に発生される項１５記載の方法。 （１８） 更に、前記検索テスト・データ・パターンが
前記第２のデータ・パターンとマッチするように前記テ
スト・データ・パターンをクロック周波数で検索し、前
記検索テスト・データ・パターンが前記第２のデータ・
パターンとマッチしないように前記クロック周波数を増
やすステップを含む項１５記載の方法。
【００２７】（１９） 更に、前記検索テスト・データ
・パターンが前記第２のデータ・パターンとマッチする
ように前記テスト・データ・パターンをクロック・デュ
ーティ・サイクルで検索し、前記検索テスト・データ・
パターンが前記第２のデータ・パターンとマッチしない
ように前記クロック・デューティ・サイクルを減らすス
テップを含む項１５記載の方法。 （２０） 格納要素を前記メモリ回路の出力に結合する
前記ステップが、前記メモリ回路の出力にラッチを結合
することを含む項１５記載の方法。 （２１） 前記ラッチを結合する前記ステップが、フリ
ップ・フロップと直列なクロック・イネーブル・インバ
ータを含む回路を前記メモリ回路の出力に結合すること
を含む項２０記載の方法。 （２２） フリップ・フロップと直列なクロック・イネ
ーブル・インバータを含む前記回路を結合する前記ステ
ップが、交差結合インバータ・ストレージ・セルと直列
なクロック・イネーブル・インバータを含む回路を結合
することを含む項２１記載の方法。
・パターンが前記第２のデータ・パターンとマッチする
ように前記テスト・データ・パターンをクロック・デュ
ーティ・サイクルで検索し、前記検索テスト・データ・
パターンが前記第２のデータ・パターンとマッチしない
ように前記クロック・デューティ・サイクルを減らすス
テップを含む項１５記載の方法。 （２０） 格納要素を前記メモリ回路の出力に結合する
前記ステップが、前記メモリ回路の出力にラッチを結合
することを含む項１５記載の方法。 （２１） 前記ラッチを結合する前記ステップが、フリ
ップ・フロップと直列なクロック・イネーブル・インバ
ータを含む回路を前記メモリ回路の出力に結合すること
を含む項２０記載の方法。 （２２） フリップ・フロップと直列なクロック・イネ
ーブル・インバータを含む前記回路を結合する前記ステ
ップが、交差結合インバータ・ストレージ・セルと直列
なクロック・イネーブル・インバータを含む回路を結合
することを含む項２１記載の方法。
【００２８】（２３） メモリ回路のアクセス・タイム
を測定する回路。回路は入力端子、出力端子及びクロッ
ク端子を有する格納要素９０８を含む。入力端子はメモ
リ回路９００の出力に結合される。クロック信号源９０
６が格納要素のクロック端子及びメモリ回路のクロック
端子に結合される。回路は又メモリ回路のアドレス及び
制御端子に、並びに格納要素の出力端子に結合される。
テスト回路はテスト・データ・パターンをストア又は発
生するように、並びに格納要素からのデータ出力とパタ
ーンを比較するように作動可能である。１実施例におい
て、格納要素はフリップ・フロップと直列に結合された
クロック・イネーブル・インバータを含む。１実施例の
フリップ・フロップは交差結合インバータ・ストレージ
・セル又は“キーパ”である。メモリ回路のアクセス・
タイムより長いパルス長又はデューティ・サイクルを有
するクロック信号に対して、格納要素の出力はテスト回
路によってストアされたデータ・パターンとマッチす
る。クロック周波数が増えると、又はデューティ・サイ
クルが減ると、パルス長はアクセス・タイムに接近し、
格納要素からのデータ出力はテスト回路によって予測さ
れるデータとはもはやマッチしない。従ってアクセス・
タイムの決定を可能にする。
を測定する回路。回路は入力端子、出力端子及びクロッ
ク端子を有する格納要素９０８を含む。入力端子はメモ
リ回路９００の出力に結合される。クロック信号源９０
６が格納要素のクロック端子及びメモリ回路のクロック
端子に結合される。回路は又メモリ回路のアドレス及び
制御端子に、並びに格納要素の出力端子に結合される。
テスト回路はテスト・データ・パターンをストア又は発
生するように、並びに格納要素からのデータ出力とパタ
ーンを比較するように作動可能である。１実施例におい
て、格納要素はフリップ・フロップと直列に結合された
クロック・イネーブル・インバータを含む。１実施例の
フリップ・フロップは交差結合インバータ・ストレージ
・セル又は“キーパ”である。メモリ回路のアクセス・
タイムより長いパルス長又はデューティ・サイクルを有
するクロック信号に対して、格納要素の出力はテスト回
路によってストアされたデータ・パターンとマッチす
る。クロック周波数が増えると、又はデューティ・サイ
クルが減ると、パルス長はアクセス・タイムに接近し、
格納要素からのデータ出力はテスト回路によって予測さ
れるデータとはもはやマッチしない。従ってアクセス・
タイムの決定を可能にする。
【図１】組込みメモリ及び用途特定ロジック回路を有す
る集積回路のブロック図。
る集積回路のブロック図。
【図２】メモリ回路の同期動作を示すタイミング図。
【図３】第１の好ましい実施例回路のブロック図。
【図４】図３の回路と共に使用され得るラッチ回路の概
念図。
念図。
【図５】図３に示されたものの代替アプローチのブロッ
ク図。
ク図。
【図６】図４に示されたものの代替ラッチの概念を示す
図。
図。
【図７】実施例の測定技術の動作を示すタイミング図。
【図８】かなり非均一なメモリ・セル・アクセス・タイ
ムのための実施例測定技術の動作を示すタイミング図。
ムのための実施例測定技術の動作を示すタイミング図。
【図９】実施例テスト回路のブロック図。
【図１０】実施例メモリ集積回路のブロック図。
９００ メモリ回路 ９０２ テスト回路 ９０８ ラッチ
Claims (3)
- 【請求項１】 メモリ回路のアクセス・タイムを測定す
るための回路であって、 入力端子、出力端子及びクロック端子を有し、前記入力
端子は前記メモリ回路の出力に結合された格納要素と、 前記格納要素の前記クロック端子に、並びに前記メモリ
回路のクロック端子に結合されたクロック信号源と、 前記メモリ回路のアドレス及び制御端子に、並びに前記
格納要素の前記出力端子に結合され、テスト・データ・
パターンをストア又は発生するように、並びに前記パタ
ーンを前記格納要素からのデータ出力と比較するように
作動可能なテスト回路を含む回路。 - 【請求項２】 メモリ・セル・アレイと、 前記メモリ・セル・アレイに結合される制御回路と、 前記制御回路に結合されるクロック信号入力端子と、 前記メモリ・セル・アレイに結合される複数の出力端子
と、 前記出力端子の各々に結合される格納要素と、 前記格納要素の各々に結合されるテスト端子を含む集積
回路。 - 【請求項３】 メモリ回路のアクセス・タイムを測定す
る方法であって、 前記メモリ回路の出力に格納要素を結合し、 前記メモリ回路及び前記格納要素に前記クロック信号を
提供し、 テスト・データ・パターンを前記メモリ回路に格納し、 前記メモリ回路及び前記ラッチを前記クロック信号で作
動することによって前記メモリ回路から前記テスト・デ
ータ・パターンを検索し、 前記検索データ・パターンを第２のデータ・パターンと
比較するステップを含む方法。
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1998
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- 1998-03-13 JP JP10063147A patent/JPH10255498A/ja active Pending
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