JPH10256247A - 半導体装置製造方法 - Google Patents
半導体装置製造方法Info
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- JPH10256247A JPH10256247A JP5799897A JP5799897A JPH10256247A JP H10256247 A JPH10256247 A JP H10256247A JP 5799897 A JP5799897 A JP 5799897A JP 5799897 A JP5799897 A JP 5799897A JP H10256247 A JPH10256247 A JP H10256247A
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- polysilicon
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Abstract
(57)【要約】
【課題】 素子分離領域の形成に当り、従来からＯＳＥ
ＬＯ法の利点とされてきた平坦性、素子分離耐圧という
特徴を生かしながら、更なる微細化を可能とし、半導体
装置の高集積化を可能とする。 【解決手段】 半導体基板１を酸化して、ＳｉＯ２膜２
を形成し、その上にＳｉＮ膜３、ＳｉＯ２膜４を成膜
し、続いて、エッチングにより、能動領域部に、ＳｉＯ
２膜２、ＳｉＮ膜３、ＳｉＯ２膜４の３層膜を選択的に
残し、その上から全体にＳｉＮ膜５、ポリシリコン膜９
を成膜し、続いて、ポリシリコン膜９のみをエッチング
し、３層膜の上と側壁にＳｉＮ膜５を残し、ＳｉＮ膜５
の側壁の外側にポリシリコン側壁１０を形成し、これを
酸化成長させて幅を広げ、続いてＳｉＮ膜５を除去し、
素子分離領域８になる部分の半導体基板１を露出させ、
ＳｉＯ２膜４、ポリシリコン側壁１０を除去した後に、
ＳｉＮ膜５、３をマスクとして全体を酸化して素子分離
領域８を形成し、後にＳｉＮ膜５、３、ＳｉＯ２膜２を
除去することにより、素子分離領域８を残す。
ＬＯ法の利点とされてきた平坦性、素子分離耐圧という
特徴を生かしながら、更なる微細化を可能とし、半導体
装置の高集積化を可能とする。 【解決手段】 半導体基板１を酸化して、ＳｉＯ２膜２
を形成し、その上にＳｉＮ膜３、ＳｉＯ２膜４を成膜
し、続いて、エッチングにより、能動領域部に、ＳｉＯ
２膜２、ＳｉＮ膜３、ＳｉＯ２膜４の３層膜を選択的に
残し、その上から全体にＳｉＮ膜５、ポリシリコン膜９
を成膜し、続いて、ポリシリコン膜９のみをエッチング
し、３層膜の上と側壁にＳｉＮ膜５を残し、ＳｉＮ膜５
の側壁の外側にポリシリコン側壁１０を形成し、これを
酸化成長させて幅を広げ、続いてＳｉＮ膜５を除去し、
素子分離領域８になる部分の半導体基板１を露出させ、
ＳｉＯ２膜４、ポリシリコン側壁１０を除去した後に、
ＳｉＮ膜５、３をマスクとして全体を酸化して素子分離
領域８を形成し、後にＳｉＮ膜５、３、ＳｉＯ２膜２を
除去することにより、素子分離領域８を残す。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置製造方
法に係り、特に半導体素子の高集積化に適した素子分離
領域の形成方法に関する。
法に係り、特に半導体素子の高集積化に適した素子分離
領域の形成方法に関する。
【０００２】
【従来の技術】近年、半導体装置の高集積化に伴い、素
子分離領域の微細化が大きな課題となってきている。こ
のような課題に対処すべく、ＬＯＣＯＳ（Ｌｏｃａｌ
Ｏｘｓｉｄａｔｉｏｎ）法や、これを改良した改良ＬＯ
ＣＯＳ法が利用されるようになってきている。
子分離領域の微細化が大きな課題となってきている。こ
のような課題に対処すべく、ＬＯＣＯＳ（Ｌｏｃａｌ
Ｏｘｓｉｄａｔｉｏｎ）法や、これを改良した改良ＬＯ
ＣＯＳ法が利用されるようになってきている。
【０００３】図３及び図４は、従来の半導体装置製造方
法の工程説明図であり、特に、従来から提案されている
改良ＬＯＣＯＳ法を用いた素子分離領域の形成方法を示
すものである。
法の工程説明図であり、特に、従来から提案されている
改良ＬＯＣＯＳ法を用いた素子分離領域の形成方法を示
すものである。
【０００４】図３（Ａ）において示すように、まず、半
導体基板１を酸化して、薄いシリコン酸化膜として、Ｓ
ｉＯ２膜２を形成し、その上にシリコン窒化膜として、
ＳｉＮ膜３を成膜する。更に、ＳｉＮ膜３の上からシリ
コン酸化膜として、ＳｉＯ２膜４を成膜する。
導体基板１を酸化して、薄いシリコン酸化膜として、Ｓ
ｉＯ２膜２を形成し、その上にシリコン窒化膜として、
ＳｉＮ膜３を成膜する。更に、ＳｉＮ膜３の上からシリ
コン酸化膜として、ＳｉＯ２膜４を成膜する。
【０００５】続いて、図３（Ｂ）に示すように、リソグ
ラフィ工程を経て、エッチングし、能動領域部に、選択
的に、ＳｉＯ２膜２、ＳｉＮ膜３およびＳｉＯ２膜４の
３層膜を残す。
ラフィ工程を経て、エッチングし、能動領域部に、選択
的に、ＳｉＯ２膜２、ＳｉＮ膜３およびＳｉＯ２膜４の
３層膜を残す。
【０００６】次に、図３（Ｃ）に示すように、全体にシ
リコン窒化膜として、ＳｉＮ膜５を成膜し、更にその上
からシリコン酸化膜として、ＳｉＯ２膜６を成膜する。
リコン窒化膜として、ＳｉＮ膜５を成膜し、更にその上
からシリコン酸化膜として、ＳｉＯ２膜６を成膜する。
【０００７】以上のような工程に続いて、図３（Ｄ）に
示すように、ＳｉＯ２膜６およびＳｉＮ膜５を、ＲＩＥ
（Ｉｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法によ
り、エッチングし、ＳｉＯ２膜２、ＳｉＮ膜３およびＳ
ｉＯ２膜４の３層膜の側壁部のみを、ＳｉＯ２側壁７と
して残して、サイドウォールを形成する。
示すように、ＳｉＯ２膜６およびＳｉＮ膜５を、ＲＩＥ
（Ｉｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法によ
り、エッチングし、ＳｉＯ２膜２、ＳｉＮ膜３およびＳ
ｉＯ２膜４の３層膜の側壁部のみを、ＳｉＯ２側壁７と
して残して、サイドウォールを形成する。
【０００８】続いて、図４（Ａ）に示すように、ウェッ
トエッチングによりＳｉＯ２膜４およびＳｉＯ２側壁７
を除去し、半導体基板１の上にＳｉＯ２膜２、ＳｉＮ膜
５およびＳｉＮ膜３の領域を残す。
トエッチングによりＳｉＯ２膜４およびＳｉＯ２側壁７
を除去し、半導体基板１の上にＳｉＯ２膜２、ＳｉＮ膜
５およびＳｉＮ膜３の領域を残す。
【０００９】しかる後に、図４（Ｂ）に示すように、全
体に半導体基板１を酸化し、素子分離領域８を形成す
る。
体に半導体基板１を酸化し、素子分離領域８を形成す
る。
【００１０】続いて、図４（Ｃ）に示すように、ＳｉＮ
膜３、５およびＳｉＯ２膜２を除去して、最終的に、素
子分離領域８を形成する。
膜３、５およびＳｉＯ２膜２を除去して、最終的に、素
子分離領域８を形成する。
【００１１】以上述べたような工程によれば、通常のＬ
ＯＣＯＳ法と比較して、ＳｉＮオフセット部の下に、薄
いＳｉＯ２膜、つまりバッファ酸化膜がないため、バー
ズピークができにくく、素子分離領域を小さくでき、更
に、半導体基板１より上方の酸化が抑制され、平坦化に
有利であるという特徴がある。また、その分、下方に酸
化膜領域が延びるので、同程度の素子分離領域幅を持つ
ＬＯＣＯＳ法で形成された半導体装置よりも、素子分離
領域耐圧が高いという利点がある。
ＯＣＯＳ法と比較して、ＳｉＮオフセット部の下に、薄
いＳｉＯ２膜、つまりバッファ酸化膜がないため、バー
ズピークができにくく、素子分離領域を小さくでき、更
に、半導体基板１より上方の酸化が抑制され、平坦化に
有利であるという特徴がある。また、その分、下方に酸
化膜領域が延びるので、同程度の素子分離領域幅を持つ
ＬＯＣＯＳ法で形成された半導体装置よりも、素子分離
領域耐圧が高いという利点がある。
【００１２】
【発明が解決しようとする課題】従来の、半導体装置製
造方法における、改良ＬＯＣＯＳ法による素子分離領域
形成方法は、以上述べたように構成されるので、ＬＯＣ
ＯＳ法に比較して多くの利点を有するものの、近年の更
なる半導体装置の高集積化の要求の高まりの中で、素子
分離領域の更なる微細化に単純には対応することができ
ず、改良ＬＯＣＯＳ法の限界とされてきた。
造方法における、改良ＬＯＣＯＳ法による素子分離領域
形成方法は、以上述べたように構成されるので、ＬＯＣ
ＯＳ法に比較して多くの利点を有するものの、近年の更
なる半導体装置の高集積化の要求の高まりの中で、素子
分離領域の更なる微細化に単純には対応することができ
ず、改良ＬＯＣＯＳ法の限界とされてきた。
【００１３】本発明は、上記のような従来技術の課題に
解決を与えようとするもので、従来の改良ＬＯＣＯＳ法
の利点とされてきた平坦性、素子分離耐圧という特徴を
生かしながら、更なる微細化を可能とし、半導体装置の
高集積化を可能とした半導体装置製造方法を提供するこ
とを目的とする。
解決を与えようとするもので、従来の改良ＬＯＣＯＳ法
の利点とされてきた平坦性、素子分離耐圧という特徴を
生かしながら、更なる微細化を可能とし、半導体装置の
高集積化を可能とした半導体装置製造方法を提供するこ
とを目的とする。
【００１４】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、半導体基板における能動領域上にその領
域を被う被覆膜を選択的に形成する工程と、全体に窒化
膜及びポリシリコン膜を順次埋積した後、このポリシリ
コン膜のみをエッチングして、このポリシリコン膜を前
記窒化膜を介して前記被覆膜の側面に側壁として残存さ
せる工程で、この側壁を酸化により横方向に拡げて、こ
の側壁の底面が前記窒化膜を被う面積を横方向に拡大し
て拡大側壁とする工程と、この拡大側壁をマスクとして
その下の前記窒化膜をエッチングして、前記被覆膜の側
方に拡がる酸化膜用マスクとしてのマスク窒化膜を形成
する工程と、このマスク窒化膜をマスクとして酸化して
素子分離領域を形成する工程と、を備えることを特徴と
する半導体装置製造方法を提供するものである。
め、本発明は、半導体基板における能動領域上にその領
域を被う被覆膜を選択的に形成する工程と、全体に窒化
膜及びポリシリコン膜を順次埋積した後、このポリシリ
コン膜のみをエッチングして、このポリシリコン膜を前
記窒化膜を介して前記被覆膜の側面に側壁として残存さ
せる工程で、この側壁を酸化により横方向に拡げて、こ
の側壁の底面が前記窒化膜を被う面積を横方向に拡大し
て拡大側壁とする工程と、この拡大側壁をマスクとして
その下の前記窒化膜をエッチングして、前記被覆膜の側
方に拡がる酸化膜用マスクとしてのマスク窒化膜を形成
する工程と、このマスク窒化膜をマスクとして酸化して
素子分離領域を形成する工程と、を備えることを特徴と
する半導体装置製造方法を提供するものである。
【００１５】さらに、上記目的を達成するために、本発
明は、半導体基板を酸化して、薄い第１のシリコン酸化
膜を形成し、その上に第１のシリコン窒化膜を成膜し、
前記第１のシリコン窒化膜の上から第２のシリコン酸化
膜を成膜する第１の工程と、エッチングにより、能動領
域部に、前記第１のシリコン酸化膜、前記第１のシリコ
ン窒化膜および前記第２のシリコン酸化膜の３層膜を選
択的に残す第２の工程と、全体に第２のシリコン窒化膜
を成膜し、更にその上からポリシリコン膜を成膜する第
３の工程と、前記ポリシリコン膜のみをエッチングし、
前記第２のシリコン窒化膜の上に、前記第１のシリコン
酸化膜、前記第１のシリコン窒化膜および前記第２のシ
リコン酸化膜の３層膜と、この３層膜の側壁部に前記ポ
リシリコン膜をポリシリコン側壁として、それぞれ残す
第４の工程と、前記ポリシリコン側壁を酸化成長させ、
その幅を更に広げる第５の工程と、前記第２のシリコン
窒化膜の露出している部分をエッチングして除去する第
６の工程と、前記第２のシリコン酸化膜および前記ポリ
シリコン側壁を除去し、半導体基板の能動領域に対応す
る部分に前記第１のシリコン酸化膜、前記第１、第２の
シリコン窒化膜を残す第７の工程と、全体に半導体基板
を酸化し、素子分離領域を形成する第８の工程と、前記
第１、第２のシリコン窒化膜および前記第１のシリコン
酸化膜を除去する第９の工程と、を備える半導体装置製
造方法を提供するものである。
明は、半導体基板を酸化して、薄い第１のシリコン酸化
膜を形成し、その上に第１のシリコン窒化膜を成膜し、
前記第１のシリコン窒化膜の上から第２のシリコン酸化
膜を成膜する第１の工程と、エッチングにより、能動領
域部に、前記第１のシリコン酸化膜、前記第１のシリコ
ン窒化膜および前記第２のシリコン酸化膜の３層膜を選
択的に残す第２の工程と、全体に第２のシリコン窒化膜
を成膜し、更にその上からポリシリコン膜を成膜する第
３の工程と、前記ポリシリコン膜のみをエッチングし、
前記第２のシリコン窒化膜の上に、前記第１のシリコン
酸化膜、前記第１のシリコン窒化膜および前記第２のシ
リコン酸化膜の３層膜と、この３層膜の側壁部に前記ポ
リシリコン膜をポリシリコン側壁として、それぞれ残す
第４の工程と、前記ポリシリコン側壁を酸化成長させ、
その幅を更に広げる第５の工程と、前記第２のシリコン
窒化膜の露出している部分をエッチングして除去する第
６の工程と、前記第２のシリコン酸化膜および前記ポリ
シリコン側壁を除去し、半導体基板の能動領域に対応す
る部分に前記第１のシリコン酸化膜、前記第１、第２の
シリコン窒化膜を残す第７の工程と、全体に半導体基板
を酸化し、素子分離領域を形成する第８の工程と、前記
第１、第２のシリコン窒化膜および前記第１のシリコン
酸化膜を除去する第９の工程と、を備える半導体装置製
造方法を提供するものである。
【００１６】
【発明の実施の形態】以下、図面を参照しながら、本発
明の実施の形態を説明する。図１は、本発明の実施形の
半導体装置製造方法の工程図であり、特に素子分離領域
の形成にかかわる工程を例示するものである。
明の実施の形態を説明する。図１は、本発明の実施形の
半導体装置製造方法の工程図であり、特に素子分離領域
の形成にかかわる工程を例示するものである。
【００１７】図１（Ａ）において示すように、まず、半
導体基板１を酸化して、薄いＳｉＯ２膜２を形成し、そ
の上にＳｉＮ膜３を成膜する。更に、ＳｉＮ膜３の上か
らＳｉＯ２膜４を成膜する。
導体基板１を酸化して、薄いＳｉＯ２膜２を形成し、そ
の上にＳｉＮ膜３を成膜する。更に、ＳｉＮ膜３の上か
らＳｉＯ２膜４を成膜する。
【００１８】続いて、図１（Ｂ）に示すように、リソグ
ラフィ工程を経て、エッチングし、能動領域部に、選択
的に、ＳｉＯ２膜２、ＳｉＮ膜３およびＳｉＯ２膜４の
３層膜を残す。
ラフィ工程を経て、エッチングし、能動領域部に、選択
的に、ＳｉＯ２膜２、ＳｉＮ膜３およびＳｉＯ２膜４の
３層膜を残す。
【００１９】次に、図１（Ｃ）に示すように、全体にＳ
ｉＮ膜５を、ＯＳＥＬＯ法よりも幾分厚めに、例えば１
０００オングストローム程度成膜し、更にその上からポ
リシリコン膜９を成膜する。
ｉＮ膜５を、ＯＳＥＬＯ法よりも幾分厚めに、例えば１
０００オングストローム程度成膜し、更にその上からポ
リシリコン膜９を成膜する。
【００２０】以上のような工程に続いて、図１（Ｄ）に
示すように、ポリシリコン膜９のみを、ＲＩＥ法により
エッチングし、ＳｉＮ膜５の上に、ＳｉＯ２膜２、Ｓｉ
Ｎ膜３およびＳｉＯ２膜４の３層膜の側壁部のみを、ポ
リシリコン側壁１０として残して、サイドウォールを形
成する。
示すように、ポリシリコン膜９のみを、ＲＩＥ法により
エッチングし、ＳｉＮ膜５の上に、ＳｉＯ２膜２、Ｓｉ
Ｎ膜３およびＳｉＯ２膜４の３層膜の側壁部のみを、ポ
リシリコン側壁１０として残して、サイドウォールを形
成する。
【００２１】続いて、図１（Ｅ）に示すように、ポリシ
リコン側壁１０を酸化成長させ、ポリシリコン側壁１０
の幅を更に広げて拡大ポリシリコン側壁１０Ａとする。
つまり、以降に形成されるべき素子分離領域の面積を相
対的に縮める。
リコン側壁１０を酸化成長させ、ポリシリコン側壁１０
の幅を更に広げて拡大ポリシリコン側壁１０Ａとする。
つまり、以降に形成されるべき素子分離領域の面積を相
対的に縮める。
【００２２】しかる後に、図２（Ａ）に示すように、Ｒ
ＩＥによりＳｉＮ膜５を能動領域の一部にのみ残して他
を除去する。
ＩＥによりＳｉＮ膜５を能動領域の一部にのみ残して他
を除去する。
【００２３】続いて、図２（Ｂ）に示すように、ウェッ
トエッチングにより、ＳｉＯ２膜４およびポリシリコン
側壁１０を除去し、半導体基板１の上にＳｉＯ２膜２、
ＳｉＮ膜５およびＳｉＮ膜３の領域を残す。
トエッチングにより、ＳｉＯ２膜４およびポリシリコン
側壁１０を除去し、半導体基板１の上にＳｉＯ２膜２、
ＳｉＮ膜５およびＳｉＮ膜３の領域を残す。
【００２４】しかる後に、図２（Ｃ）に示すように、全
体に半導体基板１を酸化し、素子分離領域８を形成す
る。
体に半導体基板１を酸化し、素子分離領域８を形成す
る。
【００２５】続いて、図２（Ｄ）に示すように、ＳｉＮ
膜３、５およびＳｉＯ２膜２を除去して、最終的に、能
動領域に対応する部分以外の領域に、素子分離領域８を
形成する。
膜３、５およびＳｉＯ２膜２を除去して、最終的に、能
動領域に対応する部分以外の領域に、素子分離領域８を
形成する。
【００２６】以上述べたような実施形においては、ポリ
シリコン側壁１０を形成した後に、これを酸化すること
により、ポリシリコン側壁１０の幅を予め広げておき、
その後にＳｉＮ膜５をエッチング除去するので、続いて
形成される素子分離領域８の幅を小さくすることができ
る。その結果、素子分離領域の微細化が計られる。
シリコン側壁１０を形成した後に、これを酸化すること
により、ポリシリコン側壁１０の幅を予め広げておき、
その後にＳｉＮ膜５をエッチング除去するので、続いて
形成される素子分離領域８の幅を小さくすることができ
る。その結果、素子分離領域の微細化が計られる。
【００２７】
【発明の効果】以上述べたように、本発明の半導体装置
製造方法は、素子分離領域を形成するためのマスクとな
るＳｉＮ膜をエッチングするに先立ち、能動領域のサイ
ドウォールとして形成するポリシリコン側壁を酸化して
その幅を広げておき、結果としてＳｉＮ膜の面積を予め
広げ、ＳｉＮ膜をマスクとして半導体基板を酸化して素
子分離領域を形成する場合の酸化面積を狭くしておくよ
うに構成したので、素子分離領域の面積を縮小化でき、
結果的に半導体装置の高集積化に適した半導体装置製造
方法を実現できる効果がある。
製造方法は、素子分離領域を形成するためのマスクとな
るＳｉＮ膜をエッチングするに先立ち、能動領域のサイ
ドウォールとして形成するポリシリコン側壁を酸化して
その幅を広げておき、結果としてＳｉＮ膜の面積を予め
広げ、ＳｉＮ膜をマスクとして半導体基板を酸化して素
子分離領域を形成する場合の酸化面積を狭くしておくよ
うに構成したので、素子分離領域の面積を縮小化でき、
結果的に半導体装置の高集積化に適した半導体装置製造
方法を実現できる効果がある。
【図１】本発明の半導体装置製造方法の実施形を説明す
るための工程図の一部である。
るための工程図の一部である。
【図２】本発明の半導体装置製造方法の実施形を説明す
るための工程図の一部である。
るための工程図の一部である。
【図３】従来の半導体装置製造方法を説明するための工
程図の一部である。
程図の一部である。
【図４】従来の半導体装置製造方法を説明するための工
程図の一部である。
程図の一部である。
１ 半導体基板 ２、４、６ ＳｉＯ２膜 ３、５ ＳｉＮ膜 ７ ＳｉＯ２側壁 ８ 素子分離領域 ９ ポリシリコン膜 １０ ポリシリコン側壁 １０Ａ 拡大ポリシリコン側壁
Claims (2)
- 【請求項１】半導体基板における能動領域上にその領域
を被う被覆膜を選択的に形成する工程と、 全体に窒化膜及びポリシリコン膜を順次埋積した後、こ
のポリシリコン膜のみをエッチングして、このポリシリ
コン膜を前記窒化膜を介して前記被覆膜の側面に側壁と
して残存させる工程と、 この側壁を酸化により横方向に拡げて、この側壁の底面
が前記窒化膜を被う面積を横方向に拡大して拡大側壁と
する工程と、 この拡大側壁をマスクとしてその下の前記窒化膜をエッ
チングして、前記被覆膜の側方に拡がる酸化膜用マスク
としてのマスク窒化膜を形成する工程と、 このマスク窒化膜をマスクとして酸化して素子分離領域
を形成する工程と、 を備えることを特徴とする半導体装置製造方法。 - 【請求項２】半導体基板を酸化して、薄い第１のシリコ
ン酸化膜を形成し、その上に第１のシリコン窒化膜を成
膜し、前記第１のシリコン窒化膜の上に第２のシリコン
酸化膜を成膜する第１の工程と、 エッチングにより、能動領域部に、前記第１のシリコン
酸化膜、前記第１のシリコン窒化膜および前記第２のシ
リコン酸化膜の３層膜を選択的に残す第２の工程と、 全体に第２のシリコン窒化膜を成膜し、更にその上から
ポリシリコン膜を成膜する第３の工程と、 前記ポリシリコン膜のみをエッチングし、前記第２のシ
リコン窒化膜の上に、前記第１のシリコン酸化膜、前記
第１のシリコン窒化膜および前記第２のシリコン酸化膜
の３層膜と、この３層膜の側壁部に前記ポリシリコン膜
をポリシリコン側壁として、それぞれ残す第４の工程
と、 前記ポリシリコン側壁を酸化成長させ、その幅を更に広
げる第５の工程と、 前記第２のシリコン窒化膜の露出している部分をエッチ
ングして除去する第６の工程と、 前記第２のシリコン酸化膜および前記ポリシリコン側壁
を除去し、半導体基板の能動領域に対応する部分に前記
第１のシリコン酸化膜、前記第１、第２のシリコン窒化
膜を残す第７の工程と、 全体に半導体基板を酸化し、素子分離領域を形成する第
８の工程と、 前記第１、第２のシリコン窒化膜および前記第１のシリ
コン酸化膜を除去する第９の工程と、 を備えることを特徴とする半導体装置製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5799897A JPH10256247A (ja) | 1997-03-12 | 1997-03-12 | 半導体装置製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5799897A JPH10256247A (ja) | 1997-03-12 | 1997-03-12 | 半導体装置製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10256247A true JPH10256247A (ja) | 1998-09-25 |
Family
ID=13071681
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5799897A Withdrawn JPH10256247A (ja) | 1997-03-12 | 1997-03-12 | 半導体装置製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10256247A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8753945B2 (en) | 2012-03-22 | 2014-06-17 | Samsung Electronics Co., Ltd. | Method of manufacturing a semiconductor device |
-
1997
- 1997-03-12 JP JP5799897A patent/JPH10256247A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8753945B2 (en) | 2012-03-22 | 2014-06-17 | Samsung Electronics Co., Ltd. | Method of manufacturing a semiconductor device |
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| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040601 |