JPH10260867A

JPH10260867A - データ比較装置

Info

Publication number: JPH10260867A
Application number: JP6307997A
Authority: JP
Inventors: Shinji Yuki; 親二結城
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1997-03-17
Filing date: 1997-03-17
Publication date: 1998-09-29

Abstract

(57)【要約】【課題】監視制御を行なうシステムにおけるデータ比
較装置に関し、監視制御を行なうシステムに設けられた
中央処理部の処理負担を軽減すると共に、高速にデータ
の比較を行なうことが可能なデータ比較装置を提供す
る。【解決手段】収集したデータを第一のメモリ又は第二
のメモリに転送する第一のダイレクト・メモリ・アクセ
ス制御部と、該第一のメモリ及び該第二のメモリに共通
にアドレスを指定するアドレス指定部と、該第一のメモ
リ及び該第二のメモリから読み出したデータを比較する
データ比較部と、該データ比較部が二のデータを比較し
た結果が異なるアドレスを格納するアドレス格納部とを
備えて構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、通信システム、電
力システム、環境管理システム、防災システム、道路維
持管理システムなどの監視制御を行なうシステムにおけ
るデータ比較装置に係り、特に、監視制御を行なうシス
テムに設けられた中央処理部の処理負担を軽減すると共
に、高速にデータの比較を行なうことが可能なデータ比
較装置に関する。

【０００２】通信システム、電力システム、環境管理シ
ステム、防災システム、道路維持管理システムなどは社
会のインフラ・システムであり、正確な動作とシステム
の信頼性の高さが絶対的な条件である。

【０００３】そのため、上記のシステムには必ず監視制
御システムが併設されており、常に監視制御システムが
上記システムの状態を監視しており、必要に応じて系統
の切替などの制御を行なっている。

【０００４】ところで、上記のシステムにおいては、シ
ステム自体の巨大化と共に監視点数の急激な増加が進ん
でいる。従って、監視制御システムにおいては監視制御
対象のシステムの状態の監視を高速に行なう必要性が高
くなってきている。

【０００５】そのために、収集した監視制御対象のシス
テムの状態のデータを比較して監視制御対象のシステム
の状態の変化や故障などを検出するデータ比較装置を高
速化することと、データ比較を行なう中央処理部の処理
負担を軽減することが強く要請されている。

【０００６】

【従来の技術】図１２は、従来のデータ比較装置の構成
である。このデータ比較装置は、監視制御システムの親
局には必ず設置されており、監視制御システムの規模が
大きい場合や監視点数が多い場合には他の局（例えば、
中間局や子局）にも設置されることもある。

【０００７】図１２において、２１は中央処理部（図で
は単に処理部と表示している。）、２２はアドレス・バ
ス、２３はデータ・バス、２４は通信制御部、２５はダ
イレクト・メモリ・アクセス制御部（図ではＤＭＡ制御
部と略して表示している。）、２６はメモリである。

【０００８】監視制御対象の状態などの情報は通信制御
部２４を介して収集され、一旦該通信制御部２４の中に
設けられているバッファ・メモリ（図示を省略してい
る。）に蓄えられる。

【０００９】収集されて該バッファ・メモリに蓄えられ
たデータは、ダイレクト・メモリ・アクセス制御部２５
の制御によってメモリ２６に転送される。尚、メモリ間
のデータの転送をダイレクト・メモリ・アクセス方式に
よって、直接中央処理部２１の介入なしに行なう技術
は、高速のデータ転送技術として広く適用されている。

【００１０】中央処理部２１は、該メモリ２６に転送さ
れたデータを読み出して、該中央処理部２１に設置され
ているメモリ（図示を省略している。）に格納されてい
る前回収集されたデータと比較し、変化したデータを抽
出すると共に、該中央処理部２１設置のメモリに格納さ
れているデータのうち該変化したデータを書き替えて、
常に最新のデータを管理している。

【００１１】

【発明が解決しようとする課題】上記の如く、中央処理
部２１が収集したデータの読み込みを行なって、以前に
格納していたデータとの比較を行ない、更に、中央処理
部２１設置のメモリに格納されているデータのうち変化
したデータを書き替えて、常に最新のデータを管理して
いるために、データ比較に要する時間が長いという問題
と、該中央処理部２１の処理負荷が大きいという問題が
生じてくる。

【００１２】本発明は、かかる問題点に鑑み、中央処理
装置の処理負荷を軽減すると共に、高速にデータの比較
を行なうことが可能なデータ比較装置を提供することを
目的とする。

【００１３】

【課題を解決するための手段】本発明は、既に収集され
た最新のデータを格納するメモリ（仮に第二のメモリと
する。）と、新規に収集されたデータを該第二のメモリ
と同じアドレスに格納するメモリ（仮に第一のメモリと
する。）とを備え、該第一のメモリと該第二のメモリに
対して同時に同一のアドレスを指定して該第一のメモリ
と該第二のメモリからデータを読み出し、該二のメモリ
から読み出されたデータをデータ比較部において比較
し、該データ比較部はデータに変化があった時に中央処
理部に割込み要求信号を送出すると共に、データに変化
があったアドレスをラッチするための信号をアドレス格
納部に供給し、該アドレス格納部がデータに変化があっ
たアドレスを格納し、中央処理部はアドレス格納部に格
納されているアドレスをキーに変化があったデータを特
定するものである。

【００１４】本発明により、データの比較と変化があっ
たデータのアドレスの格納を中央処理部以外のハードウ
ェアによって行なうことができるので、データの比較を
高速に行なうことができるようになると共に、中央処理
部の処理負荷を軽減することができる。

【００１５】

【発明の実施の形態】図１は、本発明の第一の実施の形
態である。図１において、１は中央処理部（図では単に
処理部と略記している。）、２はアドレス・バス、３は
データ・バス、４は通信制御部、５は第一のダイレクト
・メモリ・アクセス制御部（図では第一のＤＭＡ制御部
と略記している。）、６は第一のメモリ、７は第二のダ
イレクト・メモリ・アクセス制御部（図では第二のＤＭ
Ａ制御部と略記している。）、８は第二のメモリ、９は
アドレス格納部、１０はデータ比較部である。

【００１６】図１の構成において、監視制御対象の状態
などのデータは通信制御部４を介して収集され、一旦該
通信制御部４に設置されているバッファ・メモリ（図示
は省略している。）に格納される。

【００１７】中央処理部１は第一のダイレクト・メモリ
・アクセス制御部５対して、該バッファ・メモリから第
一のメモリに対するデータの転送を指示し、該第一のダ
イレクト・メモリ・アクセス制御部５は該バッファ・メ
モリから第一のメモリ６にデータを転送するためのアド
レス設定を行なう。これによって、該バッファ・メモリ
に格納されたデータが該第一のメモリに転送される。

【００１８】又、該中央処理部１は第二のダイレクト・
メモリ・アクセス制御部７に対して、該第一のメモリ６
に格納されているデータと第二のメモリ８に格納されて
いるデータとの読み出しを指示し、該第二のダイレクト
・メモリ・アクセス制御部７は該第一のメモリ６と該第
二のメモリ８のデータを読み出す際のアドレス設定を行
なう。これによって、該第一のメモリ６と該第二のメモ
リ８からデータが読み出される。

【００１９】該読み出されたデータはデータ比較部１０
に供給されて比較される。該データ比較部１０は該第一
のメモリ６と該第二のメモリ８の同じアドレスのデータ
を比較した結果、それらのデータが異なる場合には中央
処理部１に割込み要求信号（図ではＩＲＱと略記してい
る。）を送出すると共に、データが異なったアドレスを
アドレス格納部９に格納するための信号を送出する。

【００２０】該中央処理部１は、該アドレス格納部９に
格納されているアドレスを読み込んで、データが変化し
たアドレスを確認する。そして、データが変化したアド
レスのデータを該第一のメモリ６から読み出し、該読み
出したデータを該第二のメモリ８の該当するアドレスに
書き込む。

【００２１】こうして、該第二のメモリ８には現状での
最新のデータが格納される。以降、通信制御部４を介し
て新規のデータが収集される時も上記と同様な動作を行
なう。

【００２２】これによって、現状の最新のデータと新規
に収集されたデータを比較するのに該中央処理部１が直
接関与する必要がなくなり、データの比較と変化があっ
たアドレスの格納はハードウェアによって行なうので高
速な処理が可能になり、しかも、該中央処理部１はデー
タが変化したアドレスだけに着目して処理すればよいの
で、該中央処理部１の処理負荷が軽減される。

【００２３】ただ、該通信制御部４からの１回目のデー
タ転送直後には、該第一のメモリ６と該第二のメモリ８
の格納内容が全く異なるので、１回目のデータ転送直後
のデータ比較結果を該中央処理部１において処理すると
この時だけ処理負荷が大きくなる。これを避けるため
に、該中央処理部１は１回目の転送直後のデータ比較を
無視する機能を備えていることが望ましい。

【００２４】図２は、本発明の第二の実施の形態であ
る。図２において、１は中央処理部（図では単に処理部
と略記している。）、２はアドレス・バス、３はデータ
・バス、４は通信制御部、５は第一のダイレクト・メモ
リ・アクセス制御部（図では第一のＤＭＡ制御部と略記
している。）、６は第一のメモリ、７は第二のダイレク
ト・メモリ・アクセス制御部（図では第二のＤＭＡ制御
部と略記している。）、８は第二のメモリ、９はアドレ
ス格納部、１０はデータ比較部、１１はフリップ・フロ
ップである。

【００２５】該フリップ・フロップ１１のデータ端子に
はプラス電源が接続され、クロック端子には第一のダイ
レクト・メモリ・アクセス制御部５のダイレクト・メモ
リ・アクセス転送完了パルスが供給され、リセット端子
にはパワー・オン・リセット信号が供給されている。

【００２６】図２の構成は、図１の構成に対してフリッ
プ・フロップ１１を付加してその反転出力を第二のメモ
リのチップ・セレクト端子（図ではＣＳと略記してい
る。）に供給することと、第一のメモリのチップ・セレ
クト端子（図ではＣＳと略記している。）をプラス電源
に接続することが特徴である。

【００２７】図３は、図２の構成の通信制御部からメモ
リへの書き込み時のタイムチャートである。以降、図３
を参照しながら図２の構成の動作を説明する。第一のメ
モリ６のチップ・セレクト端子には常にプラス電源が供
給されているので、該第一のメモリ６は常に書き込みが
可能である。

【００２８】パワー・オン・リセット信号の配線は該フ
リップ・フロップ１１のリセット端子に接続されてい
る。該パワー・オン・リセット信号が供給されるまでは
該フリップ・フロップ１１の出力は不定である。一方、
パワー・オン・リセット信号が該フリップ・フロップ１
１のリセット端子に供給されると、該フリップ・フロッ
プ１１の反転出力ＸＱは“１”で確定し、これが第二の
メモリ８のチップ・セレクト端子に供給される。

【００２９】従って、パワー・オン・リセット信号が供
給されてから初めてのダイレクト・メモリ・アクセス転
送時には該第一のメモリ６と該第二のメモリ８の双方に
通信制御部４からのデータが転送される。

【００３０】上記の転送が終了すると、ダイレクト・メ
モリ・アクセス転送完了パルスが該第一のダイレクト・
メモリ・アクセス制御部５から出力されて、フリップ・
フロップ１１のクロック端子に供給される。

【００３１】該フリップ・フロップ１１のデータ端子に
はプラス電源が供給されているので、ダイレクト・メモ
リ・アクセス転送完了パルスがクロック端子に供給され
ると、該フリップ・フロップ１１の反転出力ＸＱは
“０”に変化する。

【００３２】そして、以降はダイレクト・メモリ・アク
セス転送完了パルスを何回受けても、該フリップ・フロ
ップ１１の反転出力ＸＱは“０”のままである。従っ
て、該通信制御部４からの２回目以降のデータ転送時に
は、該第一のメモリ６のみにデータが転送され、該第二
のメモリにはデータが転送されなくなる。

【００３３】つまり、該通信制御部４からの１回目のデ
ータ転送時に両方のメモリに同じデータを書き込むこと
になるので、１回目のデータ転送後のデータ比較の結果
は全て等しいことになって、該中央処理部１の１回目の
データ転送後の処理負荷はゼロになる。従って、該中央
処理部１は１回目のデータ転送直後のデータ比較を無視
する機能を備えていなくても、該中央処理部１の処理負
荷が増えることはない。

【００３４】図４は、本発明の第三の実施の形態であ
る。図４において、１は中央処理部（図では単に処理部
と略記している。）、２はアドレス・バス、３はデータ
・バス、４は通信制御部、５は第一のダイレクト・メモ
リ・アクセス制御部（図では第一のＤＭＡ制御部と略記
している。）、６は第一のメモリ、７は第二のダイレク
ト・メモリ・アクセス制御部（図では第二のＤＭＡ制御
部と略記している。）、８は第二のメモリ、９はアドレ
ス格納部、１０はデータ比較部、１２はトグル・フリッ
プ・フロップ、１３は論理反転回路である。

【００３５】該トグル・フリップ・フロップ１２のトグ
ル端子（図では単にＴと表示している。）には該第一の
ダイレクト・メモリ・アクセス制御部が出力するダイレ
クト・メモリ・アクセス転送完了パルスが供給され、又
リセット端子（図では単にＲと表示している。）にはパ
ワー・オン・リセット信号が供給される。

【００３６】図４の構成は、図１の構成に対して該トグ
ル・フリップ・フロップ１２と該論理反転回路１３を付
加して、該トグル・フリップ・フロップ１２の出力Ｑを
第二のメモリのチップ・セレクト端子（図ではＣＳと略
記している。）と該論理反転回路１３とに供給し、該論
理反転回路１３の出力を第一のメモリ６のチップ・セレ
クト端子（図ではＣＳと略記している。）に供給するこ
とが特徴である。

【００３７】図５は、図４の構成の通信制御部からメモ
リへの書き込み時のタイムチャートである。以降、図５
を参照しながら図４の構成の動作を説明する。パワー・
オン・リセット信号の配線は該トグル・フリップ・フロ
ップ１２のリセット端子に接続されている。該パワー・
オン・リセット信号が供給されるまでは該トグル・フリ
ップ・フロップ１２の出力は不定である。一方、パワー
・オン・リセット信号が該トグル・フリップ・フロップ
１２のリセット端子に供給されると、該トグル・フリッ
プ・フロップ１２の出力Ｑは“０”に確定する。当然、
論理反転回路１３の出力は“１”に確定する。

【００３８】従って、電源投入後１回目の通信制御部４
からのデータ転送は第一のメモリ６に対してだけ行なわ
れ、この時には第二のメモリ８にはデータの転送が行な
われない。

【００３９】１回目のデータ転送が終了すると該第一の
ダイレクト・メモリ・アクセス制御部５からダイレクト
・メモリ・アクセス転送完了パルスが出力され、これが
該トグル・フリップ・フロップ１２のトグル端子に供給
される。これによって該トグル・フリップ・フロップ１
２の出力は“１”になり、当然、該論理反転回路の出力
は“０”になる。

【００４０】従って、２回目の通信制御部からのデータ
転送は該第二のメモリ８に対して行なわれ、該第一のメ
モリ６は先に転送されたデータを保持している。以降、
ダイレクト・メモリ・アクセス転送完了パルスが出力さ
れる度に、該トグル・フリップ・フロップ１２と該論理
反転回路１３の出力が交互且つ背反的に“０”、“１”
を繰り返すので、該第一のメモリ６と該第二のメモリ８
には交互に新規のデータが書き込まれる。

【００４１】そのデータをデータ比較部１０が比較し
て、変化があったアドレスをアドレス格納部９に格納す
る。中央処理部１は、その変化があったアドレスを読み
込んで処理するだけでよく、変化があったアドレスのデ
ータをメモリに書き込む必要がなくなる。従って、図４
の構成は図１の構成に対して中央処理部１の処理負荷が
更に軽減されるという特徴を有する。

【００４２】ただ、該通信制御部４からの１回目のデー
タ転送直後には、該第一のメモリ６と該第二のメモリ８
の格納内容が全く異なるので、１回目のデータ転送直後
のデータ比較結果を該中央処理部１において処理すると
この時だけ処理負荷が大きくなる。これを避けるため
に、該中央処理部１は１回目の転送直後のデータ比較を
無視する機能を備えていることが望ましい。

【００４３】図６は、本発明の第四の実施の形態であ
る。図６において、１は中央処理部（図では単に処理部
と略記している。）、２はアドレス・バス、３はデータ
・バス、４は通信制御部、５は第一のダイレクト・メモ
リ・アクセス制御部（図では第一のＤＭＡ制御部と略記
している。）、６は第一のメモリ、７は第二のダイレク
ト・メモリ・アクセス制御部（図では第二のＤＭＡ制御
部と略記している。）、８は第二のメモリ、９はアドレ
ス格納部、１０はデータ比較部、１１はフリップ・フロ
ップ、１２はトグル・フリップ・フロップ、１３は論理
反転回路１４及び１５は論理和回路である。

【００４４】該フリップ・フロップ１１のデータ端子に
はプラス電源が接続され、クロック端子には第一のダイ
レクト・メモリ・アクセス制御部５のダイレクト・メモ
リ・アクセス転送完了パルスが供給され、リセット端子
にはパワー・オン・リセット信号が供給されている。

【００４５】該トグル・フリップ・フロップ１２のトグ
ル端子（図では単にＴと表示している。）には該第一の
ダイレクト・メモリ・アクセス制御部５が出力するダイ
レクト・メモリ・アクセス転送完了パルスが供給され、
又リセット端子（図では単にＲと表示している。）には
パワー・オン・リセット信号が供給される。

【００４６】そして、該フリップ・フロップ１１の反転
出力ＸＱは二の論理和回路１４及び１５の一方の入力端
子に供給され、該トグル・フリップ・フロップ１２の出
力Ｑは該論理反転回路１３と該論理和回路１５のもう一
方の入力端子に供給され、該論理反転回路の出力は該論
理和回路１４のもう一方の入力端子に供給され、該論理
和回路１５の出力は該第一のメモリ６のチップ・セレク
ト端子（図ではＣＳと略記している。）に、該論理和回
路１４の出力は該第二のメモリのチップ・セレクト端子
（図ではＣＳと略記している。）に供給される。

【００４７】図６の構成は、図４の構成に対してフリッ
プ・フロップ１１、論理和回路１４及び１５を付加し、
論理反転回路１３を第二のメモリ８側に移設したことが
特徴である。

【００４８】図７は、図６の構成の通信制御部からメモ
リへの書き込み時のタイムチャートである。以降、図７
を参照しながら図６の構成の動作を説明する。電源投入
後パワー・オン・リセット信号が供給されると、フリッ
プ・フロップ１１の反転出力ＸＱは“１”に確定し、ト
グル・フリップ・フロップ１２の出力Ｑは“０”に確定
し、論理反転回路１３の出力は“１”に確定する。

【００４９】フリップ・フロップ１１の反転出力ＸＱは
論理和回路１４と論理和回路１５の一方の入力端子に供
給されており、該論理和回路１４のもう一方の入力端子
には該論理反転回路１３の出力が、該論理和回路１５の
もう一方の入力端子には該トグル・フリップ・フロップ
１２の出力Ｑが供給されている。

【００５０】従って、この時には該第一のメモリ６のチ
ップ・セレクト端子（図ではＣＳと略記している。）に
“１”が供給され、該第二のメモリ８のチップ・セレク
ト端子（図ではＣＳと略記している。）にも“１”が供
給される。この時に通信制御部からのデータ転送が指示
されると、該第一のメモリ６と該第二のメモリ８の双方
にデータが転送される。

【００５１】この時のデータ転送が終了すると該第一の
ダイレクト・メモリ・アクセス制御部５はダイレクト・
メモリ・アクセス転送完了パルスを出力する。このダイ
レクト・メモリ・アクセス転送完了パルスを受けると、
該フリップ・フロップ１１の反転出力ＸＱは“０”にな
り、以降何回ダイレクト・メモリ・アクセス転送完了パ
ルスを受けようとも“０”に保持される。

【００５２】一方、該トグル・フリップ・フロップ１２
の出力はダイレクト・メモリ・アクセス転送完了パルス
を受ける度に反転を繰り返す。つまり、２回目以降の通
信制御部からのデータ転送は該第一のメモリ６と該第二
のメモリ８とに交互且つ背反的に行なわれる。

【００５３】従って、該通信制御部４からの１回目のデ
ータ転送時に両方のメモリに同じデータを書き込むこと
になるので、１回目のデータ転送後のデータ比較の結果
は全て等しいことになって、該中央処理部１の１回目の
データ転送後の処理負荷はゼロになる。従って、該中央
処理部１は１回目のデータ転送直後のデータ比較を無視
する機能を備えていなくても、該中央処理部１の処理負
荷が増えることはない。

【００５４】さて、上記においては一貫して、第一のメ
モリ６と第二のメモリ８とに共通のアドレスを指定する
物としてダイレクト・メモリ・アクセス制御部を適用す
る例を以て説明してきた。

【００５５】しかし、必要なことは第一のメモリ６と第
二のメモリ８とに共通のアドレスを指定することだけで
あるので、ダイレクト・メモリ・アクセス制御部を適用
する必然性はなく、ダイレクト・メモリ・アクセス制御
部の代わりにカウンタを使用することが可能である。

【００５６】図８は、本発明の第五の実施の形態であ
る。図８において、１は中央処理部（図では単に処理部
と略記している。）、２はアドレス・バス、３はデータ
・バス、４は通信制御部、５は第一のダイレクト・メモ
リ・アクセス制御部（図では第一のＤＭＡ制御部と略記
している。）、６は第一のメモリ、８は第二のメモリ、
９はアドレス格納部、１０はデータ比較部、１６はカウ
ンタである。

【００５７】図８の構成は、図１の構成における第二の
ダイレクト・メモリ・アクセス制御部をカウンタに置換
したもので、その作用は図１の構成と全く同じである。
図８の構成の、図１の構成に対する利点はデータ比較装
置の簡略化と低コスト化である。

【００５８】図９は、本発明の第六の実施の形態であ
る。図９において、１は中央処理部（図では単に処理部
と略記している。）、２はアドレス・バス、３はデータ
・バス、４は通信制御部、５は第一のダイレクト・メモ
リ・アクセス制御部（図では第一のＤＭＡ制御部と略記
している。）、６は第一のメモリ、８は第二のメモリ、
９はアドレス格納部、１０はデータ比較部、１１はフリ
ップ・フロップ、１６はカウンタである。

【００５９】図９の構成は、図２の構成における第二の
ダイレクト・メモリ・アクセス制御部をカウンタに置換
したもので、その作用は図２の構成と全く同じである。
図９の構成の、図２の構成に対する利点はデータ比較装
置の簡略化と低コスト化である。

【００６０】図１０は、本発明の第七の実施の形態であ
る。図１０において、１は中央処理部（図では単に処理
部と略記している。）、２はアドレス・バス、３はデー
タ・バス、４は通信制御部、５は第一のダイレクト・メ
モリ・アクセス制御部（図では第一のＤＭＡ制御部と略
記している。）、６は第一のメモリ、８は第二のメモ
リ、９はアドレス格納部、１０はデータ比較部、１２は
トグル・フリップ・フロップ、１３は論理反転回路、１
６はカウンタである。

【００６１】図１０の構成は、図４の構成における第二
のダイレクト・メモリ・アクセス制御部をカウンタに置
換したもので、その作用は図４の構成と全く同じであ
る。図１０の構成の、図４の構成に対する利点はデータ
比較装置の簡略化と低コスト化である。

【００６２】図１１は、本発明の第八の実施の形態であ
る。図１１において、１は中央処理部（図では単に処理
部と略記している。）、２はアドレス・バス、３はデー
タ・バス、４は通信制御部、５は第一のダイレクト・メ
モリ・アクセス制御部（図では第一のＤＭＡ制御部と略
記している。）、６は第一のメモリ、８は第二のメモ
リ、９はアドレス格納部、１０はデータ比較部、１１は
フリップ・フロップ、１２はトグル・フリップ・フロッ
プ、１３は論理反転回路１４及び１５は論理和回路、１
６はカウンタである。

【００６３】図１１の構成は、図６の構成における第二
のダイレクト・メモリ・アクセス制御部をカウンタに置
換したもので、その作用は図６の構成と全く同じであ
る。図１１の構成の、図６の構成に対する利点はデータ
比較装置の簡略化と低コスト化である。

【００６４】そして、図１、図２、図４、図６の構成に
おける第二のダイレクト・メモリ・アクセス制御部と、
図８乃至図１１の構成におけるカウンタは、アドレス指
定部であると認識できる。

【００６５】尚、上記の全ての構成は、第一のダイレク
ト・メモリ・アクセス制御部の制御によって通信制御部
から第一のメモリ又は第二のメモリにデータを転送する
時に主眼をおいたものである。実際には、アドレス指定
部（第二のダイレクト・メモリ・アクセス制御部又はカ
ウンタ）の制御で二のメモリからデータを読み出す時の
チップ・セレクト信号と上記構成に示したチップ・セレ
クト信号の論理和をとって二のメモリに供給する必要が
ある。これは当業者にとって容易なことであるので、図
面を簡略化して本発明の本質を理解しやすくするために
図示を省略した。

【００６６】

【発明の効果】以上詳述した如く、本発明により、通信
システム、電力システム、環境管理システム、防災シス
テム、道路維持管理システムなどの監視制御を行なうシ
ステムにおけるデータ比較装置を高速化すると共に、中
央処理部の処理負担を軽減することができる。

【００６７】従って、本発明は種々の監視制御システム
の高性能化に貢献できるものである。

【図面の簡単な説明】

【図１】本発明の第一の実施の形態。

【図２】本発明の第二の実施の形態。

【図３】図２の構成の通信制御部からメモリへの書き
込み時のタイムチャート。

【図４】本発明の第三の実施の形態。

【図５】図４の構成の通信制御部からメモリへの書き
込み時のタイムチャート。

【図６】本発明の第四の実施の形態。

【図７】図６の構成の通信制御部からメモリへの書き
込み時のタイムチャチャート。

【図８】本発明の第五の実施の形態。

【図９】本発明の第六の実施の形態。

【図１０】本発明の第七の実施の形態。

【図１１】本発明の第八の実施の形態。

【図１２】従来のデータ比較装置の構成

【符号の説明】

１中央処理部（処理部）２アドレス・バス３データ・バス４通信制御部５第一のダイレクト・メモリ・アクセス制御部（第一
のＤＭＡ制御部）６第一のメモリ７第二のダイレクト・メモリ・アクセス制御部（第二
のＤＭＡ制御部）８第二のメモリ９アドレス格納部１０データ比較部１１フリップ・フロップ１２トグル・フリップ・フロップ１３論理反転回路１４論理和回路１５論理和回路１６カウンタ２１中央処理部（処理部）２２アドレス・バス２３データ・バス２４通信制御部２５ダイレクト・メモリ・アクセス制御部（ＤＭＡ制
御部）２６メモリ

Claims

【特許請求の範囲】

【請求項１】収集したデータを第一のメモリ又は第二
のメモリに転送する第一のダイレクト・メモリ・アクセ
ス制御部と、該第一のメモリ及び該第二のメモリに共通
にアドレスを指定するアドレス指定部と、該第一のメモ
リ及び該第二のメモリから読み出したデータを比較する
データ比較部と、該データ比較部が二のデータを比較し
た結果が異なるアドレスを格納するアドレス格納部とを
備えることを特徴とするデータ比較装置。
【請求項２】請求項１記載のデータ比較装置におい
て、前記第一のメモリのチップ・セレクト端子にプラス
電源を接続し、パワー・オン・リセット信号をリセット
端子に受け、プラス電源をデータ端子に受け、前記第一
のダイレクト・メモリ・アクセス制御部が出力するダイ
レクト・メモリ・アクセス転送完了信号をクロック端子
に受け、反転出力を前記第二のメモリのチップ・セレク
ト端子に供給するフリップ・フロップを備えることを特
徴とするデータ比較装置。
【請求項３】請求項１記載のデータ比較装置におい
て、パワー・オン・リセット信号をリセット端子に受
け、前記第一のダイレクト・メモリ・アクセス制御部が
出力するダイレクト・メモリ・アクセス転送完了信号を
トグル端子に受け、出力を前記第二のメモリのチップ・
セレクト端子に供給するトグル・フリップ・フロップ
と、該トグル・フリップ・フロップの出力を受けて該出
力の反転信号を前記第一のメモリのチップ・セレクト端
子に供給する論理反転回路とを備えることを特徴とする
データ比較装置。
【請求項４】請求項１記載のデータ比較装置におい
て、パワー・オン・リセット信号をリセット端子に受
け、前記第一のダイレクト・メモリ・アクセス制御部が
出力するダイレクト・メモリ・アクセス転送完了信号を
クロック端子に受けるフリップ・フロップと、パワー・
オン・リセット信号をリセット端子に受け、前記第一の
ダイレクト・メモリ・アクセス制御部が出力するダイレ
クト・メモリ・アクセス転送完了信号をトグル端子に受
けるトグル・フリップ・フロップと、該トグル・フリッ
プ・フロップの出力を一方の入力端子に受け、該フリッ
プ・フロップの反転出力をもう一方の入力端子に受け、
出力を前記第一のメモリのチップ・セレクト端子に供給
する第一の論理和回路と、該トグル・フリップ・フロッ
プの出力を受ける論理反転回路と、該論理反転回路の出
力を一方の入力端子に受け、該フリップ・フロップの出
力をもう一方の入力端子に受けて、出力を前記第二のメ
モリのチップ・セレクト端子に供給する第二の論理和回
路とを備えることを特徴とするデータ比較装置。