JPH10261714A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】微細で高アスペクト比であって信頼性の高いコ
ンタクトを有する半導体装置の製造方法を提供する。 【解決手段】半導体基板１０上に形成した絶縁膜２５上
の第１導電層３２に第１コンタクトホールＣＨ１を開口
し、第１コンタクトホールＣＨ１の側壁に第２導電層３
３ａを形成して第１コンタクトホールＣＨ１の開口径を
狭め、第２導電層３３ａをマスクにして絶縁膜２５に第
２コンタクトホールＣＨ２を開口し、第１導電層３２と
第２導電層３３ａ上並びに連通する第２コンタクトホー
ルＣＨ２及び第１コンタクトホールＣＨ１内に第３導電
層３４を形成し、第３導電層３４の表面に形成された凹
部を平坦化層２６ａで埋め込み、コンタクトホールの内
部の導電層を残して、第３導電層の凹部の平坦化層２６
ａ、第１導電層３２、第２導電層３３ａ及び第３導電層
３４をエッチング除去する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に、微細な高アスペクト比のコンタクトを
有する半導体装置の製造方法に関する。

【０００２】

【従来の技術】近年のＶＬＳＩ等に見られるように半導
体装置の高集積化及び高性能化が進展するに伴い、半導
体装置の微細加工が必須の条件となってきている。半導
体装置を微細に加工するために、例えばトランジスタの
ゲート電極のゲート幅やＤＲＡＭなどでのキャパシタの
占有面積を狭める一方で、配線部も同様に微細に加工す
ることが必要になってきている。

【０００３】例えば、ＤＲＡＭ（Dynamic Random Acces
s Memory）においては、半導体デバイスにおけるプロセ
スドライバーとして、近年ますます微細化、大容量化が
進んでいる。ＤＲＡＭはスイッチング用のメタル−酸化
物−半導体積層体を有する電界効果型トランジスタ（Ｍ
ＯＳＦＥＴ）とメモリキャパシタとを有するメモリセル
構造を持っており、その高集積化に伴いメモリセルの縮
小化が図られ、メモリキャパシタの占有面積も縮小化し
ている。

【０００４】メモリキャパシタの占有面積を縮小するた
めに、その電極構造に対して様々な構造のものが開発さ
れている。従来は平面的な構造を持つプレーナ型が使用
されていたが、現在では記憶ノード電極を立体化して記
憶ノード電極の側壁面などを利用し、キャパシタの占有
面積は増加させずに記憶ノード電極の表面積を増加させ
て蓄積容量を増加させることができるスタック型及びト
レンチ型などが開発されている。

【０００５】上記のタイプの中で、スタック型はビット
線の下層にメモリキャパシタを有するＣＵＢ（capacito
r under bitline ）方式から、ビット線の上層にメモリ
キャパシタを有するＣＯＢ（capacitor over bitline）
方式へ開発が進んでいる。ＣＯＢのスタック型の場合、
ビット線よりも後にキャパシタを形成するため、セル領
域上に微細加工で決まる最大のキャパシタを形成するこ
とができる利点があり、例えばシリンダ型やフィン型な
どの様々なタイプが開発されている。

【０００６】上記のようなＣＯＢ方式のメモリキャパシ
タを有する半導体装置は、ゲート電極やビット線などの
上層にキャパシタを形成する。従って、メモリキャパシ
タの記憶ノードコンタクトはゲート電極やビット線のな
どを被覆した膜厚の厚い層間絶縁膜に対して形成するた
めに、高アスペクト比のコンタクトホールを開口する必
要がある。さらに、半導体装置の集積度を高めるために
はメモリキャパシタ占有面積の縮小化のほかコンタクト
などの配線部も微細化することが重要となっており、高
アスペクト比のコンタクトホールを開口する技術が益々
重要になってきている。

【０００７】上記のように高アスペクト比の微細なコン
タクトホールを開口する技術として、コンタクトホール
を開口するためのマスクとなる層をコンタクトホールの
内壁にサイドウォールを形成し、コンタクトホールの径
を狭めて開口する方法が開発されてきている。以下に、
上記のコンタクトホールの径を狭めて開口する方法につ
いて図面を参照して説明する。

【０００８】まず、図５（ａ）に示すように、半導体基
板１０上に、ＬＯＣＯＳ法などにより素子分離絶縁膜２
１を形成した後、トランジスタの活性領域の形成やパン
チスルー耐圧の改良のためのイオン注入を行う。活性領
域に対して熱酸化法などによりゲート絶縁膜２２を形成
し、その上層に例えばポリシリコン及びタングステンシ
リサイドをそれぞれＣＶＤ法により堆積させ、例えばゲ
ート幅０．３５μｍのゲート電極様にパターニングして
ポリシリコンゲート３１ａ及びシリサイドゲート３１ｂ
からなるポリサイドのゲート電極３１を形成する。次
に、ゲート電極３１をマスクにしてイオン注入を行い、
ソース・ドレイン拡散層１１を形成し、電界効果型トラ
ンジスタを形成する。次に、ゲート電極３１を被覆して
全面に例えば酸化シリコンをＣＶＤ法により堆積させ、
ゲート被覆絶縁膜２３を形成し、さらにその上層に全面
に例えば窒化シリコンをＣＶＤ法により堆積させ、エッ
チングストッパ層２４を形成する。

【０００９】次に、図５（ｂ）に示すように、エッチン
グストッパ層２４の上層に例えば酸化シリコンをＣＶＤ
法によって堆積させ、リフローあるいはエッチバックな
どにより平坦化して層間絶縁膜２５を形成する。その上
層に、例えばポリシリコンをＣＶＤ法で堆積させて第１
導電層３２を形成する。

【００１０】次に、図５（ｃ）に示すように、第１導電
層３２の上層にレジスト膜を例えば径０．３μｍにパタ
ーニングし、ＲＩＥ（反応性イオンエッチング）などの
エッチングを行い、第１導電層３２を貫通し、層間絶縁
膜２５の上方にまで開口する第１コンタクトホールＣＨ
１を開口する。この時、エッチングストッパ２４の上面
の一部が露出したところでエッチングを停止する。

【００１１】次に、図６（ｄ）に示すように、例えばポ
リシリコンをＣＶＤ法により第１導電層３２の上層及び
第１コンタクトホールＣＨ１内を全面に被覆して例えば
膜厚１１０ｎｍで堆積させ、第２導電層３３を形成す
る。

【００１２】次に、図６（ｅ）に示すように、ＲＩＥな
どのエッチングにより、第１コンタクトホールＣＨ１の
側壁部に残すように第２導電層３３をエッチングして、
サイドウォールの第２導電層３３ａを形成する。

【００１３】次に、図６（ｆ）に示すように、例えばＥ
ＣＲ（Electron Cyclotron Resonance）タイプのプラズ
マエッチング装置にて、層間絶縁膜２５を貫通して半導
体基板１０を露出させる第２コンタクトホールＣＨ２を
開口する。この時の第２コンタクトホールＣＨ２の開口
径は例えば０．１μｍ程度であり、サイドウォールの第
２導電層３３ａの形成によってエッチングマスクの径を
狭めたことにより、微細なコンタクトホールを形成でき
る。

【００１４】次に、図７（ｇ）に示すように、例えばポ
リシリコンをＣＶＤ法により第１導電層３２及びサイド
ウォールの第２導電層３３ａの上層及び連通する第２コ
ンタクトホール及び第１コンタクトホール内に全面に堆
積させ、第３導電層３４を形成する。

【００１５】以降の工程としては、例えばＲＩＥなどの
エッチングにより全面にエッチバックを行い、コンタク
トホールの外部の導電層を除去して、コンタクトホール
内にサイドウォールの第２導電層３３ａ及び第３導電層
３４ａからなる埋め込み配線層３５を形成する。

【００１６】

【発明が解決しようとする課題】しかしながら、上記の
コンタクトホール内壁にサイドウォールを形成し、コン
タクトホールの径を狭めて開口して埋め込み配線層を形
成する方法を用いてコンタクトを形成する場合、図７
（ｇ）に示すように、コンタクトホールの上部において
第３導電層３４に凹みが生じていることから、ＲＩＥな
どのエッチングにより全面にエッチバックを行い、コン
タクトホールの外部の導電層を除去したときに、図７
（ｈ）に示すように埋め込み配線層３５のコンタクトホ
ールの上部に凹みがそのまま残り、プラグロスを生じて
しまう。特に、図７（ｈ）に示すようなコンタクトホー
ルの上部の開口径が広がった形状のコンタクトホールに
おいては、プラグロスが顕著に現れる。

【００１７】上記のプラグロスが生じる様子を図８で説
明する。図８（ａ）に示すように、層間絶縁膜２７に開
口したコンタクトホール中に埋め込み導電層３６を形成
すると、コンタクトホールの上部において凹みＨが生じ
る。次にエッチバックしてコンタクトホールの外部の導
電層を除去すると、図８（ｂ）に示すように、凹みＨが
そのまま残ってしまい、プラグロスＰＬが生じる。プラ
グロスＰＬの生じた埋め込み配線層３６ａの上層にさら
に上層配線３７ａを形成すると、図８（ｃ）に示すよう
に、コンタクトの形状が悪化し、プラグロスＰＬの存在
によって配線が不安定となり十分な接続ができないな
ど、コンタクト不良が発生し、配線の信頼性が大きく低
下する。また、上層の平坦化にも悪影響を与える。

【００１８】また、図７（ｈ）に示すように、上記のプ
ラグロスを抑制するためにオーバーエッチング量を小さ
くすると、エッチングの均一性の問題からコンタクトホ
ール開口部以外の部分にも短絡の原因となるような導電
層材料が残されて、残存導電体３４ｂを形成してしまう
という問題が生じる。

【００１９】本発明は上記の問題点に鑑みてなされたも
のであり、従って、本発明の目的は、コンタクトホール
内壁にサイドウォールを形成し、コンタクトホールの径
を狭めて開口して埋め込み配線層を形成する方法を用
い、プラグロスが抑制され、また、コンタクトホール開
口部以外の部分に短絡の原因となるような導電層材料が
残されていない、微細で高アスペクト比であって信頼性
の高いコンタクトを有する半導体装置の製造方法を提供
することである。

【００２０】

【課題を解決するための手段】上記の目的を達成するた
め、本発明の半導体装置の製造方法は、半導体基板上に
絶縁膜を形成する工程と、前記絶縁膜上に第１導電層を
形成する工程と、前記第１導電層に第１コンタクトホー
ルを開口する工程と、前記第１コンタクトホールの側壁
に第２導電層を形成し、前記第１コンタクトホールの開
口径を狭める工程と、前記第２導電層をマスクにして前
記絶縁膜に第２コンタクトホールを開口する工程と、前
記第１導電層と前記第２導電層上並びに連通する前記第
２コンタクトホール及び前記第１コンタクトホール内に
第３導電層を形成する工程と、前記第３導電層の表面に
形成された凹部を埋め込んで第３導電層の上層に平坦化
層を形成する工程と、前記第３導電層の表面の凹部に埋
め込まれた平坦化層を残して前記平坦化層を除去し、第
３導電層の表面を平坦化する工程と、前記第１コンタク
トホール及び前記第２コンタクトホールの内部の導電層
を残して、前記凹部に残した平坦化層、前記第１導電
層、前記第２導電層及び前記第３導電層をエッチング除
去する工程とを有する。

【００２１】上記の本発明の半導体装置の製造方法は、
第３導電層の上層に平坦化層を設けて、コンタクトホー
ルの上方の第３導電層の表面に生じた凹み部分を平坦化
層で埋め込むことで、エッチバックしてコンタクトホー
ルの外部の導電層を除去する際に凹みがそのまま残りプ
ラグロスが生じることを抑制することができる。この場
合、第３導電層と平坦化層が同等のエッチング選択比を
有するようなエッチング条件とすることで同時にエッチ
ング除去することが可能となり、第３導電層の表面に生
じた凹み部分からのエッチングが先行してプラグロスを
生じたり、第３導電層の表面に生じた凹み部分に形成し
た平坦化層が残ってしまってコンタクトホールの外部の
導電層を除去できないということはない。また、コンタ
クトホールの外部の導電層を除去するときに、コンタク
トホール開口部以外の部分に短絡の原因となるような導
電層材料が残されるのを回避するために十分なオーバー
エッチングを施してもプラグロスを悪化させない。

【００２２】上記の半導体装置の製造方法は、好適に
は、前記平坦化層をＳＯＧ（Spin OnGlass ）により形
成する。ＳＯＧを塗布することによりコンタクトホール
の上方の第３導電層の表面に生じた凹み部分を埋め込む
ことができ、平坦な面を有する平坦化層を形成すること
が可能となる。

【００２３】上記の半導体装置の製造方法は、好適に
は、前記平坦化層をレジスト膜により形成する。レジス
ト膜を塗布することによりコンタクトホールの上方の第
３導電層の表面に生じた凹み部分を埋め込むことがで
き、平坦な面を有する平坦化層を形成することが可能と
なる。

【００２４】さらに、上記の目的を達成するため、本発
明の半導体装置の製造方法は、半導体基板上に絶縁膜を
形成する工程と、前記絶縁膜上に第１導電層を形成する
工程と、前記第１導電層を貫通して前記絶縁膜の上方に
達する第１コンタクトホールを開口する工程と、前記第
１コンタクトホールの側壁に第２導電層を形成し、前記
第１コンタクトホールの開口径を狭める工程と、前記第
２導電層をマスクにして前記絶縁膜に第２コンタクトホ
ールを開口する工程と、前記第１導電層と前記第２導電
層上並びに連通する前記第２コンタクトホール及び前記
第１コンタクトホール内に第３導電層を形成する工程
と、前記第３導電層の表面に形成された凹部を埋め込ん
で第３導電層の上層に平坦化層を形成する工程と、前記
第３導電層の表面の凹部に埋め込まれた平坦化層を残し
て前記平坦化層を除去し、第３導電層の表面を平坦化す
る工程と、前記第１コンタクトホール及び前記第２コン
タクトホールの内部の導電層を残して、前記凹部に残し
た平坦化層、前記第１導電層、前記第２導電層及び前記
第３導電層をエッチング除去する工程とを有する。

【００２５】上記の本発明の半導体装置の製造方法は、
第１導電層を貫通し、絶縁膜の上方に達する第１コンタ
クトホールを形成していることから、第２コンタクトホ
ールを開口して形成される最終的なコンタクトホールは
下部に比べて上部の径が大きくなり、従来のコンタクト
の形成方法によればプラグロスが顕著に現れる形状とな
る。しかし、本発明によればこのような形状のコンタク
トにおいても、コンタクトホールの上方の第３導電層の
表面に生じた凹み部分を平坦化層で埋め込むことで、エ
ッチバックしてコンタクトホールの外部の導電層を除去
するときに凹みがそのまま残りプラグロスが生じること
を抑制することができる。また、コンタクトホール開口
部以外の部分に短絡の原因となるような導電層材料が残
されるのを回避するために十分なオーバーエッチングを
施してもプラグロスを悪化させない。

【００２６】上記の半導体装置の製造方法は、好適に
は、前記平坦化層をＳＯＧあるいはレジスト膜により形
成する。ＳＯＧあるいはレジスト膜により平坦化するこ
とでコンタクトホールの上方の第３導電層の表面に生じ
た凹み部分を埋め込むことができ、平坦な面を有する平
坦化層を形成することが可能となる。

【００２７】さらに、上記の目的を達成するため、本発
明の半導体装置の製造方法は、半導体基板上に絶縁膜を
形成する工程と、前記絶縁膜上に第１導電層を形成する
工程と、前記第１導電層に第１コンタクトホールを開口
する工程と、前記第１コンタクトホールの側壁に第２導
電層を形成し、前記第１コンタクトホールの開口径を狭
める工程と、前記第２導電層をマスクにして前記絶縁膜
に第２コンタクトホールを開口する工程と、前記第１導
電層と前記第２導電層上並びに連通する前記第２コンタ
クトホール及び前記第１コンタクトホール内に第３導電
層を形成する工程と、前記第３導電層の表面に形成され
た凹部を埋め込んで第３導電層の上層に平坦化層を形成
する工程と、前記第３導電層の表面の凹部に埋め込まれ
た平坦化層を残して前記平坦化層を除去し、第３導電層
の表面を平坦化する工程と、前記第３導電層を部分的に
エッチング除去する工程と、前記凹部に埋め込まれた平
坦化層をエッチング除去する工程と、前記第１コンタク
トホール及び前記第２コンタクトホールの内部の導電層
を残して、前記第１導電層、前記第２導電層及び前記第
３導電層をエッチング除去する工程とを有する。

【００２８】上記の本発明の半導体装置の製造方法は、
第３導電層と平坦化層のエッチング選択比に差があり、
両層を同等のエッチングレートでエッチングできない条
件であっても、まず第３導電層の一部をエッチング除去
し、そのあとで第３導電層の表面に生じた凹み部分の平
坦化層をエッチング除去することにより、コンタクトホ
ールの上方の第３導電層の表面に生じた凹みがそのまま
残りプラグロスが生じることを抑制することができる。
また、コンタクトホール開口部以外の部分に短絡の原因
となるような導電層材料が残されるのを回避するために
十分なオーバーエッチングを施してもプラグロスを悪化
させない。

【００２９】上記の半導体装置の製造方法は、好適に
は、前記平坦化層をＳＯＧあるいはレジスト膜により形
成する。ＳＯＧあるいはレジスト膜により平坦化するこ
とでコンタクトホールの上方の第３導電層の表面に生じ
た凹み部分を埋め込むことができ、平坦な面を有する平
坦化層を形成することが可能となる。

【００３０】

【発明の実施の形態】以下に、本発明の実施の形態につ
いて、図面を参照して説明する。

【００３１】本実施形態半導体装置の製造方法により製
造した半導体装置の断面図を図１に示す。半導体基板１
０上にＬＯＣＯＳなどの素子分離絶縁膜２１で区切られ
た活性領域があり、ゲート絶縁膜２２を介してポリシリ
コンゲート３１ａ及びタングステンシリサイドゲート３
１ｂからなるポリサイドのゲート電極３１が形成されて
いる。ゲート電極３１の側部の半導体基板１０中にはソ
ース・ドレイン拡散層１１が形成されており、電界効果
型トランジスタを形成する。ゲート電極３１を被覆して
例えば酸化シリコンからなるゲート被覆絶縁膜２３及び
窒化シリコンからなるエッチングストッパ層２４が形成
されており、その上層に例えば酸化シリコンからなる層
間絶縁膜２５が形成されている。層間絶縁膜２５中には
半導体基板１０に達するコンタクトホールが開口されて
おり、コンタクトホール内にサイドウォールの第２導電
層３３ａ及び第３導電層３４ａからなる埋め込み配線層
３５が埋め込まれている。

【００３２】かかる半導体装置は、コンタクトホール内
に形成された埋め込み配線層のプラグロスが抑制され、
コンタクトホールの開口部以外の部分に導電層材料が残
されていない、微細で高アスペクト比であって、配線の
信頼性を確保したコンタクトを有する半導体装置であ
る。

【００３３】上記の半導体装置の製造方法について、以
下に図面を参照して説明する。

【００３４】まず、図２（ａ）に示すように、半導体基
板１０上に、ＬＯＣＯＳ法などによりの素子分離絶縁膜
２１を形成した後、トランジスタの活性領域の形成やパ
ンチスルー耐圧の改良のためのイオン注入を行う。活性
領域に対して熱酸化などによりゲート絶縁膜２２を形成
し、その上層に例えばポリシリコン及びタングステンシ
リサイドをそれぞれＣＶＤ法により堆積させ、例えばゲ
ート幅０．３５μｍのゲート電極様にパターニングして
ポリシリコンゲート３１ａ及びシリサイドゲート３１ｂ
からなるポリサイドのゲート電極３１を形成する。次
に、ゲート電極３１をマスクにしてイオン注入を行い、
ソース・ドレイン拡散層１１を形成し、電界効果型トラ
ンジスタを形成する。次に、ゲート電極３１を被覆して
全面に例えば酸化シリコンをＣＶＤ法により堆積させ、
ゲート被覆絶縁膜２３を形成し、さらにその上層に全面
に例えば窒化シリコンをＣＶＤ法により堆積させ、エッ
チングストッパ層２４を形成する。

【００３５】次に、図２（ｂ）に示すように、エッチン
グストッパ層２４の上層に例えば酸化シリコンをＣＶＤ
法によって堆積させ、リフローあるいはエッチバックな
どにより平坦化して層間絶縁膜２５を形成する。その上
層に、例えばポリシリコンをＣＶＤ法で堆積させて第１
導電層３２を形成する。

【００３６】次に、図２（ｃ）に示すように、第１導電
層３２の上層にレジスト膜を例えば径０．３μｍにパタ
ーニングし、ＲＩＥ（反応性イオンエッチング）などの
エッチングを行い、第１導電層３２を貫通し、層間絶縁
膜２５の上方にまで達する第１コンタクトホールＣＨ１
を開口する。この時、エッチングストッパ２４の上面の
一部が露出したところでエッチングを停止する。

【００３７】次に、図３（ｄ）に示すように、例えばポ
リシリコンをＣＶＤ法により第１導電層３２及び第１コ
ンタクトホールＣＨ１内を全面に被覆して１１０ｎｍの
膜厚で堆積させ、第２導電層３３を形成する。

【００３８】次に、図３（ｅ）に示すように、ＲＩＥな
どのエッチングにより、第１コンタクトホールＣＨ１の
側壁部分を残すように第２導電層３３をエッチングし
て、サイドウォールの第２導電層３３ａを形成する。こ
れにより、第１コンタクトホールの開口径を約０．１μ
ｍに狭めることができる。

【００３９】次に、図３（ｆ）に示すように、例えばＥ
ＣＲ（Electron Cyclotron Resonance）タイプのプラズ
マエッチング装置にて、層間絶縁膜２５を貫通して半導
体基板１０を露出させる第２コンタクトホールＣＨ２を
開口する。この時の第２コンタクトホールＣＨ２の開口
径は例えば０．１μｍ程度であり、サイドウォールの第
２導電層３３ａをコンタクトホール開口のマスクとした
ことにより、微細なコンタクトホールを形成できる。

【００４０】次に、図４（ｇ）に示すように、例えばポ
リシリコンをＣＶＤ法により第１導電層３２及びサイド
ウォールの第２導電層３３ａの上層、及び連通する第２
コンタクトホールＣＨ２及び第１コンタクトホール内を
埋め込み、全面に堆積させ、第３導電層３４を形成す
る。このとき、コンタクトホールの上部の第３導電層３
４の表面には凹みが生じている。

【００４１】次に、図４（ｈ）に示すように、第３導電
層３４の上層に例えばＳＯＧ（SpinOn Glass ）を全面
に塗布して、平坦化膜２６を形成する。このとき、ＳＯ
Ｇが液状であることからコンタクトホールの上部の第３
導電層表面上に形成されている凹みにも均一にＳＯＧが
入り込み、凹凸が均され、凹みのない平坦な面を有する
平坦化膜２６を形成することができる。

【００４２】次に、図４（ｉ）に示すように、第３導電
層３４が露出するまでエッチバックを行うことにより、
コンタクトホールの上部の凹み部分２６ａのみにＳＯＧ
を残してそれ以外の平坦化膜２６を除去する。

【００４３】次に、例えばＲＩＥなどのエッチングによ
り全面にエッチバックを行い、コンタクトホールの外部
の導電層を除去して、コンタクトホール内にサイドウォ
ールの第２導電層３３ａ及び第３導電層３４ａからなる
埋め込み配線層３５を形成することで、図１に示す半導
体装置を形成する。このとき、第１〜第３導電層などを
構成するポリシリコンと第３導電層の凹み部分の平坦化
膜２６ａを構成するＳＯＧのエッチング選択比がほぼ同
一となるエッチング条件を選択することで、コンタクト
ホールの上部において平坦化したプラグロスの抑制され
た埋め込み配線層３５を形成することができる。

【００４４】上記の第１〜第３導電層３２、３３ａ、３
４のポリシリコンと第３導電層の凹み部分の平坦化膜２
６ａのＳＯＧとのエッチング選択比がほぼ同一となるエ
ッチング条件を選択しない場合においては、図４（ｉ）
に示す工程からまずポリシリコンなどからなる第３導電
層３４の一部を部分的にエッチング除去し、その後でＳ
ＯＧなどからなる第３導電層の凹み部分の平坦化膜２６
ａをエッチング除去することにより同様の効果を得るこ
とができる。

【００４５】以降の工程としては、第２の層間絶縁膜を
形成し、さらに平坦化されたコンタクトの上層にコンタ
クトを積層させることができる。

【００４６】以上で、図１に示すように、プラグロスが
抑制され、さらにコンタクトホール開口部以外の部分に
導電層材料が残されていない、微細で高アスペクト比で
あって、配線の信頼性を確保したコンタクトを形成する
ことができる。上記のコンタクトは、ＳＯＧのような液
体を塗布することにより従来からの問題点を解決できる
ため、低製造コストで実現することができる。

【００４７】本発明は、ＤＲＡＭなどのＭＯＳトランジ
スタ系の半導体装置や、バイポーラ系の半導体装置、あ
るいはＡ／Ｄコンバータなど、コンタクトホールを有す
る半導体装置であればなんでも適用できる。装置の微細
化、縮小化、小型化が進められた半導体装置に、微細で
高アスペクト比であって信頼性の高いコンタクトによる
接合を提供することができる。

【００４８】本発明は、上記の実施の形態に限定されな
い。例えば、第３導電層に生じた凹み部分を埋めるのに
ＳＯＧを使用しているが、レジスト膜を使用することも
できる。その他、通常の状態で液状であるか液状化する
ことが可能であって第３導電層に生じた凹み部分を埋め
ることができる材料を使用することができる。第１コン
タクトホールの開口工程において、第１導電層３２を貫
通し、層間絶縁膜２５の上方にまで達するエッチングし
て開口部を設けているが、第１コンタクトホールは第１
導電層３２を貫通させて層間絶縁膜２５の表面を露出さ
せたところで止めてもよく、また、第１導電層３２を貫
通する前に止めてもよい。第１〜第３導電層はそれぞれ
多層構成とすることができる。また、エッチングストッ
パ膜で第２コンタクトホールの開口を一度停止し、改め
て第２コンタクトホールの開口を行う自己整合的コンタ
クトの開口技術を組み合わせることもできる。その他、
本発明の要旨を逸脱しない範囲で種々の変更を行うこと
ができる。

【００４９】

【発明の効果】本発明によれば、コンタクトホール内壁
にサイドウォールを形成し、コンタクトホールの径を狭
めて開口して埋め込み配線層を形成する方法を用い、プ
ラグロスが抑制され、また、コンタクトホール開口部以
外の部分に短絡の原因となるような導電層材料が残され
ていない、微細で高アスペクト比であって信頼性の高い
コンタクトを有する半導体装置を製造することができ
る。

【図面の簡単な説明】

【図１】図１は本発明の半導体装置の製造方法により製
造した半導体装置の断面図である。

【図２】図２は本発明の半導体装置の製造方法の製造工
程を示す断面図であり、（ａ）エッチングストッパ層の
形成工程まで、（ｂ）は第１導電層の形成工程まで、
（ｃ）は第１コンタクトホールの開口工程までを示す。

【図３】図３は図２の続きの工程を示し、（ｄ）は第２
導電層の形成工程まで、（ｅ）はサイドウォールの第２
導電層の形成工程まで、（ｆ）は第２コンタクトホール
の開口工程までを示す。

【図４】図４は図３の続きの工程を示し、（ｇ）は第３
導電層の形成工程まで、（ｈ）は平坦化膜の形成工程ま
で、（ｉ）は平坦化膜のエッチング工程までを示す。

【図５】図５は従来例の半導体装置の製造方法の製造工
程を示す断面図であり、（ａ）エッチングストッパ層の
形成工程まで、（ｂ）は第１導電層の形成工程まで、
（ｃ）は第１コンタクトホールの開口工程までを示す。

【図６】図６は図５の続きの工程を示し、（ｄ）は第２
導電層の形成工程まで、（ｅ）はサイドウォールの第２
導電層の形成工程まで、（ｆ）は第２コンタクトホール
の開口工程までを示す。

【図７】図７は図６の続きの工程を示し、（ｇ）は第３
導電層の形成工程まで、（ｈ）はエッチングによる埋め
込み配線層の形成工程までを示す。

【図８】図８は従来例によるプラグロスの形成を模式的
に説明するための図であり、（ａ）は埋め込み配線層の
形成工程まで、（ｂ）は埋め込み配線層のエッチバック
工程まで、（ｃ）は上層配線の形成工程までを示す。

【符号の説明】

１０…半導体基板、１１…ソース・ドレイン拡散層、２
１…素子分離絶縁膜、２２……ゲート絶縁膜、２３…ゲ
ート被覆絶縁膜、２４…エッチングストッパ膜、２５…
層間絶縁膜、２６…平坦化膜、２６ａ…第３導電層の凹
み部分の平坦化膜、２７、２８…絶縁膜、３１…ゲート
電極、３２…第１導電層、３３、３３ａ…第２導電層、
３４…第３導電層、３５…埋め込み配線層、３６、３６
ａ…埋め込み配線層、３７ａ…上層配線、ＣＨ１、ＣＨ
２…コンタクトホール、Ｈ…凹み、ＰＬ…プラグロス。

Claims (9)

【特許請求の範囲】
1. 【請求項１】半導体基板上に絶縁膜を形成する工程と、 前記絶縁膜上に第１導電層を形成する工程と、 前記第１導電層に第１コンタクトホールを開口する工程
   と、 前記第１コンタクトホールの側壁に第２導電層を形成
   し、前記第１コンタクトホールの開口径を狭める工程
   と、 前記第２導電層をマスクにして前記絶縁膜に第２コンタ
   クトホールを開口する工程と、 前記第１導電層と前記第２導電層上並びに連通する前記
   第２コンタクトホール及び前記第１コンタクトホール内
   に第３導電層を形成する工程と、 前記第３導電層の表面に形成された凹部を埋め込んで第
   ３導電層の上層に平坦化層を形成する工程と、 前記第３導電層の表面の凹部に埋め込まれた平坦化層を
   残して前記平坦化層を除去し、第３導電層の表面を平坦
   化する工程と、 前記第１コンタクトホール及び前記第２コンタクトホー
   ルの内部の導電層を残して、前記凹部に残した平坦化
   層、前記第１導電層、前記第２導電層及び前記第３導電
   層をエッチング除去する工程とを有する半導体装置の製
   造方法。
2. 【請求項２】前記平坦化層をＳＯＧにより形成する請求
   項１記載の半導体装置の製造方法。
3. 【請求項３】前記平坦化層をレジスト膜により形成する
   請求項１記載の半導体装置の製造方法。
4. 【請求項４】半導体基板上に絶縁膜を形成する工程と、 前記絶縁膜上に第１導電層を形成する工程と、 前記第１導電層を貫通して前記絶縁膜の上方に達する第
   １コンタクトホールを開口する工程と、 前記第１コンタクトホールの側壁に第２導電層を形成
   し、前記第１コンタクトホールの開口径を狭める工程
   と、 前記第２導電層をマスクにして前記絶縁膜に第２コンタ
   クトホールを開口する工程と、 前記第１導電層と前記第２導電層上並びに連通する前記
   第２コンタクトホール及び前記第１コンタクトホール内
   に第３導電層を形成する工程と、 前記第３導電層の表面に形成された凹部を埋め込んで第
   ３導電層の上層に平坦化層を形成する工程と、 前記第３導電層の表面の凹部に埋め込まれた平坦化層を
   残して前記平坦化層を除去し、第３導電層の表面を平坦
   化する工程と、 前記第１コンタクトホール及び前記第２コンタクトホー
   ルの内部の導電層を残して、前記凹部に残した平坦化
   層、前記第１導電層、前記第２導電層及び前記第３導電
   層をエッチング除去する工程とを有する半導体装置の製
   造方法。
5. 【請求項５】前記平坦化層をＳＯＧにより形成する請求
   項４記載の半導体装置の製造方法。
6. 【請求項６】前記平坦化層をレジスト膜により形成する
   請求項４記載の半導体装置の製造方法。
7. 【請求項７】半導体基板上に絶縁膜を形成する工程と、 前記絶縁膜上に第１導電層を形成する工程と、 前記第１導電層に第１コンタクトホールを開口する工程
   と、 前記第１コンタクトホールの側壁に第２導電層を形成
   し、前記第１コンタクトホールの開口径を狭める工程
   と、 前記第２導電層をマスクにして前記絶縁膜に第２コンタ
   クトホールを開口する工程と、 前記第１導電層と前記第２導電層上並びに連通する前記
   第２コンタクトホール及び前記第１コンタクトホール内
   に第３導電層を形成する工程と、 前記第３導電層の表面に形成された凹部を埋め込んで第
   ３導電層の上層に平坦化層を形成する工程と、 前記第３導電層の表面の凹部に埋め込まれた平坦化層を
   残して前記平坦化層を除去し、第３導電層の表面を平坦
   化する工程と、 前記第３導電層を部分的にエッチング除去する工程と、 前記凹部に埋め込まれた平坦化層をエッチング除去する
   工程と、 前記第１コンタクトホール及び前記第２コンタクトホー
   ルの内部の導電層を残して、前記第１導電層、前記第２
   導電層及び前記第３導電層をエッチング除去する工程と
   を有する半導体装置の製造方法。
8. 【請求項８】前記平坦化層をＳＯＧにより形成する請求
   項７記載の半導体装置の製造方法。
9. 【請求項９】前記平坦化層をレジスト膜により形成する
   請求項７記載の半導体装置の製造方法。