JPH10261960A - アナログ・デジタル変換器における歪み低減方法および装置 - Google Patents
アナログ・デジタル変換器における歪み低減方法および装置Info
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- JPH10261960A JPH10261960A JP10024179A JP2417998A JPH10261960A JP H10261960 A JPH10261960 A JP H10261960A JP 10024179 A JP10024179 A JP 10024179A JP 2417998 A JP2417998 A JP 2417998A JP H10261960 A JPH10261960 A JP H10261960A
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
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-
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-
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Abstract
(57)【要約】
【課題】電子回路、特に、アナログ・デジタル変換器の
部品間におけるコヒーレント妨害を低減することのでき
る方法および装置を提供する。 【解決手段】本発明の一実施例によれば、送信器におい
て、ＡＤＣによって発生された生デジタル出力信号と一
連の擬似ランダム数とがＸＯＲ演算され、符号化出力信
号が発生される。これにより、アナログ入力信号と符号
化出力信号との間における相関が除去される。符号化出
力信号とアナログ入力信号との間のコヒーレンスが防止
され、アナログ入力信号に対するクロストークの影響が
軽減される。受信器において、もとの生デジタル出力信
号を再生するため、符号化出力信号と一連の擬似ランダ
ム数との間で第２のＸＯＲ演算が施される。
部品間におけるコヒーレント妨害を低減することのでき
る方法および装置を提供する。 【解決手段】本発明の一実施例によれば、送信器におい
て、ＡＤＣによって発生された生デジタル出力信号と一
連の擬似ランダム数とがＸＯＲ演算され、符号化出力信
号が発生される。これにより、アナログ入力信号と符号
化出力信号との間における相関が除去される。符号化出
力信号とアナログ入力信号との間のコヒーレンスが防止
され、アナログ入力信号に対するクロストークの影響が
軽減される。受信器において、もとの生デジタル出力信
号を再生するため、符号化出力信号と一連の擬似ランダ
ム数との間で第２のＸＯＲ演算が施される。
Description
【０００１】
【産業上の利用分野】本発明は、電子回路に関するもの
である。とりわけ、本発明は、同じ回路の部品間におけ
るコヒーレント妨害の低減に関するものである。
である。とりわけ、本発明は、同じ回路の部品間におけ
るコヒーレント妨害の低減に関するものである。
【０００２】
【従来の技術】混合信号システムは、アナログ信号とデ
ジタル信号の両方を含むシステムである。こうしたシス
テムは、２つの領域間に望ましくないクロストークを生
じる場合が多い。クロストークは、ある信号経路に別の
信号経路からの結合の結果として生じる望ましくないノ
イズと定義される。
ジタル信号の両方を含むシステムである。こうしたシス
テムは、２つの領域間に望ましくないクロストークを生
じる場合が多い。クロストークは、ある信号経路に別の
信号経路からの結合の結果として生じる望ましくないノ
イズと定義される。
【０００３】アナログ・デジタル変換器（ＡＤＣ）が、
クロストーク妨害を受ける混合信号システムの一例であ
る。ＡＤＣの場合、出力は、アナログ入力信号のデジタ
ル表現であり、従って、極めて関連性が密接である。生
デジタル出力信号には、アナログ入力信号を妨害する可
能性のある周波数成分が含まれている。生デジタル出力
信号からアナログ入力信号へのクロストークは、従っ
て、スプリアス入力信号レベルを生じる可能性がある。
クロストーク妨害を受ける混合信号システムの一例であ
る。ＡＤＣの場合、出力は、アナログ入力信号のデジタ
ル表現であり、従って、極めて関連性が密接である。生
デジタル出力信号には、アナログ入力信号を妨害する可
能性のある周波数成分が含まれている。生デジタル出力
信号からアナログ入力信号へのクロストークは、従っ
て、スプリアス入力信号レベルを生じる可能性がある。
【０００４】こうしたシステムの場合、デジタル出力信
号は、一般に、大信号である。例えば、トランジスタ・
トランジスタ論理（ＴＴＬ）回路に、３ボルト（Ｖ）の
揺れが発生する可能性がある。エミッタ結合論理（ＥＣ
Ｌ）回路は、速度を速めるように設計されており、従っ
て、こうした大きい電圧の揺れは生じないが、遷移がか
なり速くなる。
号は、一般に、大信号である。例えば、トランジスタ・
トランジスタ論理（ＴＴＬ）回路に、３ボルト（Ｖ）の
揺れが発生する可能性がある。エミッタ結合論理（ＥＣ
Ｌ）回路は、速度を速めるように設計されており、従っ
て、こうした大きい電圧の揺れは生じないが、遷移がか
なり速くなる。
【０００５】さらに、デジタル出力信号は、通常、各ク
ロック・サイクル毎に、急激な遷移を生じる。こうした
急激な遷移には、より容易にアナログ入力信号に結合し
て戻る高周波内容が含まれている。極端な場合、結果生
じる結合によって、直流（ＤＣ）入力に対して振動を生
じるフィードバックが発生する。生じる結合がより弱い
場合には、フィードバックは振動を生じるほど大きくは
ならず、入力に多少の結合を生じ、入力信号の性質に応
じて、サンプル・レートの１／２またはさまざまな周波
数で、スプリアス信号として現れる。従って非線形性及
び低レベル・スプリアス出力が生じる。
ロック・サイクル毎に、急激な遷移を生じる。こうした
急激な遷移には、より容易にアナログ入力信号に結合し
て戻る高周波内容が含まれている。極端な場合、結果生
じる結合によって、直流（ＤＣ）入力に対して振動を生
じるフィードバックが発生する。生じる結合がより弱い
場合には、フィードバックは振動を生じるほど大きくは
ならず、入力に多少の結合を生じ、入力信号の性質に応
じて、サンプル・レートの１／２またはさまざまな周波
数で、スプリアス信号として現れる。従って非線形性及
び低レベル・スプリアス出力が生じる。
【０００６】クロストークを最小限に抑えるための標準
的な方法には、シールド及び電源アイソレーション、ク
ロック・ディザリング、差動入力及び出力、デジタル遷
移の位相最適化、「受信器」の感度と「送信器」の電力
のいずれかを最小限に抑えるための信号レベル及びスル
ー・レートの調整が含まれる。こうした方法は、通常、
６０〜１００デシベル（ｄＢ）のアイソレーションには
十分である。例えば、Ｓｗａｎｓｏｎその他の米国特許
第５，５２８，２３９号「Ｌｏｗ ＮｏｉｓｅＴｒａｎ
ｓｍｉｓｓｉｏｎ ｏｆ Ｏｕｔｐｕｔ Ｄａｔａ Ｆ
ｒｏｍ Ｄｅｌｔａ−Ｓｉｇｍａ Ｍｏｄｕｌａｔｏ
ｒ」（１９９６年６月１８日）には、低レートデジタル
出力信号に関して１２０ｄＢを超える有効アイソレーシ
ョンを可能にする回路の記載がある。
的な方法には、シールド及び電源アイソレーション、ク
ロック・ディザリング、差動入力及び出力、デジタル遷
移の位相最適化、「受信器」の感度と「送信器」の電力
のいずれかを最小限に抑えるための信号レベル及びスル
ー・レートの調整が含まれる。こうした方法は、通常、
６０〜１００デシベル（ｄＢ）のアイソレーションには
十分である。例えば、Ｓｗａｎｓｏｎその他の米国特許
第５，５２８，２３９号「Ｌｏｗ ＮｏｉｓｅＴｒａｎ
ｓｍｉｓｓｉｏｎ ｏｆ Ｏｕｔｐｕｔ Ｄａｔａ Ｆ
ｒｏｍ Ｄｅｌｔａ−Ｓｉｇｍａ Ｍｏｄｕｌａｔｏ
ｒ」（１９９６年６月１８日）には、低レートデジタル
出力信号に関して１２０ｄＢを超える有効アイソレーシ
ョンを可能にする回路の記載がある。
【０００７】しかし、計装及び回路構成がより精密にな
ると、信号妨害の許容可能レベルが、相応じて低下す
る。極めて低いスプリアス信号レベルを必要とする用途
の場合、入力と出力の関係のため、アナログ・デジタル
変換時に発生するクロストーク、スプリアス信号、また
は、フィードバックは、リアルタイムでかなりの影響を
及ぼすことになる。しかし、先行技術のアイソレーショ
ン・レベルでは、デジタル出力信号の完全性を保つには
不十分である。さらに、装置がますます小型化するた
め、先行技術の方法が必要とするシールド及び回路構成
に適応するのに十分なスペースがなくなる可能性があ
る。
ると、信号妨害の許容可能レベルが、相応じて低下す
る。極めて低いスプリアス信号レベルを必要とする用途
の場合、入力と出力の関係のため、アナログ・デジタル
変換時に発生するクロストーク、スプリアス信号、また
は、フィードバックは、リアルタイムでかなりの影響を
及ぼすことになる。しかし、先行技術のアイソレーショ
ン・レベルでは、デジタル出力信号の完全性を保つには
不十分である。さらに、装置がますます小型化するた
め、先行技術の方法が必要とするシールド及び回路構成
に適応するのに十分なスペースがなくなる可能性があ
る。
【０００８】
【発明が解決しようとする課題】本発明の目的は、電子
回路の部品間におけるコヒーレント妨害を低減するため
のシステム及び方法を提供することにある。本発明のも
う１つの目的は、最小限の回路構成しか必要としないこ
うしたシステムを提供することにある。本発明のもう１
つの目的は、先行技術による方法に加えて、こうした回
路構成を利用することによって、クロストークをいっそ
う低減させることにある。
回路の部品間におけるコヒーレント妨害を低減するため
のシステム及び方法を提供することにある。本発明のも
う１つの目的は、最小限の回路構成しか必要としないこ
うしたシステムを提供することにある。本発明のもう１
つの目的は、先行技術による方法に加えて、こうした回
路構成を利用することによって、クロストークをいっそ
う低減させることにある。
【０００９】
【課題を解決するための手段】本発明によれば、アナロ
グ・デジタル変換器における歪みを防止するためのシス
テムが得られる。ＡＤＣの生デジタル出力信号と一連の
擬似ランダム数との間でＸＯＲを実施することにより、
符号化出力信号が発生される。これによって、アナログ
入力信号と符号化出力信号との間における相関が完全に
除去される。符号化出力信号とアナログ入力信号との間
のコヒーレンスが防止され、アナログ入力信号に対する
クロストークの影響が軽減される。受信器において逆Ｘ
ＯＲ演算を実施することによって、もとの生デジタル出
力信号を再生することが可能である。
グ・デジタル変換器における歪みを防止するためのシス
テムが得られる。ＡＤＣの生デジタル出力信号と一連の
擬似ランダム数との間でＸＯＲを実施することにより、
符号化出力信号が発生される。これによって、アナログ
入力信号と符号化出力信号との間における相関が完全に
除去される。符号化出力信号とアナログ入力信号との間
のコヒーレンスが防止され、アナログ入力信号に対する
クロストークの影響が軽減される。受信器において逆Ｘ
ＯＲ演算を実施することによって、もとの生デジタル出
力信号を再生することが可能である。
【００１０】本発明の第１の実施態様の場合、生デジタ
ル出力信号と１ビット擬似ランダム数とのＸＯＲ演算が
実施される。第２の実施態様の場合、Ｎビット擬似ラン
ダム数と生デジタル出力信号のＮビット・ワードとのＸ
ＯＲ演算が実施される。
ル出力信号と１ビット擬似ランダム数とのＸＯＲ演算が
実施される。第２の実施態様の場合、Ｎビット擬似ラン
ダム数と生デジタル出力信号のＮビット・ワードとのＸ
ＯＲ演算が実施される。
【００１１】送信器において、第１のＸＯＲに先行して
ＡＤＣによって発生したもとの生デジタル出力信号を、
受信器において再生するため、符号化出力信号と擬似ラ
ンダム数との間で第２のＸＯＲ演算が実施される。代替
案として、受信器における線形フィードバック・シフト
・レジスタと、擬似ランダム数を発生するために用いら
れる線形フィードバック・シフト・レジスタとの同期が
とられる。これによって、等しいシーケンスが生じ、信
号の復号化が可能になる。
ＡＤＣによって発生したもとの生デジタル出力信号を、
受信器において再生するため、符号化出力信号と擬似ラ
ンダム数との間で第２のＸＯＲ演算が実施される。代替
案として、受信器における線形フィードバック・シフト
・レジスタと、擬似ランダム数を発生するために用いら
れる線形フィードバック・シフト・レジスタとの同期が
とられる。これによって、等しいシーケンスが生じ、信
号の復号化が可能になる。
【００１２】本発明の第２の実施態様の場合、マスタ同
期回路が、擬似ランダム数発生器（ＰＲＮＧ）のそれぞ
れに対して、それらを同期させる信号を送り出す。この
信号は、単一同期信号、周期的信号、または、連続単一
信号である。
期回路が、擬似ランダム数発生器（ＰＲＮＧ）のそれぞ
れに対して、それらを同期させる信号を送り出す。この
信号は、単一同期信号、周期的信号、または、連続単一
信号である。
【００１３】中間デジタル・パイプライン処理を利用し
て、擬似ランダム数発生器からの復号化ビットまたはワ
ードを符号化出力信号に加えることも可能である。こう
した追加ビットまたはワードは、符号化出力信号と共に
記憶することが可能である。これらの追加ビットまたは
ワードを後で利用することによって、符号化出力信号か
ら生デジタル出力信号を発生することが可能である。
て、擬似ランダム数発生器からの復号化ビットまたはワ
ードを符号化出力信号に加えることも可能である。こう
した追加ビットまたはワードは、符号化出力信号と共に
記憶することが可能である。これらの追加ビットまたは
ワードを後で利用することによって、符号化出力信号か
ら生デジタル出力信号を発生することが可能である。
【００１４】
【実施例】本発明によれば、アナログ・デジタル変換器
における歪みを防止するためのシステムが得られる。生
デジタル出力信号の各ビットと、別の擬似ランダム・ビ
ットとをＸＯＲ演算することによって、符号化出力信号
が発生する。これによって、アナログ入力信号と生デジ
タル出力信号との間の相関が完全に除去される。生デジ
タル出力信号とアナログ入力信号との間のコヒーレンス
が防止され、アナログ入力信号に対するクロストークの
影響が軽減される。受信器において、逆ＸＯＲ演算を実
施することによって、もとの生デジタル出力信号が再生
される。
における歪みを防止するためのシステムが得られる。生
デジタル出力信号の各ビットと、別の擬似ランダム・ビ
ットとをＸＯＲ演算することによって、符号化出力信号
が発生する。これによって、アナログ入力信号と生デジ
タル出力信号との間の相関が完全に除去される。生デジ
タル出力信号とアナログ入力信号との間のコヒーレンス
が防止され、アナログ入力信号に対するクロストークの
影響が軽減される。受信器において、逆ＸＯＲ演算を実
施することによって、もとの生デジタル出力信号が再生
される。
【００１５】図１は、本発明の第１の望ましい実施態様
によるアナログ・デジタル変換器における歪みを防止す
るためのシステムの概略図である。この第１の実施態様
の場合、アナログ入力信号１２は、アナログ・デジタル
変換器（ＡＤＣ）１４に伝送される。さらに、ＡＤＣか
らのＮビットの生デジタル出力信号１６が、Ｎビット幅
のＸＯＲゲート１８に伝達される。
によるアナログ・デジタル変換器における歪みを防止す
るためのシステムの概略図である。この第１の実施態様
の場合、アナログ入力信号１２は、アナログ・デジタル
変換器（ＡＤＣ）１４に伝送される。さらに、ＡＤＣか
らのＮビットの生デジタル出力信号１６が、Ｎビット幅
のＸＯＲゲート１８に伝達される。
【００１６】擬似ランダム数発生器（ＰＲＮＧ）２２に
よって、擬似ランダム数（ＰＲＮ）のシーケンス２８が
生じ、これも、ＸＯＲゲートに伝達される。本発明の第
１の実施態様において、ＰＲＮシーケンスにおけるＰＲ
Ｎは、１ビットの擬似ランダム数である。ＡＤＣ及びＰ
ＲＮＧは、両方とも、クロック２０によって同期がとら
れる。ＸＯＲゲートは、生デジタル出力信号の各ビット
とＰＲＮＧによって発生されたＰＲＮシーケンスにおけ
る１ビットＰＲＮのそれぞれとの間においてＸＯＲ演算
を実施する。ＸＯＲゲート出力は、Ｎビット・ワードを
備えた符号化出力信号２４である。ＰＲＮＧによって発
生するＰＲＮとアナログ信号との相関がないものと仮定
されるので、符号化出力信号とアナログ入力信号の間に
おける一次コヒーレンスは防止される。
よって、擬似ランダム数（ＰＲＮ）のシーケンス２８が
生じ、これも、ＸＯＲゲートに伝達される。本発明の第
１の実施態様において、ＰＲＮシーケンスにおけるＰＲ
Ｎは、１ビットの擬似ランダム数である。ＡＤＣ及びＰ
ＲＮＧは、両方とも、クロック２０によって同期がとら
れる。ＸＯＲゲートは、生デジタル出力信号の各ビット
とＰＲＮＧによって発生されたＰＲＮシーケンスにおけ
る１ビットＰＲＮのそれぞれとの間においてＸＯＲ演算
を実施する。ＸＯＲゲート出力は、Ｎビット・ワードを
備えた符号化出力信号２４である。ＰＲＮＧによって発
生するＰＲＮとアナログ信号との相関がないものと仮定
されるので、符号化出力信号とアナログ入力信号の間に
おける一次コヒーレンスは防止される。
【００１７】受信器において１ビットＰＲＮのシーケン
ス２６を利用して、もとの生デジタル出力信号を再生す
ることが可能である。ＰＲＮのシーケンスは、該システ
ムを通るライン３４によって受信器に伝送される。これ
については、図２に関連してさらに詳細に述べることに
する。
ス２６を利用して、もとの生デジタル出力信号を再生す
ることが可能である。ＰＲＮのシーケンスは、該システ
ムを通るライン３４によって受信器に伝送される。これ
については、図２に関連してさらに詳細に述べることに
する。
【００１８】線形フィードバック・シフト・レジスタ
（ＬＦＳＲ）を擬似ランダム数発生器として利用するの
は、先行技術においては周知のところである。例えば、
Ｂａｒｔｚその他の米国特許第５，１８９，４１８号
「Ｄｉｔｈｅｒ Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ」
（１９９３年２月２３日）では、ＰＲＮＧを利用して、
ディザ数のシーケンスを発生する。しかし、擬似ランダ
ム数は、Ｋｎｕｔｈの「Ｔｈｅ Ａｒｔ ｏｆ Ｃｏｍ
ｐｕｔｅｒ Ｐｒｏｇｒａｍｍｉｎｇ」に記載のような
プログラミング技法を利用したコンピュータによる発生
を含めて、他の任意の適合する手段によって発生するこ
とが可能である。代替案として、ＡＤＣの生デジタル出
力信号と、おそらく熱雑音によって発生する擬似ランダ
ムビットとのＸＯＲ演算を実施することが可能である
（既に周知のテクノロジ）。擬似ランダム数を発生する
ための他の方法には、ＰＲＮ発生チップの利用が含まれ
ている。
（ＬＦＳＲ）を擬似ランダム数発生器として利用するの
は、先行技術においては周知のところである。例えば、
Ｂａｒｔｚその他の米国特許第５，１８９，４１８号
「Ｄｉｔｈｅｒ Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ」
（１９９３年２月２３日）では、ＰＲＮＧを利用して、
ディザ数のシーケンスを発生する。しかし、擬似ランダ
ム数は、Ｋｎｕｔｈの「Ｔｈｅ Ａｒｔ ｏｆ Ｃｏｍ
ｐｕｔｅｒ Ｐｒｏｇｒａｍｍｉｎｇ」に記載のような
プログラミング技法を利用したコンピュータによる発生
を含めて、他の任意の適合する手段によって発生するこ
とが可能である。代替案として、ＡＤＣの生デジタル出
力信号と、おそらく熱雑音によって発生する擬似ランダ
ムビットとのＸＯＲ演算を実施することが可能である
（既に周知のテクノロジ）。擬似ランダム数を発生する
ための他の方法には、ＰＲＮ発生チップの利用が含まれ
ている。
【００１９】同等に望ましい本発明の代替実施態様にお
いて、Ｎビット擬似ランダム数と生デジタル出力信号の
それぞれのＮビット・ワードとのＸＯＲ演算が実施され
る。ＮビットＰＲＮは、図１に関連して上述の１ビット
ＰＲＮと同様に発生する。生デジタル出力信号の各Ｎビ
ット・ワードとのＸＯＲ演算にＮビットＰＲＮを用いる
ことによって、符号化出力信号とアナログ入力信号との
間のコヒーレンスが完全に防止される。２次以上のコヒ
ーレンスが防止されるので、符号化出力信号は、完全に
ランダムに生じる。従って、ＮビットのＰＲＮを利用す
ると、１ビットＰＲＮを利用する場合に比べて多少符号
化が改善される。
いて、Ｎビット擬似ランダム数と生デジタル出力信号の
それぞれのＮビット・ワードとのＸＯＲ演算が実施され
る。ＮビットＰＲＮは、図１に関連して上述の１ビット
ＰＲＮと同様に発生する。生デジタル出力信号の各Ｎビ
ット・ワードとのＸＯＲ演算にＮビットＰＲＮを用いる
ことによって、符号化出力信号とアナログ入力信号との
間のコヒーレンスが完全に防止される。２次以上のコヒ
ーレンスが防止されるので、符号化出力信号は、完全に
ランダムに生じる。従って、ＮビットのＰＲＮを利用す
ると、１ビットＰＲＮを利用する場合に比べて多少符号
化が改善される。
【００２０】送信器において、もとのＸＯＲに先行して
ＡＤＣによって発生したもとの生デジタル出力信号を、
受信器において再生するため、符号化ＸＯＲ演算に用い
られる擬似ランダム数のシーケンスが、受信器に送ら
れ、別のＸＯＲ演算に用いられて、符号化出力信号の復
号化が行われる。図２は、本発明に従って、符号化出力
信号が復号化され、結果生じる生デジタル出力信号がア
ナログ信号に変換される、受信器３２の例の概略図であ
る。
ＡＤＣによって発生したもとの生デジタル出力信号を、
受信器において再生するため、符号化ＸＯＲ演算に用い
られる擬似ランダム数のシーケンスが、受信器に送ら
れ、別のＸＯＲ演算に用いられて、符号化出力信号の復
号化が行われる。図２は、本発明に従って、符号化出力
信号が復号化され、結果生じる生デジタル出力信号がア
ナログ信号に変換される、受信器３２の例の概略図であ
る。
【００２１】図２に示す受信器の場合、Ｎビット符号化
出力信号２４は、第２のＸＯＲゲート２９に送られる。
第１のＸＯＲゲートにおいて生デジタル出力信号の符号
化に利用済みのＰＲＮシーケンス２６が、該システムを
通るライン３４によって、第２のＸＯＲゲートに伝送さ
れる。符号化出力信号とＰＲＮシーケンスは、第２のＸ
ＯＲゲートに伝送する前に、データ記憶装置２７に記憶
される。次に、ＰＲＮシーケンスと符号化出力信号との
ＸＯＲ演算が実施されて、もとの生デジタル出力信号に
等しい信号３０が再生される。
出力信号２４は、第２のＸＯＲゲート２９に送られる。
第１のＸＯＲゲートにおいて生デジタル出力信号の符号
化に利用済みのＰＲＮシーケンス２６が、該システムを
通るライン３４によって、第２のＸＯＲゲートに伝送さ
れる。符号化出力信号とＰＲＮシーケンスは、第２のＸ
ＯＲゲートに伝送する前に、データ記憶装置２７に記憶
される。次に、ＰＲＮシーケンスと符号化出力信号との
ＸＯＲ演算が実施されて、もとの生デジタル出力信号に
等しい信号３０が再生される。
【００２２】本発明のもう１つの実施態様では、複数擬
似ランダム数発生器を利用して、送信器及び受信器にお
いて同じＰＲＮシーケンスを発生する。図３は、本発明
の同様に望ましい第２の実施態様に従って、アナログ・
デジタル変換器における歪みを防止するためのシステム
４０を示す概略図である。送信器及び受信器に、それぞ
れ、同じ線形フィードバック・シフト・レジスタが配置
されている場合、それらによって等しいＰＲＮシーケン
スが得られる。従って、ＡＤＣの生デジタル出力信号の
符号化に用いられるＰＲＮシーケンスは、受信器におけ
る符号化出力信号の復号化のために、符号化出力信号と
共に伝送する必要がない。ＮビットＰＲＮが、ＸＯＲ演
算に用いられる場合、ＮビットＰＲＮ全体を伝送するよ
り、同期信号を伝送するほうが効率がよい。
似ランダム数発生器を利用して、送信器及び受信器にお
いて同じＰＲＮシーケンスを発生する。図３は、本発明
の同様に望ましい第２の実施態様に従って、アナログ・
デジタル変換器における歪みを防止するためのシステム
４０を示す概略図である。送信器及び受信器に、それぞ
れ、同じ線形フィードバック・シフト・レジスタが配置
されている場合、それらによって等しいＰＲＮシーケン
スが得られる。従って、ＡＤＣの生デジタル出力信号の
符号化に用いられるＰＲＮシーケンスは、受信器におけ
る符号化出力信号の復号化のために、符号化出力信号と
共に伝送する必要がない。ＮビットＰＲＮが、ＸＯＲ演
算に用いられる場合、ＮビットＰＲＮ全体を伝送するよ
り、同期信号を伝送するほうが効率がよい。
【００２３】図３に示すシステムの場合、マスタ同期回
路は、ＰＲＮＧのそれぞれに信号を送って、それらを同
期させる。この信号は、単一パルス同期信号、繰り返し
周期的同期パルス信号、または、連続繰り返し同期信号
とすることが可能である。
路は、ＰＲＮＧのそれぞれに信号を送って、それらを同
期させる。この信号は、単一パルス同期信号、繰り返し
周期的同期パルス信号、または、連続繰り返し同期信号
とすることが可能である。
【００２４】送信器６５に配置された第１のＰＲＮＧ４
４によって、ＮビットＰＲＮのシーケンス４６が生じ、
第１のＸＯＲゲート４８に伝達される。実施態様の１つ
では、ＮビットＰＲＮは１ビットＰＲＮである。代替実
施態様では、ＮビットＰＲＮは、それぞれ、２ビット以
上から構成される。
４によって、ＮビットＰＲＮのシーケンス４６が生じ、
第１のＸＯＲゲート４８に伝達される。実施態様の１つ
では、ＮビットＰＲＮは１ビットＰＲＮである。代替実
施態様では、ＮビットＰＲＮは、それぞれ、２ビット以
上から構成される。
【００２５】アナログ入力信号５０が、ＡＤＣ５２に伝
送される。ＡＤＣからのＮビット生データ出力信号５４
は、次に、第１のＮビット幅のＸＯＲゲート４８に伝達
される。第１のＸＯＲゲートは、生デジタル出力信号の
各Ｎビット・ワードとＰＲＮシーケンスにおけるＮビッ
トＰＲＮ４６のそれぞれとのＸＯＲ演算を実施する。
送される。ＡＤＣからのＮビット生データ出力信号５４
は、次に、第１のＮビット幅のＸＯＲゲート４８に伝達
される。第１のＸＯＲゲートは、生デジタル出力信号の
各Ｎビット・ワードとＰＲＮシーケンスにおけるＮビッ
トＰＲＮ４６のそれぞれとのＸＯＲ演算を実施する。
【００２６】第１のＸＯＲゲートの符号化出力信号５８
は、Ｎビット幅である。この符号化出力信号は、受信器
６６の第２のＮビット幅ＸＯＲゲート６０に伝送され
る。第２のＰＲＮＧ６２によって、ＰＲＮシーケンス６
４が発生し、第２のＸＯＲゲート６０に伝達される。マ
スタ同期回路４２は、第１と第２のＰＲＮＧ４４、６２
を同期させる。従って、両方のＰＲＮＧによって同じＰ
ＲＮシーケンスが得られる。
は、Ｎビット幅である。この符号化出力信号は、受信器
６６の第２のＮビット幅ＸＯＲゲート６０に伝送され
る。第２のＰＲＮＧ６２によって、ＰＲＮシーケンス６
４が発生し、第２のＸＯＲゲート６０に伝達される。マ
スタ同期回路４２は、第１と第２のＰＲＮＧ４４、６２
を同期させる。従って、両方のＰＲＮＧによって同じＰ
ＲＮシーケンスが得られる。
【００２７】第２のＸＯＲゲート６０におけるＸＯＲ演
算によって、もとの生デジタル出力信号５４に等しい信
号である出力６８が得られる。従って、符号化出力が、
復号化される。ＡＤＣ及び両方のＰＲＮＧは、クロック
５６によって同期される。
算によって、もとの生デジタル出力信号５４に等しい信
号である出力６８が得られる。従って、符号化出力が、
復号化される。ＡＤＣ及び両方のＰＲＮＧは、クロック
５６によって同期される。
【００２８】ＰＲＮＧの同期は、例えば、本発明がその
一部をなすシステムの初期設定時に実施することができ
る。代替案として、同期は、生デジタル出力信号を符号
化するＸＯＲ演算に応答して実施される信号とすること
もできるし、あるいは、手動でまたは自動的に命じるこ
とも可能である。
一部をなすシステムの初期設定時に実施することができ
る。代替案として、同期は、生デジタル出力信号を符号
化するＸＯＲ演算に応答して実施される信号とすること
もできるし、あるいは、手動でまたは自動的に命じるこ
とも可能である。
【００２９】単一パルス同期信号は、複数ＰＲＮＧを同
期させるのに十分であるが、こうしたシステムは、単一
パルス同期信号が、間違って命じられたり、エラーを含
んでいたり、あるいは、損失したりすると、不正確にな
ったり、あるいは、エラーを生じたりする可能性があ
る。従って、繰り返し周期的同期パルスまたは連続繰り
返し同期信号をＰＲＮＧに伝送するのが望ましい。
期させるのに十分であるが、こうしたシステムは、単一
パルス同期信号が、間違って命じられたり、エラーを含
んでいたり、あるいは、損失したりすると、不正確にな
ったり、あるいは、エラーを生じたりする可能性があ
る。従って、繰り返し周期的同期パルスまたは連続繰り
返し同期信号をＰＲＮＧに伝送するのが望ましい。
【００３０】符号化出力信号は、符号化または復号化プ
ロセスの任意のステージにおいて記憶することが可能で
ある。同様に、ＰＲＮも任意のステージにおいて記憶す
ることが可能である。例えば、符号化出力信号は、第１
のＸＯＲ演算後、メモリまたは磁気記憶装置に記憶する
ことが可能である。ＰＲＮは、第１のＸＯＲ演算後に記
憶しておき、後で、符号化出力信号の復号化のために検
索することが可能である。代替案として、複数ＰＲＮＧ
の将来の同期を可能にするため、マスタ同期信号を記憶
することも可能である。
ロセスの任意のステージにおいて記憶することが可能で
ある。同様に、ＰＲＮも任意のステージにおいて記憶す
ることが可能である。例えば、符号化出力信号は、第１
のＸＯＲ演算後、メモリまたは磁気記憶装置に記憶する
ことが可能である。ＰＲＮは、第１のＸＯＲ演算後に記
憶しておき、後で、符号化出力信号の復号化のために検
索することが可能である。代替案として、複数ＰＲＮＧ
の将来の同期を可能にするため、マスタ同期信号を記憶
することも可能である。
【００３１】これらの信号は、メモリまたは磁気ディス
ク・ドライブのような適合するタイプの記憶装置に記憶
することが可能である。記憶される信号及びＰＲＮは、
同じ記憶装置に記憶することが望ましい。しかし、デー
タ及びＰＲＮは、例えば、安全保護を施すため、異なる
装置に記憶することも可能である。
ク・ドライブのような適合するタイプの記憶装置に記憶
することが可能である。記憶される信号及びＰＲＮは、
同じ記憶装置に記憶することが望ましい。しかし、デー
タ及びＰＲＮは、例えば、安全保護を施すため、異なる
装置に記憶することも可能である。
【００３２】こうした信号を記憶するためのプロセスの
１つがパイプライン処理である。図４は、この例におけ
る１ビットＰＲＮを利用したパイプライン処理を示す、
回路７０の概略図である。中間デジタル・パイプライン
処理によって、符号化出力信号７２にＰＲＮが加えられ
る。従って、符号化出力信号は、Ｎビット幅ではなく、
Ｎ＋１ビット幅になる。復号化ビット７４と呼ばれる追
加ビットは、Ｎ＋１ビット幅メモリ７６に符号化信号の
一部として記憶される。符号化出力信号と共に記憶され
たＰＲＮは、後で、プロセッサ装置８０を用いて符号化
出力信号を復号化するために利用される。
１つがパイプライン処理である。図４は、この例におけ
る１ビットＰＲＮを利用したパイプライン処理を示す、
回路７０の概略図である。中間デジタル・パイプライン
処理によって、符号化出力信号７２にＰＲＮが加えられ
る。従って、符号化出力信号は、Ｎビット幅ではなく、
Ｎ＋１ビット幅になる。復号化ビット７４と呼ばれる追
加ビットは、Ｎ＋１ビット幅メモリ７６に符号化信号の
一部として記憶される。符号化出力信号と共に記憶され
たＰＲＮは、後で、プロセッサ装置８０を用いて符号化
出力信号を復号化するために利用される。
【００３３】図５は、本発明によるアナログ・デジタル
変換器における歪みを防止するためのシステムを含む集
積回路のブロック図である。まず、集積回路９０に入っ
たアナログ入力信号が増幅される。図解例の場合、増幅
器は、利得が４の単一差動変換器（Ｓ／Ｄ）１００であ
る。しかし、当該技術の技術者には容易に明らかになる
ように、該回路は、異なる増幅器構成で実現することも
可能である。Ｓ／Ｄからの差動出力は、差動トラック及
びホールド装置（ＴＨ）１０５に伝達される。ＴＨ装置
は、トラック時間と呼ばれる時間期間を通して信号を追
跡し、ホールド時間と呼ばれる時間にわたってトラック
時間の終了時における信号レベルの信号を保持する。
変換器における歪みを防止するためのシステムを含む集
積回路のブロック図である。まず、集積回路９０に入っ
たアナログ入力信号が増幅される。図解例の場合、増幅
器は、利得が４の単一差動変換器（Ｓ／Ｄ）１００であ
る。しかし、当該技術の技術者には容易に明らかになる
ように、該回路は、異なる増幅器構成で実現することも
可能である。Ｓ／Ｄからの差動出力は、差動トラック及
びホールド装置（ＴＨ）１０５に伝達される。ＴＨ装置
は、トラック時間と呼ばれる時間期間を通して信号を追
跡し、ホールド時間と呼ばれる時間にわたってトラック
時間の終了時における信号レベルの信号を保持する。
【００３４】保持された信号は、第１のアナログ・デジ
タル変換器（ＡＤＣ）１１０に送られる。第１のＡＤＣ
は、３２（２5）の出力ラインを備えたフラッシュ変換
器である。３２ビットから６ビットへの符号器１４０
は、第１のＡＤＣの出力を符号化し、６ビットの２進出
力を送り出す。第１のＡＤＣの３２ラインの温度計出力
は、その符号化に２進数の６ビットを必要とする３３状
態を有しているので、２進数の６ビットが必要になる。
第１のＡＤＣからの３２の出力ラインによって、３２の
電流源から構成される主デジタル・アナログ変換器（Ｄ
ＡＣ）１１５も駆動される。次に、減算装置１２０によ
って、主ＤＡＣの出力が、保持されている信号から引か
れる。本発明の代替実施態様の場合、この減算は、加減
算装置によって実施される。
タル変換器（ＡＤＣ）１１０に送られる。第１のＡＤＣ
は、３２（２5）の出力ラインを備えたフラッシュ変換
器である。３２ビットから６ビットへの符号器１４０
は、第１のＡＤＣの出力を符号化し、６ビットの２進出
力を送り出す。第１のＡＤＣの３２ラインの温度計出力
は、その符号化に２進数の６ビットを必要とする３３状
態を有しているので、２進数の６ビットが必要になる。
第１のＡＤＣからの３２の出力ラインによって、３２の
電流源から構成される主デジタル・アナログ変換器（Ｄ
ＡＣ）１１５も駆動される。次に、減算装置１２０によ
って、主ＤＡＣの出力が、保持されている信号から引か
れる。本発明の代替実施態様の場合、この減算は、加減
算装置によって実施される。
【００３５】減算装置からの剰余は、利得８の増幅器１
２５に送り込まれ、次に、第２のアナログ・デジタル・
フラッシュ変換器１３０（ＡＤＣ２）によって変換さ
れ、マルチビット２進出力が生じる。符号器１３５は、
マルチビット出力から８ビットの２進信号を生成する。
ＡＤＣ１の６ビット出力及びＡＤＣ２の８ビット結果
は、ラッチ１４５介して加算器１５０に送られる。結果
生じる合計は、再び、ラッチ１５５によってラッチされ
る。ラッチは、データ出力に関する有効時間が延長され
る、パイプライン処理ステップである。
２５に送り込まれ、次に、第２のアナログ・デジタル・
フラッシュ変換器１３０（ＡＤＣ２）によって変換さ
れ、マルチビット２進出力が生じる。符号器１３５は、
マルチビット出力から８ビットの２進信号を生成する。
ＡＤＣ１の６ビット出力及びＡＤＣ２の８ビット結果
は、ラッチ１４５介して加算器１５０に送られる。結果
生じる合計は、再び、ラッチ１５５によってラッチされ
る。ラッチは、データ出力に関する有効時間が延長され
る、パイプライン処理ステップである。
【００３６】ラッチ１５５の１３ビットの結果には、潜
在的に多少のオーバフローを生じる可能性がある。発生
するオーバフローは、加算器または第２のＡＤＣにおい
て検出され、デジタル・リミッタ１６０によって取り除
かれる。オーバフロー・ビット１７０は、ラッチ１５５
によるラッチの結果にオーバフローが含まれる場合にセ
ットされる。デジタル・リミッタからの１２ビットの結
果は、ＸＯＲ１６５に送り込まれ、ＰＲＮＧ１７５から
の擬似ランダム・ビットとのＸＯＲ演算が実施される。
この出力は、ラッチされ（１８０）、出力ドライバ１８
５に伝送される。該回路は、初期アナログ・デジタル変
換と回路出力の両方を同期させるクロック１９０によっ
て駆動される。
在的に多少のオーバフローを生じる可能性がある。発生
するオーバフローは、加算器または第２のＡＤＣにおい
て検出され、デジタル・リミッタ１６０によって取り除
かれる。オーバフロー・ビット１７０は、ラッチ１５５
によるラッチの結果にオーバフローが含まれる場合にセ
ットされる。デジタル・リミッタからの１２ビットの結
果は、ＸＯＲ１６５に送り込まれ、ＰＲＮＧ１７５から
の擬似ランダム・ビットとのＸＯＲ演算が実施される。
この出力は、ラッチされ（１８０）、出力ドライバ１８
５に伝送される。該回路は、初期アナログ・デジタル変
換と回路出力の両方を同期させるクロック１９０によっ
て駆動される。
【００３７】本明細書において、本発明の説明は望まし
い実施態様に関連して行われてきたが、当該技術の技術
者には明らかなように、本発明の範囲を逸脱することな
く、既述の応用例を別の応用例に置き換えることも可能
である。
い実施態様に関連して行われてきたが、当該技術の技術
者には明らかなように、本発明の範囲を逸脱することな
く、既述の応用例を別の応用例に置き換えることも可能
である。
【００３８】例えば、線形フィードバック・シフト・レ
ジスタにおけるステージ数は、特定の応用例の要件に応
じて変更することが可能であり、ＬＦＳＲが大きくなれ
ば、シーケンス長が長くなる。ＬＦＳＲにおけるフィー
ドバック装置の数及びタイプも同様に変更可能である。
ジスタにおけるステージ数は、特定の応用例の要件に応
じて変更することが可能であり、ＬＦＳＲが大きくなれ
ば、シーケンス長が長くなる。ＬＦＳＲにおけるフィー
ドバック装置の数及びタイプも同様に変更可能である。
【００３９】さらに、本発明の望ましい実施態様では、
擬似ランダム数発生のためにＬＦＳＲを利用するが、他
の任意のタイプのＰＲＮＧを代用することも可能であ
る。これらは、一般に、より多くの回路要素を必要とす
るより複雑な発生器である。ＰＲＮＧによれば、フレキ
シビリティが増すか、あるいは、シーケンスが長くなる
可能性があるが、一般に、本応用例に必要とされるより
も回路要素が多くなる。代替案として、ソフトウェア応
用例によって擬似ランダム数を発生することも可能であ
る。
擬似ランダム数発生のためにＬＦＳＲを利用するが、他
の任意のタイプのＰＲＮＧを代用することも可能であ
る。これらは、一般に、より多くの回路要素を必要とす
るより複雑な発生器である。ＰＲＮＧによれば、フレキ
シビリティが増すか、あるいは、シーケンスが長くなる
可能性があるが、一般に、本応用例に必要とされるより
も回路要素が多くなる。代替案として、ソフトウェア応
用例によって擬似ランダム数を発生することも可能であ
る。
【００４０】さらに、生デジタル出力信号は、複数チッ
プ・システムにおいてチップの外で伝送される場合、基
板上のピン間にクロストークを生じる可能性がある。こ
うしたクロストークは、信号を大幅に劣化させる可能性
がある。こうした複数チップ・システムの場合、符号化
チップには、符号化出力信号を伝送する専用ピンが設け
られている。復号化チップにおける同様の専用ピンが、
符号化データを受信する。該信号は、次に、上述の方法
の任意の１つによって、クロストーク妨害のないように
再生することが可能である。
プ・システムにおいてチップの外で伝送される場合、基
板上のピン間にクロストークを生じる可能性がある。こ
うしたクロストークは、信号を大幅に劣化させる可能性
がある。こうした複数チップ・システムの場合、符号化
チップには、符号化出力信号を伝送する専用ピンが設け
られている。復号化チップにおける同様の専用ピンが、
符号化データを受信する。該信号は、次に、上述の方法
の任意の１つによって、クロストーク妨害のないように
再生することが可能である。
【００４１】本発明による受信回路には、デジタル・ア
ナログ変換器、符号化出力システムの復号化を行うため
のソフトウェア応用例を備えたコンピュータで実施され
るシステム、メモリ記憶装置、または、増幅装置を含む
ことが可能である。
ナログ変換器、符号化出力システムの復号化を行うため
のソフトウェア応用例を備えたコンピュータで実施され
るシステム、メモリ記憶装置、または、増幅装置を含む
ことが可能である。
【００４２】以上、本発明の実施例について詳述した
が、以下、本発明の各実施態様の例を示す。
が、以下、本発明の各実施態様の例を示す。
【００４３】[実施態様１]アナログ入力信号と生デジタ
ル出力信号とを有するアナログ・デジタル変換器におけ
る歪みを防止するための方法であって、前記生デジタル
出力信号を第１のＸＯＲゲートに伝送するステップと、
第１の擬似ランダム数を発生するステップと、前記第１
のＸＯＲゲートにおいて、前記生デジタル出力信号と前
記第１の擬似ランダム数との間でＸＯＲ演算を実施し、
符号化出力信号を発生するステップと、を備えて成る方
法。
ル出力信号とを有するアナログ・デジタル変換器におけ
る歪みを防止するための方法であって、前記生デジタル
出力信号を第１のＸＯＲゲートに伝送するステップと、
第１の擬似ランダム数を発生するステップと、前記第１
のＸＯＲゲートにおいて、前記生デジタル出力信号と前
記第１の擬似ランダム数との間でＸＯＲ演算を実施し、
符号化出力信号を発生するステップと、を備えて成る方
法。
【００４４】[実施態様２]前記第１の擬似ランダム数を
発生するステップが、線形フィードバック・シフト・レ
ジスタを用意するステップと、前記線形フィードバック
・シフト・レジスタを用いて、前記第１の擬似ランダム
数を発生するステップと、を備えて成ることを特徴とす
る、実施態様１に記載の方法。
発生するステップが、線形フィードバック・シフト・レ
ジスタを用意するステップと、前記線形フィードバック
・シフト・レジスタを用いて、前記第１の擬似ランダム
数を発生するステップと、を備えて成ることを特徴とす
る、実施態様１に記載の方法。
【００４５】[実施態様３]第２のＸＯＲゲートにおい
て、前記符号化出力信号に対するＸＯＲ演算を実施し
て、前記生デジタル出力信号を再生するステップをさら
に備えて成ることを特徴とする、実施態様１または２に
記載の方法。
て、前記符号化出力信号に対するＸＯＲ演算を実施し
て、前記生デジタル出力信号を再生するステップをさら
に備えて成ることを特徴とする、実施態様１または２に
記載の方法。
【００４６】[実施態様４]前記第１の擬似ランダム数
が、同期信号に応答して発生され、さらに、前記同期信
号に応答して、第２の擬似ランダム数を発生するステッ
プを有し、前記第２のＸＯＲ演算を実施するステップに
おいて、該第２のＸＯＲ演算が、第２の擬似ランダム数
を利用して、実施される、ことを特徴とする、実施態様
１乃至３のいずれかに記載の方法。
が、同期信号に応答して発生され、さらに、前記同期信
号に応答して、第２の擬似ランダム数を発生するステッ
プを有し、前記第２のＸＯＲ演算を実施するステップに
おいて、該第２のＸＯＲ演算が、第２の擬似ランダム数
を利用して、実施される、ことを特徴とする、実施態様
１乃至３のいずれかに記載の方法。
【００４７】[実施態様５]前記第１の擬似ランダム数、
前記第２の擬似ランダム数、及び、前記符号化出力信号
の、少なくとも１つを記憶するステップをさらに備えて
成ることを特徴とする、実施態様１乃至４のいずれかに
記載の方法。
前記第２の擬似ランダム数、及び、前記符号化出力信号
の、少なくとも１つを記憶するステップをさらに備えて
成ることを特徴とする、実施態様１乃至４のいずれかに
記載の方法。
【００４８】[実施態様６]前記第１のＸＯＲゲートにお
いてＸＯＲ演算の出力をラッチするステップと、前記ラ
ッチされたＸＯＲ出力を少なくとも１つの出力ドライバ
に伝送するステップと、前記アナログ・デジタル変換及
び前記ラッチされたＸＯＲ出力を前記少なくとも１つの
出力ドライバに同期させるステップと、をさらに備えて
成ることを特徴とする、実施態様１乃至５のいずれかに
記載の方法。
いてＸＯＲ演算の出力をラッチするステップと、前記ラ
ッチされたＸＯＲ出力を少なくとも１つの出力ドライバ
に伝送するステップと、前記アナログ・デジタル変換及
び前記ラッチされたＸＯＲ出力を前記少なくとも１つの
出力ドライバに同期させるステップと、をさらに備えて
成ることを特徴とする、実施態様１乃至５のいずれかに
記載の方法。
【００４９】[実施態様７]アナログ入力信号（５０）と
生デジタル出力信号（６８）とを有するアナログ・デジ
タル変換器における歪みを防止するためのシステムであ
って、第１の擬似ランダム数を発生する第１の擬似ラン
ダム数発生器（２２、４４）と、前記生デジタル出力信
号を受信し、該生デジタル出力信号と前記第１の擬似ラ
ンダム数との間でＸＯＲ演算を施して符号化出力信号を
発生する第１のＸＯＲゲート（１８、４８）と、を備え
て成るシステム。
生デジタル出力信号（６８）とを有するアナログ・デジ
タル変換器における歪みを防止するためのシステムであ
って、第１の擬似ランダム数を発生する第１の擬似ラン
ダム数発生器（２２、４４）と、前記生デジタル出力信
号を受信し、該生デジタル出力信号と前記第１の擬似ラ
ンダム数との間でＸＯＲ演算を施して符号化出力信号を
発生する第１のＸＯＲゲート（１８、４８）と、を備え
て成るシステム。
【００５０】[実施態様８]前記生デジタル出力信号を再
生するための再生回路（３２、６６）をさらに備えて成
ることを特徴とする、実施態様７に記載のシステム。
生するための再生回路（３２、６６）をさらに備えて成
ることを特徴とする、実施態様７に記載のシステム。
【００５１】[実施態様９]前記生デジタル出力信号を再
生するための再生回路が、第２のＸＯＲゲート（２９、
６０）を備えていることを特徴とする、実施態様８に記
載のシステム。
生するための再生回路が、第２のＸＯＲゲート（２９、
６０）を備えていることを特徴とする、実施態様８に記
載のシステム。
【００５２】[実施態様１０］第２の擬似ランダム数を
発生する発生回路（６２）と、該発生回路と前記第１の
擬似ランダム数発生器とを同期させるための同期回路
（４２）と、をさらに備えて成ることを特徴とする、実
施態様７乃至９のいずれかに記載のシステム。
発生する発生回路（６２）と、該発生回路と前記第１の
擬似ランダム数発生器とを同期させるための同期回路
（４２）と、をさらに備えて成ることを特徴とする、実
施態様７乃至９のいずれかに記載のシステム。
【００５３】［実施態様１１]前記第１の擬似ランダム
数、前記第２の擬似ランダム数、及び、前記符号化出力
信号の、少なくとも１つを記憶するためのメモリ（７
６）をさらに備えて成ることを特徴とする、実施態様７
乃至１０のいずれかに記載のシステム。
数、前記第２の擬似ランダム数、及び、前記符号化出力
信号の、少なくとも１つを記憶するためのメモリ（７
６）をさらに備えて成ることを特徴とする、実施態様７
乃至１０のいずれかに記載のシステム。
【００５４】[実施態様１２]前記第１のＸＯＲゲートに
おけるＸＯＲ演算の出力をラッチするための少なくとも
１つのラッチ（１８０）と、前記ラッチされたＸＯＲ出
力を受信するための少なくとも１つの出力ドライバ（１
８５）と、前記アナログ・デジタル変換器及び前記ラッ
チされたＸＯＲ出力とを前記少なくとも１つの出力ドラ
イバに同期させるための同期装置（４２、１９０）と、
をさらに備えて成ることを特徴とする、実施態様７乃至
１１のいずれかに記載のシステム。
おけるＸＯＲ演算の出力をラッチするための少なくとも
１つのラッチ（１８０）と、前記ラッチされたＸＯＲ出
力を受信するための少なくとも１つの出力ドライバ（１
８５）と、前記アナログ・デジタル変換器及び前記ラッ
チされたＸＯＲ出力とを前記少なくとも１つの出力ドラ
イバに同期させるための同期装置（４２、１９０）と、
をさらに備えて成ることを特徴とする、実施態様７乃至
１１のいずれかに記載のシステム。
【００５５】
【発明の効果】以上説明したように、本発明を用いるこ
とにより、電子回路の部品間におけるコヒーレント妨害
を低減することができる。また、本発明は、最小限の回
路構成で実現することができる。
とにより、電子回路の部品間におけるコヒーレント妨害
を低減することができる。また、本発明は、最小限の回
路構成で実現することができる。
【図１】本発明の第１の望ましい実施態様に従ってアナ
ログ・デジタル変換器における歪みを防止するためのシ
ステムの概略図である。
ログ・デジタル変換器における歪みを防止するためのシ
ステムの概略図である。
【図２】本発明によるアナログ・デジタル変換器によっ
て発生する符号化出力信号を復号化するためのシステム
の概略図である。
て発生する符号化出力信号を復号化するためのシステム
の概略図である。
【図３】本発明の同様に望ましい第２の実施態様に従っ
てアナログ・デジタル変換器における歪みを防止するた
めのシステムを示す概略図である。
てアナログ・デジタル変換器における歪みを防止するた
めのシステムを示す概略図である。
【図４】本発明によるデータ・パイプライン処理を示す
あるシステムの概略図である。
あるシステムの概略図である。
【図５】本発明に従ってアナログ・デジタル変換器にお
ける歪みを防止するためのシステムを含む、集積回路の
ブロック図である。
ける歪みを防止するためのシステムを含む、集積回路の
ブロック図である。
１２：アナログ入力信号 １４：アナログ・デジタル変換器 １６：生デジタル出力信号 １８：ＸＯＲゲート ２０：クロック ２２：擬似ランダム数発生器 ２４：符号化出力信号 ２６：擬似ランダム数シーケンス ２７：データ記憶装置 ２８：擬似ランダム数シーケンス ２９：第２のＸＯＲゲート ３４：ライン ４０：歪み素子システム ４２：マスタ同期回路 ４４：第１の擬似ランダム数発生器 ４６：擬似ランダム数シーケンス ４８：第１のＸＯＲゲート ５０：アナログ入力信号 ５２：アナログ・デジタル変換器 ５４：生データ出力信号 ５６：クロック ５８：符号化出力信号 ６０：第２のＸＯＲゲート ６２：第２の擬似ランダム数発生器 ６４：擬似ランダム数シーケンス ６５：送信器 ６６：受信器 ６８：出力 ７０：パイプライン処理回路 ７２：符号化出力信号 ７４：復号化ビット ７６：メモリ ８０：プロセッサ ９０：集積回路 １００：差動変換器 １０５：差動トラック及びホールド装置 １１０：第１のアナログ・デジタル変換器 １１５：主デジタル・アナログ変換器 １２０：減算装置 １２５：増幅器 １３０：アナログ・デジタル・フラッシュ変換器 １３５：符号器 １４０：符号器 １４５：ラッチ １５０：加算器 １５５：ラッチ １６０：デジタル・リミッタ １６５：ＸＯＲ １７０：オーバフロー・ビット １７５：擬似ランダム数発生器 １８０：ラッチ １８５：出力ドライバ １９０：クロック
Claims (1)
- 【請求項１】アナログ入力信号と生デジタル出力信号と
を有するアナログ・デジタル変換器における歪みを防止
するための方法であって、 前記生デジタル出力信号を第１のＸＯＲゲートに伝送す
るステップと、 第１の擬似ランダム数を発生するステップと、 前記第１のＸＯＲゲートにおいて、前記生デジタル出力
信号と前記第１の擬似ランダム数との間でＸＯＲ演算を
実施し、符号化出力信号を発生するステップと、 を備えて成る方法。
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|---|---|---|---|
| US795,220 | 1985-11-05 | ||
| US08/795,220 US5793318A (en) | 1997-02-05 | 1997-02-05 | System for preventing of crosstalk between a raw digital output signal and an analog input signal in an analog-to-digital converter |
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|---|---|
| JPH10261960A true JPH10261960A (ja) | 1998-09-29 |
| JPH10261960A5 JPH10261960A5 (ja) | 2005-06-09 |
Family
ID=25165047
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10024179A Pending JPH10261960A (ja) | 1997-02-05 | 1998-02-05 | アナログ・デジタル変換器における歪み低減方法および装置 |
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| Country | Link |
|---|---|
| US (1) | US5793318A (ja) |
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| JP (1) | JPH10261960A (ja) |
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- 1997-02-05 US US08/795,220 patent/US5793318A/en not_active Expired - Lifetime
-
1998
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- 1998-01-16 DE DE69812742T patent/DE69812742T2/de not_active Expired - Fee Related
- 1998-02-05 JP JP10024179A patent/JPH10261960A/ja active Pending
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