JPH10270384A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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Abstract

(57)【要約】 【課題】 チタンシリサイドを用いた場合は、サリサイ
ド構造形成前のシリコンイオン注入によりヒ素注入領域
に形成されたシリサイドのシート抵抗を下げる方法など
があるが、コストの増大は避けられない。 【解決手段】 一般的なトランジスタを形成した後、全
面に膜厚が２０Åのアルミニウム膜１５を形成し、更
に、チタン膜１６を形成した。次に、アニールを行い、
その後、窒化チタン膜１７ａやサイドウォール、ロコス
酸化膜表面などに未反応で残るチタン膜１７ｂも除去し
た。その後、もう一度さらに高温アニールを行い、シリ
サイドを低抵抗な結晶構造に変化させた。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関するものである。
【０００２】
【従来の技術】トランジスタのゲート、ソース及びドレ
イン抵抗を低減し、特性を向上させる方法として、サリ
サイドプロセスがよく用いられる。このサリサイドプロ
セスとは、トランジスタのゲート、ソース及びドレイン
形成工程後、その表面に金属膜を形成して、アニールす
ることにより、ゲート、ソース及びドレインを構成する
シリコンと金属膜とを反応させて、ゲート、ソース及び
ドレイン部に低抵抗なシリサイド層を設けるプロセスで
ある。
【０００３】また、ロコス酸化膜、サイドウォール等の
酸化膜で構成される部分は金属と反応しにくいため、こ
うした部分の表面に形成された金属膜を選択的にエッチ
ングして除去すれば、低抵抗なシリサイド層をフォト工
程や複雑なエッチング工程を用いなくても、ゲート、ソ
ース及びドレイン表面に選択的に形成することができ
る。
【０００４】このサリサイドプロセスを適用したトラン
ジスタを作製する場合に用いるサイサイド工程の一般的
なフローの断面を図２に示す。図２において、２１はシ
リコン基板、２２はシリコン基板に形成されたウエル、
２３はゲート酸化膜、２４はロコス酸化膜、２５はゲー
トポリシリコン、２６はソース、２７はドレイン、２８
はサイドウォール、２９ａ、２９ｂはゲート表面に形成
されたシリサイド層、３０ａ、３０ｂはソース表面に形
成されたシリサイド層、３１ａ、３１ｂはドレイン表面
に形成されたシリサイド層、３２は絶縁膜、３３は配線
層を示す。
【０００５】以下、シリサイド層を形成する金属として
チタンを使用する例を示すが、他の金属として、コバル
ト、ニッケル等をよく用いられ、この場合も、工程はほ
ぼ同じようになる。
【０００６】まず、図２（ａ）に示すように、一般的な
トランジスタを形成する。次に、スパッタ法、電子ビー
ム蒸着法、化学気相成長法等により、チタン膜３５を形
成する。次に、アニールを行うが、この場合ＲＴＡを用
いる場合が多い。通常はアニールを窒素ガス中で行うの
で、表面には窒化チタン層３４が形成される。
【０００７】次に、硫酸過水又はアンモニア過水による
選択的エッチングを行い、窒化チタン層３４とサイドウ
ォールやロコス酸化膜の表面などに未反応で残るチタン
を除去する。この後に、もう一度さらに高温アニールを
行い、シリサイド層を低抵抗な結晶構造に変化させる場
合が多い。アニールを選択的エッチングの前後に２回に
分けて行うのは、選択的エッチングをしないで高温（通
常８００℃以上）でアニールするとサイドウォールやロ
コス酸化膜の表面も激しく反応するためである。
【０００８】尚、図２（ｅ）に示すように、Ｎ型トラン
ジスタのゲート、ソース及びドレインの各部に形成され
るシリサイド層は、Ｐ型トランジスタのゲート、ソース
及びドレインの各部に形成されるシリサイド層よりも膜
厚が小さくなる。
【０００９】
【発明が解決しようとする課題】上述の工程で形成され
るシリサイド層のシート抵抗はサリサイド形成領域の注
入条件に依存して変化し、Ｎ注入に高濃度のヒ素を使用
すると、シリサイド層の形成や低抵抗構造（Ｃ５４）へ
の転移が阻害される。この現象は、ヒ素による反応開始
の遅れ、ヒ素による高抵抗Ｃ４９構造から低抵抗Ｃ５４
構造への転移阻害による。このため、従来のサイサイド
層形成方法では、ボロン（Ｂ）や二フッ化ボロン（ＢＦ
2）を注入しているＰ領域に比較してヒ素を注入したＮ
領域ではシリサイド層形成後のシート抵抗は大きかっ
た。この現象は微細化の進行と共に影響が問題になって
来ており、０．２５μｍ以下のデザインルールでは何ら
かの対策が必要となって来ている。
【００１０】サリサイドプロセスはゲート、ソース及び
ドレインのシリコンを金属と反応させて、シリサイド層
を形成するため、トランジスタの微細化により接合が浅
くなると、サリサイド構造形成しようとするとシリサイ
ド層と基板又はウエル部分との間にあるソース及びドレ
インを構成するシリコン層が薄くなり、サリサイド層の
不均一性のために部分的に接合が破壊されている部分を
生じたり、シリサイド層と接合の距離が近くなることに
より、チタンの拡散による接合劣化を起こし、リーク電
流が多くなる。このため、ゲート、ソース及びドレイン
のシート抵抗を下げるために、むやみにシリサイド層を
厚くすることはできない。
【００１１】例えばヒ素注入領域の抵抗を下げるために
はサリサイド構造形成時のチタン膜をさらに厚くしてヒ
素注入領域のシリサイド層を厚くすることが考えられ
る。しかしながら、この方法は、同時にボロン注入領域
のシリサイド層の厚さを必要以上に厚くすることにな
り、シリサイド層による接合破壊を防ぐために、ボロン
注入領域の拡散層を深くする必要が生じて、ショートチ
ャネル効果を増加させ、結果としてＰ型トランジスタの
性能を劣化させてします。
【００１２】Ｐ型トランジスタの構造や性能には影響を
与えないで、ヒ素注入領域のシート抵抗向上抑制だけを
行う必要がある。チタンシリサイド層の替わりにヒ素注
入の影響の少ないコバルトシリサイド層を使用する方法
があるが、接合リークを生じやすい等の問題がある。チ
タンシリサイド層を用いた場合は、サリサイド構造形成
前のシリコンイオン注入によりヒ素注入領域に形成され
たシリサイドのシート抵抗を下げる方法などがあるが、
コストの増大は避けられない。
【００１３】
【課題を解決するための手段】請求項１記載の本発明の
半導体装置の製造方法は、シリコン基板上の導電性部分
にチタンシリサイドを形成する半導体装置の製造方法に
おいて、少なくとも、上記チタンシリサイドが形成され
る領域上にアルミニウム膜を形成した後、チタン膜を形
成する工程と、熱処理により、上記アルミニウム及びチ
タンの積層膜と上記領域のシリコンとを反応させチタン
シリサイドを形成する工程とを有することを特徴とする
ものである。
【００１４】上記構成にすることにより、サリサイド構
造形成時反応時にチタンとシリコンとの間にアルミニウ
ムが存在している場合、ヒ素注入領域にもボロン、二フ
ッ化ボロン注入領域とほぼ同じ程度の厚さ、比抵抗のシ
リサイドが形成されるようになる。このため、複雑なプ
ロセスを使用しなくても、素子特性の向上、コストの削
減が図れる。
【００１５】以下に、本発明を用いた場合の実験結果を
示す。
【００１６】実験に使用する試料は、以下の条件で形成
する。
【００１７】まず、注入保護膜として、２００Åの酸化
膜を用い、Ｎ型注入試料の場合、Ａｓ（ヒ素）イオンを
加速電圧を５０ｋｅＶ、注入量を３．０×１０15個／ｃ
ｍ2で注入し、Ｐ型注入試料の場合、Ｂ（ボロン）イオ
ンを加速電圧を１０ｋｅＶ、注入量を２．０×１０15個
／ｃｍ2で注入する。次に、注入したイオンを活性化す
るために、８５０℃で３０分の炉アニールの後に、１０
００℃で１０秒のＲＴＡアニールを行った。
【００１８】次に、ＨＦ処理により、注入保護膜を除去
し、続いて、真空中での一貫処理で、厚さ２０Åのアル
ミニウム膜を形成し、更に、厚さ５５０Åのチタン膜を
形成した後、６５０℃で４０秒間のＲＴＡアニールを行
った。次に、硫酸過水により、窒素チタンや未反応のチ
タンを除去し、更にＲＴＡアニールを８５０℃で１０秒
間の条件で行った。
【００１９】このようにして作成した試料のシート抵
抗、サリサイド膜の厚さ、これらから計算された比抵抗
を表１に示す。
【００２０】
【表１】
【００２１】表においてリファレンス（アルミ無）は、
本発明の効果を従来のサリサイドと比較するために示し
たもので、上記試料作成方法で述べたアルミニウム膜形
成だけを行わず、作成した試料の値である。シリサイド
の比抵抗沙汰意は、この条件と全く同一の条件（注入、
注入アニールも含めて）で形成された場合の文献値はな
いものの、一般的には、１５〜１６μΩｃｍである。リ
ファレンズでは、Ｎ型試料がＰ型試料よりも膜厚が薄く
比抵抗が高い。これはＡｓ注入による反応開始の遅れや
Ｃ４９構造からＣ５４構造への相転移の阻害が生じてい
るためと考えられる。
【００２２】本発明では、Ｎ型試料、Ｐ型試料ともに膜
厚がリファレンスよりも増加しているが、Ｎ型試料で３
０％、Ｐ型試料で８％の増大であり、特にＮ型の変化量
が大きかった。比抵抗はＮ型試料、Ｐ型試料ともに、約
１５μΩｃｍとなった。このように、本発明によればＡ
ｓ注入の影響が小さくなり、Ａｓ注入領域にもＢ注入領
域と同程度の厚さ、比抵抗のシリサイドが得られている
ことがわかる。
【００２３】
【実施の形態】以下、実施の形態に基づいて本発明につ
いて詳細に説明する。
【００２４】図１は本発明の一の実施の形態の半導体装
置の製造工程図である。尚、図１において、１はシリコ
ン基板、２はシリコン基板に形成されたウエル、３はゲ
ート酸化膜、４はロコス酸化膜、５はポリシリコンから
成るゲート、６はソース、７はドレイン、８はサイドウ
ォール、９はゲートのシリコンが、形成されたアルミニ
ウムとチタンとの積層膜と反応して形成されたチタンシ
リサイド膜、１０はソースのシリコンが、形成されたア
ルミニウムとチタンとの積層膜と反応して形成されたチ
タンシリサイド膜、１１はドレインのシリコンが、形成
されたアルミニウムとチタンとの積層膜と反応して形成
されたチタンシリサイド膜、１３は絶縁膜、１４は配線
層、１５はアルミニウム膜、１６はチタン膜、１７は窒
化チタン膜を示す。
【００２５】本実施の形態では、ゲート、ソース及びド
レインを構成するシリコンと反応させるために形成する
金属シリサイド膜をＴｉ1Ｓｉ1の組成比で構成されるタ
ーゲットを用いたスパッタ法で形成されたチタンシリサ
イド膜（ほぼＴｉ1Ｓｉ1の組成比）とするが、Ｓｉの比
率を変えても構わない。シリコンの比率を大きくすると
選択的エッチングが困難になり、ゲート、ソース及びド
レインの分離が難しくなる。シリサイド膜の形成方法
は、スパッタ法以外に例えば電子ビーム蒸着や化学気相
成長法を用いてもよい。また、スパッタ法を用いる場合
にも、Ｔｉ、Ｓｉを別々のターゲットから基板に供給す
る方法を用いても構わない。
【００２６】以下に、図１を用いて、本発明の一実施の
形態の半導体装置の製造工程を説明する。
【００２７】まず、図１（ａ）に示すように、一般的な
トランジスタを形成する。この際、ゲート酸化膜２の厚
さは７０Å、ゲート４を構成するポリシリコン膜厚は２
０００Å、サイドウォール７の幅は１０００Åとする。
また、ソース６／ドレイン７がＰ+領域の場合、イオン
種はボロン、注入電圧は１０ｋｅＶ、注入密度を２×１
０15ｃｍ-2とし、また、ソース６／ドレイン７がＮ+領
域の場合、イオン種はヒ素、注入電圧は５０ｋｅＶ、注
入密度は３×１０15ｃｍ-2とする。尚、図では、Ｎ型注
入領域及びＰ型注入領域の深さを同程度に描いている
が、注入条件はデバイス毎に異なり、さらにＮ型注入領
域、Ｐ型注入領域でも異なる。
【００２８】次に、図１（ｂ）に示すように、アルミニ
ウムターゲットを用いたスパッタ法により、膜厚が２０
Åのアルミニウム膜１５を形成し、更に、スパッタ法に
より、膜厚が５５０Åのチタン膜１６を形成した。アル
ミニウム膜やチタン膜の形成は、スパッタ法以外に例え
ば、電子ビーム蒸着や化学気相成長法を用いてもよい。
【００２９】次に、図１（ｃ）に示すように、ＲＴＡを
用いて窒素ガス中で６５０℃、４０秒のアニールを行
い、ＲＴＡはスパッタ装置と一体となったものを使用し
て、高真空中での連続処理とした。これは形成したアル
ミニウム膜１５やチタン膜１６の酸化を防ぐためであ
る。アニールを窒素ガス中で行ったので、表面に窒化チ
タン膜１７（アルミニウムが含まれている）が生じ、未
反応のチタン膜（図示せず）も残っている。
【００３０】次に、図１（ｄ）に示すように、アンモニ
ア過水（ＮＨ3ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏ＝１：１：５）によ
る選択的エッチングを行い、窒化チタン膜１７やサイド
ウォール、ロコス酸化膜表面などに未反応で残るチタン
膜も除去した。選択的エッチングの条件は６０℃のアン
モニア過水中での４分間の浸漬である。
【００３１】この後、もう一度さらに高温アニールを行
い、シリサイドを低抵抗な結晶構造に変化させた。高温
アニールは８５０℃、１０秒で行った。この後、図１
（ｅ）に示すように、通常の方法を用いて、絶縁層、配
線層等を形成した。配線層は多層に構成しているが、図
では省略している。ゲート、ソース及びドレインのシー
ト抵抗はＮ型注入領域では３．１Ω／ｓｑ（本実施の形
態でアルミニウムスパッタのみを省いた場合は約２０Ω
／ｓｑ程度：幅０．５μｍ以下の微細配線では線幅の微
妙な違いでシート抵抗は大きく変化する。ここでのシー
ト抵抗は約０．２５μｍ幅の値）となり、更に、接合リ
ーク電流もシリサイド層形成工程を行っていない試料と
差はなかった。
【００３２】
【発明の効果】以上、詳細に説明したように、本発明を
用いることにより、複雑、高コストなプロセスを用いな
くても、０．２５μｍ以下のデザインルールで作製され
る微細なトランジスタのゲート、ソース及びドレインを
より低抵抗化し、且つ、良好な接合リーク電流特性を得
ることができた。
【図面の簡単な説明】
【図１】本発明の一実施の形態の半導体装置の製造工程
を示す図である。
【図２】従来のサリサイドプロセスの説明に供する図で
ある。
【符号の説明】
１ シリコン基板 ２ シリコン基板に形成されたウエル ３ ゲート酸化膜 ４ ロコス酸化膜 ５ ポリシリコンから成るゲート ６ ソース ７ ドレイン ８ サイドウォール ９、１０、１１ チタンシリサイド膜 １３ 絶縁膜 １４ 配線層 １５ アルミニウム膜 １６ チタン膜 １７ 窒化チタン膜

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 シリコン基板上の導電性部分にチタンシ
    リサイドを形成する半導体装置の製造方法において、 少なくとも、上記チタンシリサイドが形成される領域上
    にアルミニウム膜を形成した後、チタン膜を形成する工
    程と、 熱処理により、上記アルミニウム及びチタンの積層膜と
    上記領域のシリコンとを反応させチタンシリサイドを形
    成する工程とを有することを特徴とする、半導体装置の
    製造方法。
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