JPH10270462A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPH10270462A JPH10270462A JP9075233A JP7523397A JPH10270462A JP H10270462 A JPH10270462 A JP H10270462A JP 9075233 A JP9075233 A JP 9075233A JP 7523397 A JP7523397 A JP 7523397A JP H10270462 A JPH10270462 A JP H10270462A
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Abstract
(57)【要約】
【課題】ガリウム砒素ＦＥＴで問題になっている周波数
分散やドレインラグなどの基板中の深い準位によって引
き起こされる寄生現象を、素子の動作速度を落とすこと
なく抑制する。 【解決手段】半絶縁性ＧａＡｓ基板１上に形成されてお
り、ｎ型チャネル層１の下にｐ型埋め込み層８Ａをドレ
イン領域４ｄを避けて設ける。
分散やドレインラグなどの基板中の深い準位によって引
き起こされる寄生現象を、素子の動作速度を落とすこと
なく抑制する。 【解決手段】半絶縁性ＧａＡｓ基板１上に形成されてお
り、ｎ型チャネル層１の下にｐ型埋め込み層８Ａをドレ
イン領域４ｄを避けて設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、電界効果トランジ
スタの構造に関する。
スタの構造に関する。
【０００２】
【従来の技術】ガリウム砒素（ＧａＡｓ）ＭＥＳＦＥＴ
（メタル・セミコンダクタＦＥＴ（（Ｍｅｔａｌ Ｓｅ
ｍｉｃｏｎｄｕｃｔｏｒ ＦＥＴ））やＨＪＦＥＴ（ヘ
テロジャンクションＦＥＴ（Ｈｅｔｅｒｏｊｕｎｃｔｉ
ｏｎ ＦＥＴ））は、ＧａＡｓがシリコン（Ｓｉ）に比
べ高い電子移動度を有するという特徴を生かして、高速
・低消費電力ＩＣやマイクロ波・ミリ波帯高出力用素子
として精力的に研究・開発が進められてきた。特に近
年、低消費電力が要求される携帯機器の普及や無線通信
の応用領域の拡大により、ＧａＡｓ ＦＥＴの需要はま
すます高まってきている。
（メタル・セミコンダクタＦＥＴ（（Ｍｅｔａｌ Ｓｅ
ｍｉｃｏｎｄｕｃｔｏｒ ＦＥＴ））やＨＪＦＥＴ（ヘ
テロジャンクションＦＥＴ（Ｈｅｔｅｒｏｊｕｎｃｔｉ
ｏｎ ＦＥＴ））は、ＧａＡｓがシリコン（Ｓｉ）に比
べ高い電子移動度を有するという特徴を生かして、高速
・低消費電力ＩＣやマイクロ波・ミリ波帯高出力用素子
として精力的に研究・開発が進められてきた。特に近
年、低消費電力が要求される携帯機器の普及や無線通信
の応用領域の拡大により、ＧａＡｓ ＦＥＴの需要はま
すます高まってきている。
【０００３】ＧａＡｓＦＥＴは、通常、半絶縁性基板上
に形成される。半絶縁性基板を使用することは、寄生容
量を減らし素子を高速動作させるという観点からは、Ｇ
ａＡｓＦＥＴの利点といえる。しかしその一方で、半絶
縁性基板は素子の不安定動作を引き起こす。半絶縁性基
板は、浅い不純物準位を深い不純物準位（トラップ）で
補償することによって得られる。基板中に含まれる深い
不純物準位は、キャリアの捕獲・放出に素子の動作速度
に比べ非常に長い時間を要するので、低周波におけるド
レインコンダクタンスの周波数分散やドレイン電流の応
答遅れ（ドレインラグ）が生じ、素子の実用上大きな問
題となっていた。
に形成される。半絶縁性基板を使用することは、寄生容
量を減らし素子を高速動作させるという観点からは、Ｇ
ａＡｓＦＥＴの利点といえる。しかしその一方で、半絶
縁性基板は素子の不安定動作を引き起こす。半絶縁性基
板は、浅い不純物準位を深い不純物準位（トラップ）で
補償することによって得られる。基板中に含まれる深い
不純物準位は、キャリアの捕獲・放出に素子の動作速度
に比べ非常に長い時間を要するので、低周波におけるド
レインコンダクタンスの周波数分散やドレイン電流の応
答遅れ（ドレインラグ）が生じ、素子の実用上大きな問
題となっていた。
【０００４】従来、こうした問題を解決するために、半
絶縁性基板と能動層との間にｐ型埋め込み層を設け、基
板中のトラップ電荷の変化が直接能動層に伝わらないよ
うにするという技術がしばしば用いられてきた。
絶縁性基板と能動層との間にｐ型埋め込み層を設け、基
板中のトラップ電荷の変化が直接能動層に伝わらないよ
うにするという技術がしばしば用いられてきた。
【０００５】図６は従来のｐ型埋め込み層を有するＭＥ
Ｓ ＦＥＴを示す断面図である。
Ｓ ＦＥＴを示す断面図である。
【０００６】半絶縁性ＧａＡｓ基板１にボロン・イオン
の注入を利用して絶縁領域２を形成して活性領域を区画
し、ベリリウム・イオンの注入を利用してｐ型埋め込み
層８を形成し、シリコン・イオンの注入を利用してｎ型
チャネル層３を形成し、ゲート電極６を形成し、高濃度
ドレイン領域４ｄ，高濃度ソース領域４ｓ，低濃度ドレ
イン領域５ｄ，低濃度ソース領域５ｓ，ドレイン電極７
ｄ，ソース電極７ｓを形成する。ｐ型埋め込み層８は高
濃度ソース領域４ｓとＰＮ接合による容量結合や漏れ電
流により結合しているのでその電位は固定される。それ
によって周波数分散やドレインラグが改善される。
の注入を利用して絶縁領域２を形成して活性領域を区画
し、ベリリウム・イオンの注入を利用してｐ型埋め込み
層８を形成し、シリコン・イオンの注入を利用してｎ型
チャネル層３を形成し、ゲート電極６を形成し、高濃度
ドレイン領域４ｄ，高濃度ソース領域４ｓ，低濃度ドレ
イン領域５ｄ，低濃度ソース領域５ｓ，ドレイン電極７
ｄ，ソース電極７ｓを形成する。ｐ型埋め込み層８は高
濃度ソース領域４ｓとＰＮ接合による容量結合や漏れ電
流により結合しているのでその電位は固定される。それ
によって周波数分散やドレインラグが改善される。
【０００７】図７は、従来のｐ型埋め込み層を有するＨ
ＪＦＥＴを示す断面図である。
ＪＦＥＴを示す断面図である。
【０００８】半絶縁性ＧａＡｓ基板１０１上にノンドー
プバッファ層１２０（高純度ＧａＡｓ層）、ｐ型埋め込
み層１０８（ｐ型ＧａＡｓ層）、高純度のノンドープＧ
ａＡｓ層１２１、ｎ型電子供給層１２２（ｎ型Ａｌx Ｇ
ａ1-x Ａｓ（例えばｘ＝０．５））が順次にエピタキシ
ャル成長されている。１０２は活性領域を区画する絶縁
領域、１０６はｎ型電子供給層１２２のリセス部に設け
られたゲート電極、１０４ｄはｎ型ドレイン領域（ｎ+
型ＧａＡｓ層）、１０４ｓはｎ型ソース領域（ｎ+ 型Ｇ
ａＡｓ層）、１０７ｄはドレイン電極、１０７ｓはソー
ス電極、１０３はチャネル層（２次元電子ガス層）であ
る。ｐ型埋め込み層１０８は、ｎ型ソース領域１０４ｓ
と寄生結合や漏れ電流により結合してその電位は固定さ
れる。チャネル層が形成されるノンドープＧａＡｓ層１
２１と半絶縁性ＧａＡｓ基板１０１との間にはノンドー
プバッファ層１２０が介在しているが、その厚さが１μ
ｍ程度では半絶縁性ＧａＡｓ基板中の深い不純物準位の
影響を防止できないので、ｐ型埋め込み層を設けなけれ
ばならない。
プバッファ層１２０（高純度ＧａＡｓ層）、ｐ型埋め込
み層１０８（ｐ型ＧａＡｓ層）、高純度のノンドープＧ
ａＡｓ層１２１、ｎ型電子供給層１２２（ｎ型Ａｌx Ｇ
ａ1-x Ａｓ（例えばｘ＝０．５））が順次にエピタキシ
ャル成長されている。１０２は活性領域を区画する絶縁
領域、１０６はｎ型電子供給層１２２のリセス部に設け
られたゲート電極、１０４ｄはｎ型ドレイン領域（ｎ+
型ＧａＡｓ層）、１０４ｓはｎ型ソース領域（ｎ+ 型Ｇ
ａＡｓ層）、１０７ｄはドレイン電極、１０７ｓはソー
ス電極、１０３はチャネル層（２次元電子ガス層）であ
る。ｐ型埋め込み層１０８は、ｎ型ソース領域１０４ｓ
と寄生結合や漏れ電流により結合してその電位は固定さ
れる。チャネル層が形成されるノンドープＧａＡｓ層１
２１と半絶縁性ＧａＡｓ基板１０１との間にはノンドー
プバッファ層１２０が介在しているが、その厚さが１μ
ｍ程度では半絶縁性ＧａＡｓ基板中の深い不純物準位の
影響を防止できないので、ｐ型埋め込み層を設けなけれ
ばならない。
【０００９】
【発明が解決しようとする課題】上述したＭＥＳＦＥＴ
やＨＪＦＥＴの周波数分散やドレインラグを有効に制御
するためには、ｐ型埋め込み層のｐ型不純物（Ｂｅ）の
濃度を高くして、その一部に中性領域が形成されるよう
にしなければならない。すなわち、ドレイン電圧印加時
にゲート電極の下部のｐ型埋め込み層が空乏化してしま
うのを防がなければならない。しかし、ｐ型不純物濃度
が高くなると、ｐ型埋め込み層とチャネルやドレイン領
域との間の寄生容量が増大し、素子本来の動作速度が低
くなってしまうという問題があった。
やＨＪＦＥＴの周波数分散やドレインラグを有効に制御
するためには、ｐ型埋め込み層のｐ型不純物（Ｂｅ）の
濃度を高くして、その一部に中性領域が形成されるよう
にしなければならない。すなわち、ドレイン電圧印加時
にゲート電極の下部のｐ型埋め込み層が空乏化してしま
うのを防がなければならない。しかし、ｐ型不純物濃度
が高くなると、ｐ型埋め込み層とチャネルやドレイン領
域との間の寄生容量が増大し、素子本来の動作速度が低
くなってしまうという問題があった。
【００１０】従って本発明の目的は、動作速度の低下を
防止してドレインコンダクタンスの周波数分散やドレイ
ンラグを改善できる電界効果トランジスタを提供するこ
とにある。
防止してドレインコンダクタンスの周波数分散やドレイ
ンラグを改善できる電界効果トランジスタを提供するこ
とにある。
【００１１】
【課題を解決するための手段】本発明の第１の電界効果
トランジスタは、少なくともその下部に半絶縁性化合物
半導体領域を有する化合物半導体基板上に形成された第
１導電型チャネル層と、前記半絶縁性化合物半導体領域
と前記第１導電型チャネル層との間に設けられた第２導
電型半導体層と、前記第１導電型チャネル層に接続さ
れ、第１導電型のキャリアを供給するソース電極と直接
オーム性接触をなす第１導電型ソース領域及び第１導電
型のキャリアが流れ込むドレイン電極と直接オーム性接
触をなす第１導電型ドレイン領域とを有する電界効果ト
ランジスタにおいて、前記第２導電型半導体層が前記第
１導電型ドレイン領域の直下部の少なくとも一部には設
けられていないというものである。
トランジスタは、少なくともその下部に半絶縁性化合物
半導体領域を有する化合物半導体基板上に形成された第
１導電型チャネル層と、前記半絶縁性化合物半導体領域
と前記第１導電型チャネル層との間に設けられた第２導
電型半導体層と、前記第１導電型チャネル層に接続さ
れ、第１導電型のキャリアを供給するソース電極と直接
オーム性接触をなす第１導電型ソース領域及び第１導電
型のキャリアが流れ込むドレイン電極と直接オーム性接
触をなす第１導電型ドレイン領域とを有する電界効果ト
ランジスタにおいて、前記第２導電型半導体層が前記第
１導電型ドレイン領域の直下部の少なくとも一部には設
けられていないというものである。
【００１２】この場合、第２導電型半導体層を第２導電
型不純物を選択的に導入して形成することができる。
型不純物を選択的に導入して形成することができる。
【００１３】又、第２導電型半導体層がエピタキシャル
層でなり、第１導電型ドレイン領域の直下部において前
記エピタキシャル層が第１導電型不純物の導入により第
１導電型に変換されているようにすることができる。
層でなり、第１導電型ドレイン領域の直下部において前
記エピタキシャル層が第１導電型不純物の導入により第
１導電型に変換されているようにすることができる。
【００１４】更に、第２導電型半導体層が第１導電型ソ
ース領域の下部に延在しているようにすることができ
る。
ース領域の下部に延在しているようにすることができ
る。
【００１５】本発明第２の電界効果トランジスタは、半
絶縁性化合物半導体基板の表面部に形成された第１導電
型チャネル層と、前記第１導電型チャネル層にショット
キー接合するゲート電極と、前記ゲート電極を挟んで設
けられた低濃度第１導電型ソース領域及び低濃度第１導
電型ドレイン領域と、前記低濃度第１導電型ソース領域
に連結する高濃度第１導電型ソース領域及び前記低濃度
第１導電型ドレイン領域に連結する高濃度第１導電型ド
レイン領域と、前記高濃度第１導電型ソース領域及び高
濃度第１導電型ドレイン領域とそれぞれオーム性接触を
なすソース電極及びドレイン電極とを有し、前記高濃度
第１導電型ソース領域、低濃度第１導電型ソース領域、
第１導電型チャネル層及び低濃度第１導電型ドレイン領
域が第２導電型半導体層の表面部に設けられ、前記第導
電型半導体層が前記高濃度第１導電型ドレイン領域の直
下部の少なくとも一部には設けられていないというもの
である。
絶縁性化合物半導体基板の表面部に形成された第１導電
型チャネル層と、前記第１導電型チャネル層にショット
キー接合するゲート電極と、前記ゲート電極を挟んで設
けられた低濃度第１導電型ソース領域及び低濃度第１導
電型ドレイン領域と、前記低濃度第１導電型ソース領域
に連結する高濃度第１導電型ソース領域及び前記低濃度
第１導電型ドレイン領域に連結する高濃度第１導電型ド
レイン領域と、前記高濃度第１導電型ソース領域及び高
濃度第１導電型ドレイン領域とそれぞれオーム性接触を
なすソース電極及びドレイン電極とを有し、前記高濃度
第１導電型ソース領域、低濃度第１導電型ソース領域、
第１導電型チャネル層及び低濃度第１導電型ドレイン領
域が第２導電型半導体層の表面部に設けられ、前記第導
電型半導体層が前記高濃度第１導電型ドレイン領域の直
下部の少なくとも一部には設けられていないというもの
である。
【００１６】本発明第３の電界効果トランジスタは、半
絶縁性化合物半導体基板上に順次にエピタキシャル成長
されたノンドープバッファ層、第２導電型半導体層、ノ
ンドープ半導体層及び前記ノンドープ半導体層よりバン
ド・ギャップの広い第１導電型半導体層でなるキャリア
供給層と、前記キャリア供給層に接触するゲート電極
と、前記ゲート電極を挟んで前記キャリア供給層上に設
けられた第１導電型ソース領域及び第１導電型ドレイン
領域と、前記第１導電型ソース領域及び第１ドレイン領
域とそれぞれ直接オーム性接触するソース電極及びドレ
イン電極とを有する電界効果トランジスタにおいて、第
１導電型半導体層が前記第１導電型ドレイン領域に接触
するとともに前記第２導電型半導体層を貫通して設けら
れているというものである。
絶縁性化合物半導体基板上に順次にエピタキシャル成長
されたノンドープバッファ層、第２導電型半導体層、ノ
ンドープ半導体層及び前記ノンドープ半導体層よりバン
ド・ギャップの広い第１導電型半導体層でなるキャリア
供給層と、前記キャリア供給層に接触するゲート電極
と、前記ゲート電極を挟んで前記キャリア供給層上に設
けられた第１導電型ソース領域及び第１導電型ドレイン
領域と、前記第１導電型ソース領域及び第１ドレイン領
域とそれぞれ直接オーム性接触するソース電極及びドレ
イン電極とを有する電界効果トランジスタにおいて、第
１導電型半導体層が前記第１導電型ドレイン領域に接触
するとともに前記第２導電型半導体層を貫通して設けら
れているというものである。
【００１７】本発明第１又は第２の電界効果トランジス
タは、第２導電型半導体層がドレイン電極が直接オーム
性接触をなす第１導電型ドレイン領域又は高濃度第１導
電型ドレイン領域の直下部の少なくとも一部には設けら
れていないので寄生容量が少なくなる。半絶縁性化合物
半導体領域と第１導電型チャネル層との間に設けられた
第２導電型半導体層は、第１導電型ソース領域と寄生結
合や漏れ電流により結合されている。
タは、第２導電型半導体層がドレイン電極が直接オーム
性接触をなす第１導電型ドレイン領域又は高濃度第１導
電型ドレイン領域の直下部の少なくとも一部には設けら
れていないので寄生容量が少なくなる。半絶縁性化合物
半導体領域と第１導電型チャネル層との間に設けられた
第２導電型半導体層は、第１導電型ソース領域と寄生結
合や漏れ電流により結合されている。
【００１８】本発明第３の電界効果トランジスタは、第
１導電型ドレイン領域に接触する第１導電型半導体層が
第２導電型半導体層を貫通しているので、寄生容量が少
なくなる。第一導電型半導体層は、第１導電型ソース領
域と寄生結合や漏れ電流により結合されている。
１導電型ドレイン領域に接触する第１導電型半導体層が
第２導電型半導体層を貫通しているので、寄生容量が少
なくなる。第一導電型半導体層は、第１導電型ソース領
域と寄生結合や漏れ電流により結合されている。
【００１９】
【発明の実施の形態】図１は本発明の第１の実施の形態
を示す断面図である。
を示す断面図である。
【００２０】本実施の形態は、半絶縁性ＧａＡｓ基板１
の表面部に形成されたｎ型チャネル層３と、ｎ型チャネ
ル層３にショットキー接合するゲート電極６と、ゲート
電極６を挟んで設けられた低濃度ｎ型ソース領域５ｓ及
び低濃度ｎ型ドレイン領域５ｄと、低濃度ｎ型ソース領
域５ｓに連結する高濃度ｎ型ソース領域４ｓ及び低濃度
ｎ型ドレイン領域５ｄに連結する高濃度ｎ型ドレイン領
域４ｄと、高濃度ｎ型ソース領域４ｓ及び高濃度ｎ型ド
レイン領域４ｄとそれぞれオーム性接触をなすソース電
極７ｓ及びドレイン領域７ｄとを有し、高濃度ｎ型ソー
ス領域４ｓ、低濃度ｎ型ソース領域５ｓ、ｎ型チャネル
層３及び低濃度ｎ型ドレイン領域５ｄがｐ型半導体層８
Ａの表面部に設けられ、ｐ型半導体層８Ａが高濃度ｎ型
ドレイン領域４ｄの底面には設けられていないというも
のである。
の表面部に形成されたｎ型チャネル層３と、ｎ型チャネ
ル層３にショットキー接合するゲート電極６と、ゲート
電極６を挟んで設けられた低濃度ｎ型ソース領域５ｓ及
び低濃度ｎ型ドレイン領域５ｄと、低濃度ｎ型ソース領
域５ｓに連結する高濃度ｎ型ソース領域４ｓ及び低濃度
ｎ型ドレイン領域５ｄに連結する高濃度ｎ型ドレイン領
域４ｄと、高濃度ｎ型ソース領域４ｓ及び高濃度ｎ型ド
レイン領域４ｄとそれぞれオーム性接触をなすソース電
極７ｓ及びドレイン領域７ｄとを有し、高濃度ｎ型ソー
ス領域４ｓ、低濃度ｎ型ソース領域５ｓ、ｎ型チャネル
層３及び低濃度ｎ型ドレイン領域５ｄがｐ型半導体層８
Ａの表面部に設けられ、ｐ型半導体層８Ａが高濃度ｎ型
ドレイン領域４ｄの底面には設けられていないというも
のである。
【００２１】次に、第１の実施の形態の製造方法につい
て説明する。
て説明する。
【００２２】図２（ａ）に示すように、半絶縁性ＧａＡ
ｓ基板１の表面部にボロン・イオンの注入を利用して絶
縁領域２を形成することによって、例えば表面形状が第
１の長方形となる活性領域を区画した後、ホトレジスト
膜９をマスクにしてＢｅ+ を７０ｋｅＶ、２×１０12ｃ
ｍ-2で注入して埋め込み注入層８ａを形成する。第１の
長方形が、埋め込み注入層８ａの表面で占有される第２
の長方形と残りの第３の長方形の２つに分割されるよう
に設計された開口がホトレジスト膜９に設けられている
ものとする。次に、図２（ｂ）に示すように、ホトレジ
スト膜１０をマスクにして活性領域の表面に、Ｓｉイオ
ンを３０ｋｅＶ、８×１０12ｍｃ-2で注入して注入層３
ａを形成する。その後、埋め込み注入層８ａと注入層３
ａとを同時にアニールして活性化することにより、図２
（ｃ）に示すように、ｐ型埋め込み層８Ａとｎ型チャネ
ル層３を形成する。次に、耐熱性のＷＳｉ膜を堆積しパ
ターニングすることにより活性領域を横断するゲート電
極６を形成し、酸化シリコン膜１１を全面に堆積し、異
方性エッチングを行なって、図２（ｄ）に示すように、
絶縁性スペーサ１３を形成する。次にＳｉイオンを１０
０ｋｅＶ，３×１０13ｃｍ-2で注入してゲート電極６及
び絶縁性スペーサ１３と自己整合的に高濃度注入層４ｓ
ａ，４ｄａを形成する。次に絶縁性スペーサ１３を除去
し、Ｓｉイオンを５０ｋｅＶ，１×１０13ｃｍ-2で注入
して、図２（ｅ）に示すようにゲート電極７と自己整合
的に低濃度注入層５ｓａ，５ｄａを形成する。次に、ア
ニールを行なって高濃度注入層４ｓａ，４ｄａ及び低濃
度注入層５ｓａ，５ｄａを同時に活性化することによっ
て、図１に示すように、高濃度ソース領域４ｓ及び高濃
度ドレイン領域４ｄ並びに低濃度ソース領域５ｓ及び低
濃度ドレイン領域５ｄを形成する。次に、高濃度ソース
領域４ｓ及び高濃度ドレイン領域４ｄとそれぞれオーム
性接触をなすソース電極７ｓ及びドレイン７ｄを形成す
る。
ｓ基板１の表面部にボロン・イオンの注入を利用して絶
縁領域２を形成することによって、例えば表面形状が第
１の長方形となる活性領域を区画した後、ホトレジスト
膜９をマスクにしてＢｅ+ を７０ｋｅＶ、２×１０12ｃ
ｍ-2で注入して埋め込み注入層８ａを形成する。第１の
長方形が、埋め込み注入層８ａの表面で占有される第２
の長方形と残りの第３の長方形の２つに分割されるよう
に設計された開口がホトレジスト膜９に設けられている
ものとする。次に、図２（ｂ）に示すように、ホトレジ
スト膜１０をマスクにして活性領域の表面に、Ｓｉイオ
ンを３０ｋｅＶ、８×１０12ｍｃ-2で注入して注入層３
ａを形成する。その後、埋め込み注入層８ａと注入層３
ａとを同時にアニールして活性化することにより、図２
（ｃ）に示すように、ｐ型埋め込み層８Ａとｎ型チャネ
ル層３を形成する。次に、耐熱性のＷＳｉ膜を堆積しパ
ターニングすることにより活性領域を横断するゲート電
極６を形成し、酸化シリコン膜１１を全面に堆積し、異
方性エッチングを行なって、図２（ｄ）に示すように、
絶縁性スペーサ１３を形成する。次にＳｉイオンを１０
０ｋｅＶ，３×１０13ｃｍ-2で注入してゲート電極６及
び絶縁性スペーサ１３と自己整合的に高濃度注入層４ｓ
ａ，４ｄａを形成する。次に絶縁性スペーサ１３を除去
し、Ｓｉイオンを５０ｋｅＶ，１×１０13ｃｍ-2で注入
して、図２（ｅ）に示すようにゲート電極７と自己整合
的に低濃度注入層５ｓａ，５ｄａを形成する。次に、ア
ニールを行なって高濃度注入層４ｓａ，４ｄａ及び低濃
度注入層５ｓａ，５ｄａを同時に活性化することによっ
て、図１に示すように、高濃度ソース領域４ｓ及び高濃
度ドレイン領域４ｄ並びに低濃度ソース領域５ｓ及び低
濃度ドレイン領域５ｄを形成する。次に、高濃度ソース
領域４ｓ及び高濃度ドレイン領域４ｄとそれぞれオーム
性接触をなすソース電極７ｓ及びドレイン７ｄを形成す
る。
【００２３】ｐ型埋め込み層８Ａは、高濃度ドレイン領
域４ｄの側面に接しているが、その底面には設けられて
いないので、図６の従来例に比較すると高濃度ドレイン
領域４ｄの寄生容量は低減される。本実施の形態のＧａ
Ａｓ ＭＥＳＦＥＴ（ゲート長１μｍ，ゲート幅１００
μｍ）の電流利得遮断周波数ｆＴの実測例は２０．６Ｇ
Ｈｚであり、ｐ型埋め込み層８Ａを設けない以外は同一
のもののｆＴの実測例１５．５ＧＨｚに比較して却って
大きくなっている（図６の従来例のｆＴの実測例は１
２．６ＧＨｚで、ｐ型埋め込み層８を設けていない以外
は同一のもののｆＴの実測例１５．２ＧＨｚに比較して
小さくなっていた）。
域４ｄの側面に接しているが、その底面には設けられて
いないので、図６の従来例に比較すると高濃度ドレイン
領域４ｄの寄生容量は低減される。本実施の形態のＧａ
Ａｓ ＭＥＳＦＥＴ（ゲート長１μｍ，ゲート幅１００
μｍ）の電流利得遮断周波数ｆＴの実測例は２０．６Ｇ
Ｈｚであり、ｐ型埋め込み層８Ａを設けない以外は同一
のもののｆＴの実測例１５．５ＧＨｚに比較して却って
大きくなっている（図６の従来例のｆＴの実測例は１
２．６ＧＨｚで、ｐ型埋め込み層８を設けていない以外
は同一のもののｆＴの実測例１５．２ＧＨｚに比較して
小さくなっていた）。
【００２４】ｎ型チャネル層３、低濃度ドレイン領域５
ｄ、低濃度ソース領域５ｓ及び高濃度ソース領域４ｓと
ｐ型埋め込み層８Ａとの位置関係は図６に示す従来例と
同じであるのでドレインコンダクタンスの周波数分散や
ドレインラグは従来例と同じである。図３はドレインコ
ンダクタンスの周波数依存性を示すグラフで破線は第１
の実施の形態の実施例、実線はｐ型埋め込み層のないも
のの実測例（いずれもゲート長は１μｍ、ゲート幅は１
０μｍ）とする。
ｄ、低濃度ソース領域５ｓ及び高濃度ソース領域４ｓと
ｐ型埋め込み層８Ａとの位置関係は図６に示す従来例と
同じであるのでドレインコンダクタンスの周波数分散や
ドレインラグは従来例と同じである。図３はドレインコ
ンダクタンスの周波数依存性を示すグラフで破線は第１
の実施の形態の実施例、実線はｐ型埋め込み層のないも
のの実測例（いずれもゲート長は１μｍ、ゲート幅は１
０μｍ）とする。
【００２５】ｐ型埋め込み層がないときは、ドレインコ
ンダクタンスが周波数によって変化しているのに対し、
本実施の形態では従来例と同様に変動はほとんど見られ
ず、実施の形態の構造を採用してもｐ型埋め込み層本来
の機能は失われていないことがわかる。図４（ａ），
（ｂ）はそれぞれ図１における第１の実施の形態とｐ型
埋め込み層を設けないものとのドレインラグを示すグラ
フである。ゲート−ソース間電圧を０にし、ドレイン電
圧を２Ｖから３Ｖの間でパルス幅１０ｍｓの方形波状に
変化させたときのドレイン電流の測定結果である。第１
の実施の形態では従来例と同様にオーバシュート及びア
ンダシュートは観測されなかった。図４（ａ）の方がド
レイン電流が小さいのはｐ型埋め込み層を設けることに
よりしきい値が浅くなるからである。
ンダクタンスが周波数によって変化しているのに対し、
本実施の形態では従来例と同様に変動はほとんど見られ
ず、実施の形態の構造を採用してもｐ型埋め込み層本来
の機能は失われていないことがわかる。図４（ａ），
（ｂ）はそれぞれ図１における第１の実施の形態とｐ型
埋め込み層を設けないものとのドレインラグを示すグラ
フである。ゲート−ソース間電圧を０にし、ドレイン電
圧を２Ｖから３Ｖの間でパルス幅１０ｍｓの方形波状に
変化させたときのドレイン電流の測定結果である。第１
の実施の形態では従来例と同様にオーバシュート及びア
ンダシュートは観測されなかった。図４（ａ）の方がド
レイン電流が小さいのはｐ型埋め込み層を設けることに
よりしきい値が浅くなるからである。
【００２６】本実施の形態ではｐ型埋め込み層８Ａが、
高濃度ドレイン領域４ｄに接しているが、高濃度ドレイ
ン領域４ｄの底面の一部分と接触するようにしてもｆＴ
は改善できる。更に、高濃度ドレイン領域４ｄと離れて
いてもよいが、ｎ型チャネル層３の底面全域と接触する
ようにするのが好ましい。又、半絶縁性ＧａＡｓ基板に
直接イオン注入をしてｎ型チャネル層等を設けたが、半
絶縁性ＧａＡｓ基板に高純度のノンドープＧａＡｓ層を
エピタキシャル成長させてそのノンドープＧａＡｓ層に
ｎ型チャネル層３等を形成してもよい。その場合、ノン
ドープＧａＡｓ層と半絶縁性ＧａＡｓ基板との接合面
は、ｐ型埋め込み層と離れていてもよい。又ｎ型チャネ
ル層はノンドープＧａＡｓ層にイオン注入して形成され
る。
高濃度ドレイン領域４ｄに接しているが、高濃度ドレイ
ン領域４ｄの底面の一部分と接触するようにしてもｆＴ
は改善できる。更に、高濃度ドレイン領域４ｄと離れて
いてもよいが、ｎ型チャネル層３の底面全域と接触する
ようにするのが好ましい。又、半絶縁性ＧａＡｓ基板に
直接イオン注入をしてｎ型チャネル層等を設けたが、半
絶縁性ＧａＡｓ基板に高純度のノンドープＧａＡｓ層を
エピタキシャル成長させてそのノンドープＧａＡｓ層に
ｎ型チャネル層３等を形成してもよい。その場合、ノン
ドープＧａＡｓ層と半絶縁性ＧａＡｓ基板との接合面
は、ｐ型埋め込み層と離れていてもよい。又ｎ型チャネ
ル層はノンドープＧａＡｓ層にイオン注入して形成され
る。
【００２７】更に化合物半導体としてはＧａＡｓ以外
に、ＩｎＰなどを使用してもよい。
に、ＩｎＰなどを使用してもよい。
【００２８】図５は本発明の第２の実施の形態を示す断
面図である。
面図である。
【００２９】この実施の形態は、半絶縁性ＧａＡｓ基板
１０１上に順次にエピタキシャル成長されたノンドープ
バッファ層１２０（高純度ＧａＡｓ層）、ｐ型埋め込み
層１０８Ａ（ｐ型ＧａＡｓ層）、高純度のノンドープＧ
ａＡｓ層１２１及びノンドープＧａＡｓ層１２１よりバ
ンド・ギャップの広いｎ型Ａｌx Ｇａ1-x Ａｓ層（例え
ばｘ＝０．２）でなる電子供給層１２２と、電子供給層
１２２に接触するゲート電極１０６と、ゲート電極１０
６を挟んで電子供給層１２２上に設けられたｎ型ソース
領域１０４ｓ及びｎ型ドレイン領域１０４ｄと、ｎ型ソ
ース領域１０４ｓ及びｎ型ドレイン領域１０４ｄとそれ
ぞれ直接オーム性接触するソース電極１０７ｓ及びドレ
イン電極１０７ｄとを有する電界効果トランジスタ（Ｈ
ＪＦＥＴ）において、ｎ型半導体層１２３がｎ型ドレイ
ン領域１０４ｄに接触するとともにｐ型埋め込み層１０
８Ａを貫通して設けられているというものである。ｎ型
半導体層１２３は、図７におけるｎ型ソース領域１０４
ｓ及びｎ型ドレイン領域を形成する前に電子供給層１２
２，ノンドープＧａＡｓ層１２１、ｐ型埋め込み層１０
８を貫通してＳｉイオンを注入し、アニールすることに
よって形成される。これにより、ｎ型ドレイン領域１０
４ｄ下部のｐ型埋め込み層はｎ型半導体層１２３の一部
に変換される。チャネル層は２次元電子ガス層１０３で
ある。ｎ型ドレイン領域１０４ｄの面積は例えばゲート
長０．５〜１μｍのとき、ゲート幅×５μｍノンドープ
ＧａＡｓ層１２１の厚さは例えば１００ｎｍとし、ｐ型
埋め込み層１０８Ａ（濃度１×１０18ｃｍ-3）の厚さは
例えば２０ｎｍとすると、ｎ型ドレイン領域１０４ｄ下
にｐ型埋め込み層がないことによる対向面積の減少が大
きく、ドレインの寄生容量は小さくなる。ｎ型ソース領
域１０４ｓ、ゲート電極１０６下のチャネル層（１０
３）とｐ型埋め込み層との相対位置関係は従来例と同じ
であるのでドレインコンダクタンスの周波数分散及びド
レインラグは従来例と同様に改善できるとともに、電流
利得遮断周波数ｆＴの低下を抑制できる。
１０１上に順次にエピタキシャル成長されたノンドープ
バッファ層１２０（高純度ＧａＡｓ層）、ｐ型埋め込み
層１０８Ａ（ｐ型ＧａＡｓ層）、高純度のノンドープＧ
ａＡｓ層１２１及びノンドープＧａＡｓ層１２１よりバ
ンド・ギャップの広いｎ型Ａｌx Ｇａ1-x Ａｓ層（例え
ばｘ＝０．２）でなる電子供給層１２２と、電子供給層
１２２に接触するゲート電極１０６と、ゲート電極１０
６を挟んで電子供給層１２２上に設けられたｎ型ソース
領域１０４ｓ及びｎ型ドレイン領域１０４ｄと、ｎ型ソ
ース領域１０４ｓ及びｎ型ドレイン領域１０４ｄとそれ
ぞれ直接オーム性接触するソース電極１０７ｓ及びドレ
イン電極１０７ｄとを有する電界効果トランジスタ（Ｈ
ＪＦＥＴ）において、ｎ型半導体層１２３がｎ型ドレイ
ン領域１０４ｄに接触するとともにｐ型埋め込み層１０
８Ａを貫通して設けられているというものである。ｎ型
半導体層１２３は、図７におけるｎ型ソース領域１０４
ｓ及びｎ型ドレイン領域を形成する前に電子供給層１２
２，ノンドープＧａＡｓ層１２１、ｐ型埋め込み層１０
８を貫通してＳｉイオンを注入し、アニールすることに
よって形成される。これにより、ｎ型ドレイン領域１０
４ｄ下部のｐ型埋め込み層はｎ型半導体層１２３の一部
に変換される。チャネル層は２次元電子ガス層１０３で
ある。ｎ型ドレイン領域１０４ｄの面積は例えばゲート
長０．５〜１μｍのとき、ゲート幅×５μｍノンドープ
ＧａＡｓ層１２１の厚さは例えば１００ｎｍとし、ｐ型
埋め込み層１０８Ａ（濃度１×１０18ｃｍ-3）の厚さは
例えば２０ｎｍとすると、ｎ型ドレイン領域１０４ｄ下
にｐ型埋め込み層がないことによる対向面積の減少が大
きく、ドレインの寄生容量は小さくなる。ｎ型ソース領
域１０４ｓ、ゲート電極１０６下のチャネル層（１０
３）とｐ型埋め込み層との相対位置関係は従来例と同じ
であるのでドレインコンダクタンスの周波数分散及びド
レインラグは従来例と同様に改善できるとともに、電流
利得遮断周波数ｆＴの低下を抑制できる。
【００３０】本実施の形態はＧａＡｓ−ＡｌＧａＡｓ系
ＨＪＦＥＴであるが、化合物半導体材料としてはこれに
限らないことはいうまでもない。
ＨＪＦＥＴであるが、化合物半導体材料としてはこれに
限らないことはいうまでもない。
【００３１】又、図５において、ノンドープＧａＡｓ層
１２１を設けず、ｎ型Ａｌx Ｇａ1-x Ａｓ層（１２２）
の代りにノンドープＧａＡｓ層を設けたＧａＡｓ ＭＥ
ＳＦＥＴを形成することができる。そうすると、ｎ型半
導体層１２３を設けないものより、ｆＴを改善すること
ができる。
１２１を設けず、ｎ型Ａｌx Ｇａ1-x Ａｓ層（１２２）
の代りにノンドープＧａＡｓ層を設けたＧａＡｓ ＭＥ
ＳＦＥＴを形成することができる。そうすると、ｎ型半
導体層１２３を設けないものより、ｆＴを改善すること
ができる。
【００３２】以上、ｎチャネルＦＥＴを例にあげて説明
したが、ｐチャネルＦＥＴに本発明を適用しうること
は、詳細説明を保つまでもなく明らかなことであろう。
したが、ｐチャネルＦＥＴに本発明を適用しうること
は、詳細説明を保つまでもなく明らかなことであろう。
【００３３】
【発明の効果】以上説明したように、第１導電型チャネ
ル層下に第２導電型半導体層を設けた電界効果トランジ
スタのドレイン電極とオーム性接触をなすドレイン領域
と前記第２導電型半導体層との寄生容量を低減すること
により、動作速度の低下を防止してドレインコンダクタ
ンスの周波数分散やドレインラグを改善できるという効
果がある。
ル層下に第２導電型半導体層を設けた電界効果トランジ
スタのドレイン電極とオーム性接触をなすドレイン領域
と前記第２導電型半導体層との寄生容量を低減すること
により、動作速度の低下を防止してドレインコンダクタ
ンスの周波数分散やドレインラグを改善できるという効
果がある。
【図１】本発明の第１の実施の形態を示す断面図。
【図２】本発明の第１の実施の形態の製造方法について
説明するための（ａ）〜（ｅ）に分図して示す工程順断
面図。
説明するための（ａ）〜（ｅ）に分図して示す工程順断
面図。
【図３】第１の実施の形態のドレインコンダクタンスの
周波数依存性を示すグラフ。
周波数依存性を示すグラフ。
【図４】第１の実施の形態のドレインラグを示すグラフ
（図４（ａ））及びｐ型埋め込み層のないもののドレイ
ンラグを示すグラフ（図４（ｂ））。
（図４（ａ））及びｐ型埋め込み層のないもののドレイ
ンラグを示すグラフ（図４（ｂ））。
【図５】本発明の第２の実施の形態を示す断面図。
【図６】従来のＧａＡｓＭＥＳＦＥＴを示す断面図。
【図７】従来のＨＪＦＥＴを示す断面図。
１，１０１ 半絶縁性ＧａＡｓ基板 ２，１０２ 絶縁領域 ３ ｎ型チャネル層 ３ａ 注入層 １０３ ２次元電子ガス層 ４ｄ 高濃度ｎ型ドレイン領域 ４ｄａ 高濃度注入層 １０４ａ ｎ型ドレイン領域 ４ｓ 高濃度ｎ型ソース領域 ４ｓａ 高濃度注入層 ５ｄ 低濃度ｎ型ドレイン領域 ５ｄａ 低濃度注入層 ５ｓ 低濃度ｎ型ソース領域 ５ｓａ 低濃度注入層 １０５ｓ ｎ型ソース領域 ６，１０６ ゲート電極 ７ｄ，１０７ｄ ドレイン電極 ７ｓ，１０７ｓ ソース電極 ８，８Ａ，１０８，１０８Ａ ｐ型埋め込み層 ９ ホトレジスト膜 １０ ホトレジスト膜 １１ 酸化シリコン膜 １２ ホトレジスト膜 １３ 絶縁性スペーサ １２０ ノンドープバッファ層 １２１ ノンドープＧａＡｓ層 １２２ ｎ型電子供給層 １２３ ｎ型半導体層
Claims (6)
- 【請求項１】 少なくともその下部に半絶縁性化合物半
導体領域を有する化合物半導体基板上に形成された第１
導電型チャネル層と、前記半絶縁性化合物半導体領域と
前記第１導電型チャネル層との間に設けられた第２導電
型半導体層と、前記第１導電型チャネル層に接続され、
第１導電型のキャリアを供給するソース電極と直接オー
ム性接触をなす第１導電型ソース領域及び第１導電型の
キャリアが流れ込むドレイン電極と直接オーム性接触を
なす第１導電型ドレイン領域とを有する電界効果トラン
ジスタにおいて、前記第２導電型半導体層が前記第１導
電型ドレイン領域の直下部の少なくとも一部に設けられ
ていないことを特徴とする電界効果トランジスタ。 - 【請求項２】 第２導電型半導体層が第２導電型の不純
物を選択的に導入して形成された請求項１記載の電界効
果トランジスタ。 - 【請求項３】 第２導電型半導体層がエピタキシャル層
でなり、第１導電型ドレイン領域の直下部において前記
エピタキシャル層が第１導電型不純物の導入により第１
導電型に変換されている請求項１記載の電界効果トラン
ジスタ。 - 【請求項４】 第２導電型半導体層が第１導電型ソース
領域の下部に延在している請求項１，２又は３記載の電
界効果トランジスタ。 - 【請求項５】 半絶縁性化合物半導体基板の表面部に形
成された第１導電型チャネル層と、前記第１導電型チャ
ネル層にショットキー接合するゲート電極と、前記ゲー
ト電極を挟んで設けられた低濃度第１導電型ソース領域
及び低濃度第１導電型ドレイン領域と、前記低濃度第１
導電型ソース領域に連結する高濃度第１導電型ソース領
域及び前記低濃度第１導電型ドレイン領域に連結する高
濃度第１導電型ドレイン領域と、前記高濃度第１導電型
ソース領域及び高濃度第１導電型ドレイン領域とそれぞ
れオーム性接触をなすソース電極及びドレイン電極とを
有し、前記高濃度第１導電型ソース領域、低濃度第１導
電型ソース領域、第１導電型チャネル層及び低濃度第１
導電型ドレイン領域が第２導電型半導体層の表面部に設
けられ、前記第２導電型半導体層が前記高濃度第１導電
型ドレイン領域の直下部の少なくとも一部には設けられ
ていないことを特徴とする電界効果トランジスタ。 - 【請求項６】 半絶縁性化合物半導体基板上に順次にエ
ピタキシャル成長されたノンドープバッファ層、第２導
電型半導体層、ノンドープ半導体層及び前記ノンドープ
半導体層よりバンド・ギャップの広い第１導電型半導体
層でなるキャリア供給層と、前記キャリア供給層に接触
するゲート電極と、前記ゲート電極を挟んで前記キャリ
ア供給層上に設けられた第１導電型ソース領域及び第１
導電型ドレイン領域と、前記第１導電型ソース領域及び
第１導電型ドレイン領域とそれぞれ直接オーム性接触す
るソース電極及びドレイン電極とを有する電界効果トラ
ンジスタにおいて、第１導電型半導体層が前記第１導電
型ドレイン領域に接触するとともに前記第２導電型半導
体層を貫通して設けられていることを特徴とする電界効
果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9075233A JPH10270462A (ja) | 1997-03-27 | 1997-03-27 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9075233A JPH10270462A (ja) | 1997-03-27 | 1997-03-27 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10270462A true JPH10270462A (ja) | 1998-10-09 |
Family
ID=13570306
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9075233A Pending JPH10270462A (ja) | 1997-03-27 | 1997-03-27 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10270462A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009110254A1 (ja) * | 2008-03-04 | 2009-09-11 | 日本電気株式会社 | 電界効果トランジスタ及びその製造方法 |
| JP2023029379A (ja) * | 2016-06-24 | 2023-03-03 | ウルフスピード インコーポレイテッド | シリコンカーバイド基板に深く注入されたｐ－型層を有する窒化ガリウム高電子移動度トランジスタ |
-
1997
- 1997-03-27 JP JP9075233A patent/JPH10270462A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009110254A1 (ja) * | 2008-03-04 | 2009-09-11 | 日本電気株式会社 | 電界効果トランジスタ及びその製造方法 |
| US8378387B2 (en) | 2008-03-04 | 2013-02-19 | Nec Corporation | Field effect transistor and method of manufacturing the same |
| JP5383652B2 (ja) * | 2008-03-04 | 2014-01-08 | ルネサスエレクトロニクス株式会社 | 電界効果トランジスタ及びその製造方法 |
| JP2023029379A (ja) * | 2016-06-24 | 2023-03-03 | ウルフスピード インコーポレイテッド | シリコンカーバイド基板に深く注入されたｐ－型層を有する窒化ガリウム高電子移動度トランジスタ |
| JP2024156010A (ja) * | 2016-06-24 | 2024-10-31 | ウルフスピード インコーポレイテッド | シリコンカーバイド基板に深く注入されたｐ－型層を有する窒化ガリウム高電子移動度トランジスタ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19991026 |