JPH04225533A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPH04225533A JPH04225533A JP2407762A JP40776290A JPH04225533A JP H04225533 A JPH04225533 A JP H04225533A JP 2407762 A JP2407762 A JP 2407762A JP 40776290 A JP40776290 A JP 40776290A JP H04225533 A JPH04225533 A JP H04225533A
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- gate
- fet
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/061—Manufacture or treatment of FETs having Schottky gates
- H10D30/0612—Manufacture or treatment of FETs having Schottky gates of lateral single-gate Schottky FETs
- H10D30/0616—Manufacture or treatment of FETs having Schottky gates of lateral single-gate Schottky FETs using processes wherein the final gate is made before the completion of the source and drain regions, e.g. gate-first processes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/213—Channel regions of field-effect devices
- H10D62/221—Channel regions of field-effect devices of FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
- H10D30/87—FETs having Schottky gate electrodes, e.g. metal-semiconductor FETs [MESFET]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/60—Impurity distributions or concentrations
- H10D62/605—Planar doped, e.g. atomic-plane doped or delta-doped
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は電界効果トランジスタ（
ＦＥＴ）に関し、特に、集積化に適し高出力で高利得な
電界効果トランジスタの構造に関するものである。
ＦＥＴ）に関し、特に、集積化に適し高出力で高利得な
電界効果トランジスタの構造に関するものである。
【０００２】
【従来の技術】近年、情報ネットワークシステムの急速
な展開が図られる中で、衛星通信システムの需要も急増
し、周波数帯も高周波化されつつある。高周波用ＦＥＴ
、特に、ＧａＡｓからなるショットキバリア型ＦＥＴ（
ＭＥＳＦＥＴ）は、高周波回路において従来から用いら
れているＳｉバイポーラトランジスタの特性限界を打破
し得るトランジスタとして実用化されている。最近では
、システムの小形化、低価格化、高性能化を図るため、
高周波信号を低周波信号に変換するダウンコンバータ初
段増幅部の集積化（ＭＭＩＣ化（マイクロ波モノリシッ
ク集積回路）；Ｍｉｃｒｏｗａｖｅ Ｍｏｎｏｌｉｔｈ
ｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ ）が進
められている。
な展開が図られる中で、衛星通信システムの需要も急増
し、周波数帯も高周波化されつつある。高周波用ＦＥＴ
、特に、ＧａＡｓからなるショットキバリア型ＦＥＴ（
ＭＥＳＦＥＴ）は、高周波回路において従来から用いら
れているＳｉバイポーラトランジスタの特性限界を打破
し得るトランジスタとして実用化されている。最近では
、システムの小形化、低価格化、高性能化を図るため、
高周波信号を低周波信号に変換するダウンコンバータ初
段増幅部の集積化（ＭＭＩＣ化（マイクロ波モノリシッ
ク集積回路）；Ｍｉｃｒｏｗａｖｅ Ｍｏｎｏｌｉｔｈ
ｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ ）が進
められている。
【０００３】ところでＧａＡｓＭＥＳＦＥＴの高出力化
、高効率化を図るためには、ソース電極、ゲート電極間
の抵抗すなわちソ−ス抵抗（Ｒｓ ）を低減させてトラ
ンスコンダクタンス（ｇｍ ）を向上させると共に、ゲ
ート電極、ドレイン電極間におけるドレイン耐圧を増大
させることが重要である。このため、特開昭６１ー１７
７７７９号公報にも開示されているように、通常の高出
力ＭＥＳＦＥＴでは、ソース抵抗Ｒｓ の低減化を図る
ため、図７に示される構造が採用されている。つまり、
リセス構造といわれるゲート電極構造が採用されており
、ソース電極１とドレイン電極２との間に所定の深さの
掘り込み（リセス）３が形成され、ゲート電極４はこの
リセス３の底面に形成されている。さらに、ドレイン耐
圧の増大を図るため、ゲート電極４はソース電極１側に
オフセットされ、ゲート電極４とドレイン電極２との間
隔が広がった素子構造になっている。
、高効率化を図るためには、ソース電極、ゲート電極間
の抵抗すなわちソ−ス抵抗（Ｒｓ ）を低減させてトラ
ンスコンダクタンス（ｇｍ ）を向上させると共に、ゲ
ート電極、ドレイン電極間におけるドレイン耐圧を増大
させることが重要である。このため、特開昭６１ー１７
７７７９号公報にも開示されているように、通常の高出
力ＭＥＳＦＥＴでは、ソース抵抗Ｒｓ の低減化を図る
ため、図７に示される構造が採用されている。つまり、
リセス構造といわれるゲート電極構造が採用されており
、ソース電極１とドレイン電極２との間に所定の深さの
掘り込み（リセス）３が形成され、ゲート電極４はこの
リセス３の底面に形成されている。さらに、ドレイン耐
圧の増大を図るため、ゲート電極４はソース電極１側に
オフセットされ、ゲート電極４とドレイン電極２との間
隔が広がった素子構造になっている。
【０００４】しかし、このような素子構造においては、
ゲートバイアスの浅い側、つまり、ゲート電圧が負の値
でその絶対値が小さい電圧範囲で長ゲート効果と呼ばれ
る現象が発生する。この長ゲート効果とは、ドレイン電
極２側の表面空乏層に起因して実効ゲート長が増大する
現象であり、例えば電子通信学会技術報告（ＥＤ８６−
１４２，１９８６）に詳細に報告されている。この長ゲ
ート効果によりトランスコンダクタンスｇｍ が低下す
ることが知られている。このため、長ゲート効果を改善
する手段として特開平１−２６０８６１号公報に開示さ
れた、図８に示される構造のＭＥＳＦＥＴが提案された
。すなわち、ソース電極５とドレイン電極６とに挾まれ
た動作層７にはリセス８が形成され、この底面にゲート
電極９が形成されているが、このリセス８はドレイン電
極６側の側壁が階段状になっている。リセス６の側壁を
このような２段形状にすることによって、長ゲート効果
が防止されている。
ゲートバイアスの浅い側、つまり、ゲート電圧が負の値
でその絶対値が小さい電圧範囲で長ゲート効果と呼ばれ
る現象が発生する。この長ゲート効果とは、ドレイン電
極２側の表面空乏層に起因して実効ゲート長が増大する
現象であり、例えば電子通信学会技術報告（ＥＤ８６−
１４２，１９８６）に詳細に報告されている。この長ゲ
ート効果によりトランスコンダクタンスｇｍ が低下す
ることが知られている。このため、長ゲート効果を改善
する手段として特開平１−２６０８６１号公報に開示さ
れた、図８に示される構造のＭＥＳＦＥＴが提案された
。すなわち、ソース電極５とドレイン電極６とに挾まれ
た動作層７にはリセス８が形成され、この底面にゲート
電極９が形成されているが、このリセス８はドレイン電
極６側の側壁が階段状になっている。リセス６の側壁を
このような２段形状にすることによって、長ゲート効果
が防止されている。
【０００５】一方、ゲート電極部にリセス構造を採用し
ないプラナー型の構造を持った高周波用ＭＥＳＦＥＴも
ある。このＭＥＳＦＥＴにおいては、ゲート電極に対し
て自己整合的に不純物がイオン注入され、動作層のソー
ス抵抗が低減されている。ゲート電極部にこのようなプ
ラナー型の構造を持ったＭＥＳＦＥＴを集積化した報告
は下記の文献ＧａＡｓ ＩＣ Ｓｙｍｐｏｓｉｕｍ
Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ，（１９８７
）の４５〜４８ページおよび４９〜５２ページに示され
ている。 また、この他にも本発明者らによって開発されたプラナ
ー型のゲート電極構造を持つＭＥＳＦＥＴがあり、次の
文献ＩＥＥＥ ＭＴＴ−Ｓ Ｉｎｔｅｒｎａｔｉｏ
ｎａｌ Ｍｉｃｒｏｗａｖｅ Ｓｙｍｐｏｓｉｕｍ
ｕ Ｄｉｇｅｓｔ，１９９０の１０８１〜１０８４ペ
ージに示されている。このＭＥＳＦＥＴでは、キャリア
密度の高い薄層化されたチャンネル層、およびこのチャ
ンネル層上に形成されたキャリア密度の低いキャップ層
を有するパルスドープ構造のエピタキシャルウエハが使
用される。 また、このようなパルスドープ構造を有するプラナー型
ＦＥＴを集積化した報告が次の文献ＧａＡｓ ＩＣ Ｓ
ｙｍｐｏｓｉｕｍ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ
，１９９０の２３７〜２４０ページに開示されている。
ないプラナー型の構造を持った高周波用ＭＥＳＦＥＴも
ある。このＭＥＳＦＥＴにおいては、ゲート電極に対し
て自己整合的に不純物がイオン注入され、動作層のソー
ス抵抗が低減されている。ゲート電極部にこのようなプ
ラナー型の構造を持ったＭＥＳＦＥＴを集積化した報告
は下記の文献ＧａＡｓ ＩＣ Ｓｙｍｐｏｓｉｕｍ
Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ，（１９８７
）の４５〜４８ページおよび４９〜５２ページに示され
ている。 また、この他にも本発明者らによって開発されたプラナ
ー型のゲート電極構造を持つＭＥＳＦＥＴがあり、次の
文献ＩＥＥＥ ＭＴＴ−Ｓ Ｉｎｔｅｒｎａｔｉｏ
ｎａｌ Ｍｉｃｒｏｗａｖｅ Ｓｙｍｐｏｓｉｕｍ
ｕ Ｄｉｇｅｓｔ，１９９０の１０８１〜１０８４ペ
ージに示されている。このＭＥＳＦＥＴでは、キャリア
密度の高い薄層化されたチャンネル層、およびこのチャ
ンネル層上に形成されたキャリア密度の低いキャップ層
を有するパルスドープ構造のエピタキシャルウエハが使
用される。 また、このようなパルスドープ構造を有するプラナー型
ＦＥＴを集積化した報告が次の文献ＧａＡｓ ＩＣ Ｓ
ｙｍｐｏｓｉｕｍ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ
，１９９０の２３７〜２４０ページに開示されている。
【０００６】
【発明が解決しようとする課題】しかしながら、このよ
うな上記従来の各ＦＥＴには次のような技術的課題が有
った。つまり、図８に示されるリセス構造を有するＭＥ
ＳＦＥＴにおいては、図７に示されるリセス構造ＦＥＴ
が持つ長ゲート効果の発生という欠点は解消された。し
かし、ゲート電極部に本来的にリセス構造が採用されて
いるため、製造されて得られるＦＥＴの均一性や再現性
は良くなかった。これは、掘り込み３，８を形成する際
のリセスエッチングの制御性が悪いためであり、エッチ
ング深さにバラツキを生じるためである。特に、このよ
うなＭＥＳＦＥＴを高出力用集積回路素子として半導体
基板上に集積化すると、歩留まりが低くなり、生産性が
悪くなる。
うな上記従来の各ＦＥＴには次のような技術的課題が有
った。つまり、図８に示されるリセス構造を有するＭＥ
ＳＦＥＴにおいては、図７に示されるリセス構造ＦＥＴ
が持つ長ゲート効果の発生という欠点は解消された。し
かし、ゲート電極部に本来的にリセス構造が採用されて
いるため、製造されて得られるＦＥＴの均一性や再現性
は良くなかった。これは、掘り込み３，８を形成する際
のリセスエッチングの制御性が悪いためであり、エッチ
ング深さにバラツキを生じるためである。特に、このよ
うなＭＥＳＦＥＴを高出力用集積回路素子として半導体
基板上に集積化すると、歩留まりが低くなり、生産性が
悪くなる。
【０００７】一方、ゲート電極部にこのようなリセス構
造を採用しないプラナー構造のＭＥＳＦＥＴにおいては
、上記のようなリセスエッチングに起因する均一性，再
現性の問題は生じないが、図７に示されるリセス構造Ｆ
ＥＴが持つ問題と同様な問題が生じた。つまり、ＦＥＴ
の高出力化およびドレイン耐圧の増大を図るためには、
前記のように、ゲート電極をドレイン電極側のｎ＋ イ
オン注入層（動作層）から遠ざければよい。しかし、こ
のような構造においては、前述したようにゲートバイア
スの浅い側で長ゲ−ト効果が発生し、トランスコンダク
タンスｇｍ が低下してしまう。また、このようなプラ
ナー型のゲート電極構造をもつＭＥＳＦＥＴにおいては
、リセス構造ＭＥＳＦＥＴにおける有効な防止手段、つ
まり、図８に示されるようなリセスの側壁を２段形状に
するといった有効な手段がなかった。
造を採用しないプラナー構造のＭＥＳＦＥＴにおいては
、上記のようなリセスエッチングに起因する均一性，再
現性の問題は生じないが、図７に示されるリセス構造Ｆ
ＥＴが持つ問題と同様な問題が生じた。つまり、ＦＥＴ
の高出力化およびドレイン耐圧の増大を図るためには、
前記のように、ゲート電極をドレイン電極側のｎ＋ イ
オン注入層（動作層）から遠ざければよい。しかし、こ
のような構造においては、前述したようにゲートバイア
スの浅い側で長ゲ−ト効果が発生し、トランスコンダク
タンスｇｍ が低下してしまう。また、このようなプラ
ナー型のゲート電極構造をもつＭＥＳＦＥＴにおいては
、リセス構造ＭＥＳＦＥＴにおける有効な防止手段、つ
まり、図８に示されるようなリセスの側壁を２段形状に
するといった有効な手段がなかった。
【０００８】本発明はこのような課題を解消し、集積化
に適したプラナー型のゲート構造を持ち、かつ、長ゲー
ト効果を抑制するような構造を持った高出力のＦＥＴを
提供することを目的とする。
に適したプラナー型のゲート構造を持ち、かつ、長ゲー
ト効果を抑制するような構造を持った高出力のＦＥＴを
提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明は、不純物濃度の
高い薄層化されたチャンネル層と、このチャンネル層上
に形成されたキャップ層とを備えて形成されたＦＥＴに
おいて、キャップ層は不純物が添加されたドーピング層
を有し、このドーピング層の厚さおよび不純物濃度は、
半導体基板表面の界面準位に起因する表面空乏層によっ
てドーピング層自身が空乏化され、かつ、この表面空乏
層がチャンネル層にまで広がらない所定の厚さおよび所
定の不純物濃度であることを特徴とするものである。
高い薄層化されたチャンネル層と、このチャンネル層上
に形成されたキャップ層とを備えて形成されたＦＥＴに
おいて、キャップ層は不純物が添加されたドーピング層
を有し、このドーピング層の厚さおよび不純物濃度は、
半導体基板表面の界面準位に起因する表面空乏層によっ
てドーピング層自身が空乏化され、かつ、この表面空乏
層がチャンネル層にまで広がらない所定の厚さおよび所
定の不純物濃度であることを特徴とするものである。
【００１０】
【作用】表面空乏層の基板表面から深部へ向けてのひろ
がりはこのドーピング層によって阻止され、チャンネル
層は表面空乏層の影響を受けなくなり、ゲート電極下の
空乏層のみがチャンネル層に影響するようになる。また
、この際、ドーピング層自身は表面空乏層によって空乏
化され、ゲート・ドレイン間の絶縁性は低下しない。
がりはこのドーピング層によって阻止され、チャンネル
層は表面空乏層の影響を受けなくなり、ゲート電極下の
空乏層のみがチャンネル層に影響するようになる。また
、この際、ドーピング層自身は表面空乏層によって空乏
化され、ゲート・ドレイン間の絶縁性は低下しない。
【００１１】また、平坦なキャップ層上にゲート電極が
形成され、プラナー構造のＦＥＴが形成される。
形成され、プラナー構造のＦＥＴが形成される。
【００１２】
【実施例】図１は本発明の一実施例によるＭＥＳＦＥＴ
の構造を示す断面図であり、このＭＥＳＦＥＴの製造方
法は図２の各製造工程におけるＦＥＴ断面図に示される
。以下にこの製造方法について説明する。
の構造を示す断面図であり、このＭＥＳＦＥＴの製造方
法は図２の各製造工程におけるＦＥＴ断面図に示される
。以下にこの製造方法について説明する。
【００１３】最初に、半絶縁性ＧａＡｓ半導体基板１１
上にノンドープのＧａＡｓバッファ層１２が形成される
（図２（ａ）参照）。このバッファ層１２の形成には、
ＭＢＥ（分子線エピタキシ）法やＯＭＶＰＥ（有機金属
気相エピタキシャル）法などの結晶成長技術が用いられ
、後述するチャンネル層１３のキャリアの閉じ込め性を
向上させるため、Ｖ族原料とＩＩＩ 族原料との各供給
比が制御されて導電型はｐ型に形成される。このＧａＡ
ｓバッファ層１２のキャリア密度は、例えば２．５×１
０１５［ｃｍ−３］に設定される。
上にノンドープのＧａＡｓバッファ層１２が形成される
（図２（ａ）参照）。このバッファ層１２の形成には、
ＭＢＥ（分子線エピタキシ）法やＯＭＶＰＥ（有機金属
気相エピタキシャル）法などの結晶成長技術が用いられ
、後述するチャンネル層１３のキャリアの閉じ込め性を
向上させるため、Ｖ族原料とＩＩＩ 族原料との各供給
比が制御されて導電型はｐ型に形成される。このＧａＡ
ｓバッファ層１２のキャリア密度は、例えば２．５×１
０１５［ｃｍ−３］に設定される。
【００１４】次に、キャリア密度が４×１０１８［ｃｍ
−３］と高く、厚さが２００オングストロームと薄層化
されたＳｉドープＧａＡｓチャンネル層１３がバッファ
層１２上に形成される。引き続いて、このチャンネル層
１３上に導電型がｎ型でキャリア密度が１×１０１５［
ｃｍ−３］以下のノンドープＧａＡｓ層１４が１５０オ
ングストロームの厚さに形成される（同図（ｂ）参照）
。これら各層１３，１４の形成にも、ＭＢＥ法やＯＭＶ
ＰＥ法などの結晶成長技術が用いられる。
−３］と高く、厚さが２００オングストロームと薄層化
されたＳｉドープＧａＡｓチャンネル層１３がバッファ
層１２上に形成される。引き続いて、このチャンネル層
１３上に導電型がｎ型でキャリア密度が１×１０１５［
ｃｍ−３］以下のノンドープＧａＡｓ層１４が１５０オ
ングストロームの厚さに形成される（同図（ｂ）参照）
。これら各層１３，１４の形成にも、ＭＢＥ法やＯＭＶ
ＰＥ法などの結晶成長技術が用いられる。
【００１５】次に、ノンドープ層１４上にキャリア密度
が４×１０１８［ｃｍ−３］で、厚さが５０オングスト
ロームのＳｉドープＧａＡｓ層であるドーピング層１５
が形成される。そして、このドーピング層１５上に導電
型がｎ型でキャリア密度が１×１０１５［ｃｍ−３］以
下のノンドープ層１６が２００オングストロームの厚さ
に形成される（同図（ｃ）参照）。これら各層１５，１
６の形成にも、上記と同様な結晶成長技術が用いられる
。チャンネル層１３上に形成されたノンドープ層１４、
ドーピング層１５およびノンドープ層１６はキャップ層
を構成するものである。また、このキャップ層における
ドーピング層１５の上記の厚さおよび不純物濃度は、基
板表面の界面準位に起因する表面空乏層によってドーピ
ング層１５自身が空乏化され、かつ、この表面空乏層が
チャンネル層１３にまで広がらないものとなっている。
が４×１０１８［ｃｍ−３］で、厚さが５０オングスト
ロームのＳｉドープＧａＡｓ層であるドーピング層１５
が形成される。そして、このドーピング層１５上に導電
型がｎ型でキャリア密度が１×１０１５［ｃｍ−３］以
下のノンドープ層１６が２００オングストロームの厚さ
に形成される（同図（ｃ）参照）。これら各層１５，１
６の形成にも、上記と同様な結晶成長技術が用いられる
。チャンネル層１３上に形成されたノンドープ層１４、
ドーピング層１５およびノンドープ層１６はキャップ層
を構成するものである。また、このキャップ層における
ドーピング層１５の上記の厚さおよび不純物濃度は、基
板表面の界面準位に起因する表面空乏層によってドーピ
ング層１５自身が空乏化され、かつ、この表面空乏層が
チャンネル層１３にまで広がらないものとなっている。
【００１６】次に、このような積層構造を持つエピタキ
シャルウエハ上に、蒸着技術、リソグラフィ技術および
エッチング技術等を用いてゲート電極１７が形成される
。その後、ゲート電極１７の側壁に酸化物等が形成され
、この酸化物等をマスクにして基板表面にＳｉイオンが
選択的にイオン注入される。このイオン注入により、ｎ
＋ 型のＳｉイオン注入層１８，１９が形成される（同
図（ｄ）参照）。この際、ドレイン側のイオン注入層１
８はゲート電極１７から遠ざけられた位置に形成される
。
シャルウエハ上に、蒸着技術、リソグラフィ技術および
エッチング技術等を用いてゲート電極１７が形成される
。その後、ゲート電極１７の側壁に酸化物等が形成され
、この酸化物等をマスクにして基板表面にＳｉイオンが
選択的にイオン注入される。このイオン注入により、ｎ
＋ 型のＳｉイオン注入層１８，１９が形成される（同
図（ｄ）参照）。この際、ドレイン側のイオン注入層１
８はゲート電極１７から遠ざけられた位置に形成される
。
【００１７】最後に、同様な蒸着技術やリソグラフィ技
術等が用いられ、各イオン注入層１８，１９にオーミッ
ク接触してドレイン電極２０，ソース電極２１が形成さ
れる。この電極形成により、図１に示される構造のＭＥ
ＳＦＥＴが完成されることになる。
術等が用いられ、各イオン注入層１８，１９にオーミッ
ク接触してドレイン電極２０，ソース電極２１が形成さ
れる。この電極形成により、図１に示される構造のＭＥ
ＳＦＥＴが完成されることになる。
【００１８】このような構造をした本実施例によるＭＥ
ＳＦＥＴにおいては、平坦なキャップ層上にゲート電極
１７が形成されており、プラナー構造のＭＥＳＦＥＴが
形成されている。このため、ゲート電極部にリセス構造
を採用するＦＥＴが有する欠点、つまり、リセスエッチ
ングに起因する均一性，再現性の悪さにより製造歩留ま
りが低下するといった欠点はなくなる。
ＳＦＥＴにおいては、平坦なキャップ層上にゲート電極
１７が形成されており、プラナー構造のＭＥＳＦＥＴが
形成されている。このため、ゲート電極部にリセス構造
を採用するＦＥＴが有する欠点、つまり、リセスエッチ
ングに起因する均一性，再現性の悪さにより製造歩留ま
りが低下するといった欠点はなくなる。
【００１９】次に、このような本実施例によるＭＥＳＦ
ＥＴの動作について、従来技術によるＭＥＳＦＥＴのも
のと比較しつつ、図３〜図５を用いて以下に説明する。
ＥＴの動作について、従来技術によるＭＥＳＦＥＴのも
のと比較しつつ、図３〜図５を用いて以下に説明する。
【００２０】ここで、これら各図の（ａ）には本実施例
によるＭＥＳＦＥＴが示されており、第１図と同一部分
については同符号を用いてその説明は省略する。また、
これら各図の（ｂ）には従来技術によるプラナー構造の
ＭＥＳＦＥＴが示されている。この従来のＭＥＳＦＥＴ
は、ＧａＡｓ半導体基板３１上に本実施例によるチャン
ネル層１３と同様なチャンネル層３２が形成されており
、このチャンネル層３２上には低不純物濃度のキャップ
層３３が形成されている。このキャップ層３３の両端部
には本実施例におけるイオン注入層１８，１９と同様な
イオン注入層３４，３５が形成されており、また、本実
施例における各電極と同様な相対的位置にゲート電極３
６，ドレイン電極３７およびソース電極３８が本実施例
の場合と同様に形成されている。なお、図４および図５
では図面の見易さから各符号を省略しているが、図３の
場合と同様な符号が各部位に付される。
によるＭＥＳＦＥＴが示されており、第１図と同一部分
については同符号を用いてその説明は省略する。また、
これら各図の（ｂ）には従来技術によるプラナー構造の
ＭＥＳＦＥＴが示されている。この従来のＭＥＳＦＥＴ
は、ＧａＡｓ半導体基板３１上に本実施例によるチャン
ネル層１３と同様なチャンネル層３２が形成されており
、このチャンネル層３２上には低不純物濃度のキャップ
層３３が形成されている。このキャップ層３３の両端部
には本実施例におけるイオン注入層１８，１９と同様な
イオン注入層３４，３５が形成されており、また、本実
施例における各電極と同様な相対的位置にゲート電極３
６，ドレイン電極３７およびソース電極３８が本実施例
の場合と同様に形成されている。なお、図４および図５
では図面の見易さから各符号を省略しているが、図３の
場合と同様な符号が各部位に付される。
【００２１】図３は、これらＭＥＳＦＥＴの各ゲート電
極１７，３６に各ソース電極２１，３８に対して同一の
負のゲート電圧Ｖｇ が印加され、ゲート直下の空乏層
がチャンネルを完全に閉ざしている状態を表している。 つまり、同図（ａ）の本実施例によるＦＥＴにおいては
ゲート電極１７の直下の斜線で図示される空乏層がチャ
ンネル層１３を完全に閉ざし、同図（ｂ）の従来のＦＥ
Ｔにおいてもゲート電極３６の直下の斜線で図示される
空乏層がチャンネル層３２を完全に閉ざしている。ここ
で、各ＦＥＴにおけるゲート電極１７，３６とドレイン
電極側のｎ＋ 型のＳｉイオン注入層１８、３４との間
には、表面の界面準位に起因する表面空乏層が形成され
ていて、ゲート電極直下の空乏層と一体となっている。
極１７，３６に各ソース電極２１，３８に対して同一の
負のゲート電圧Ｖｇ が印加され、ゲート直下の空乏層
がチャンネルを完全に閉ざしている状態を表している。 つまり、同図（ａ）の本実施例によるＦＥＴにおいては
ゲート電極１７の直下の斜線で図示される空乏層がチャ
ンネル層１３を完全に閉ざし、同図（ｂ）の従来のＦＥ
Ｔにおいてもゲート電極３６の直下の斜線で図示される
空乏層がチャンネル層３２を完全に閉ざしている。ここ
で、各ＦＥＴにおけるゲート電極１７，３６とドレイン
電極側のｎ＋ 型のＳｉイオン注入層１８、３４との間
には、表面の界面準位に起因する表面空乏層が形成され
ていて、ゲート電極直下の空乏層と一体となっている。
【００２２】図４は、図３に示された状態の各ＦＥＴに
おいて、ゲート・バイアス電圧Ｖｇを浅い側に振ってい
った場合の各空乏層の状態を表している。ゲート直下の
各空乏層は各ゲート電極１７，３６に蓄積される負電荷
の減少に伴って浅くなり、各電流チャンネル層１３，３
２のチャンネルが開き出す。この状態でドレイン電極２
０，３７に適当な電圧が印加されると、各ドレイン・ソ
ース間には印加電圧に応じた電流が流れ始める。
おいて、ゲート・バイアス電圧Ｖｇを浅い側に振ってい
った場合の各空乏層の状態を表している。ゲート直下の
各空乏層は各ゲート電極１７，３６に蓄積される負電荷
の減少に伴って浅くなり、各電流チャンネル層１３，３
２のチャンネルが開き出す。この状態でドレイン電極２
０，３７に適当な電圧が印加されると、各ドレイン・ソ
ース間には印加電圧に応じた電流が流れ始める。
【００２３】図５は、図４の状態からさらにゲート・バ
イアス電圧Ｖｇ を各ＦＥＴについて同様に浅い側に振
った場合の各空乏層の状態を表している。ゲート電圧Ｖ
ｇ の絶対値が減少していってある値に達すると、図５
（ｂ）に示される従来のＭＥＳＦＥＴでは、ゲート電極
３６直下の空乏層の深さと、チャンネル層３２にまで広
がっているドレイン電極３７側の表面空乏層の深さとが
ほぼ等しくなる。この結果、図４（ｂ）に示された短か
った実効ゲート長Ｌａは図５（ｂ）に示される長い実効
ゲート長Ｌｂになり、長ゲート効果が現れる。このため
、この長ゲート効果により、従来のＭＥＳＦＥＴにおけ
るトランスコンダクタンスｇｍ の値は低下し、高周波
特性が悪化してしまう。
イアス電圧Ｖｇ を各ＦＥＴについて同様に浅い側に振
った場合の各空乏層の状態を表している。ゲート電圧Ｖ
ｇ の絶対値が減少していってある値に達すると、図５
（ｂ）に示される従来のＭＥＳＦＥＴでは、ゲート電極
３６直下の空乏層の深さと、チャンネル層３２にまで広
がっているドレイン電極３７側の表面空乏層の深さとが
ほぼ等しくなる。この結果、図４（ｂ）に示された短か
った実効ゲート長Ｌａは図５（ｂ）に示される長い実効
ゲート長Ｌｂになり、長ゲート効果が現れる。このため
、この長ゲート効果により、従来のＭＥＳＦＥＴにおけ
るトランスコンダクタンスｇｍ の値は低下し、高周波
特性が悪化してしまう。
【００２４】これに対して図５（ａ）の本実施例による
ＭＥＳＦＥＴにおいては、表面空乏層の基板表面から深
部へ向けての成長はドーピング層１５によって阻止され
ている。このため、ドレイン電極２０側のチャンネル層
１３は表面空乏層の影響を受けず、ゲート電極１７の直
下の空乏層のみがチャンネル層１３に影響している。従
って、実効ゲート長Ｌｃは変化せず、従来技術によるＦ
ＥＴのように長ゲート効果は現れない。このため、チャ
ンネル層１３に形成される電流チャネルが完全に開き、
電流が飽和するまで、トランスコンダクタンスｇｍ の
値は高いままに維持される。この結果、高周波特性は良
好な状態に保たれる。また、この際、ドーピング層１５
自身は表面空乏層によって完全に空乏化されているため
、ゲート電極１７およびドレイン電極２０間の絶縁性は
低下しない。このため、本実施例によるＦＥＴにおいて
は、ドレイン耐圧を高いままに維持することが可能にな
っている。
ＭＥＳＦＥＴにおいては、表面空乏層の基板表面から深
部へ向けての成長はドーピング層１５によって阻止され
ている。このため、ドレイン電極２０側のチャンネル層
１３は表面空乏層の影響を受けず、ゲート電極１７の直
下の空乏層のみがチャンネル層１３に影響している。従
って、実効ゲート長Ｌｃは変化せず、従来技術によるＦ
ＥＴのように長ゲート効果は現れない。このため、チャ
ンネル層１３に形成される電流チャネルが完全に開き、
電流が飽和するまで、トランスコンダクタンスｇｍ の
値は高いままに維持される。この結果、高周波特性は良
好な状態に保たれる。また、この際、ドーピング層１５
自身は表面空乏層によって完全に空乏化されているため
、ゲート電極１７およびドレイン電極２０間の絶縁性は
低下しない。このため、本実施例によるＦＥＴにおいて
は、ドレイン耐圧を高いままに維持することが可能にな
っている。
【００２５】図６は、このようにゲート・バイアスを変
化させた場合における、トランスコンダクタンスｇｍ
のゲート電圧依存特性を模式的に示すグラフである。同
図の横軸はゲート電圧Ｖｇ ［Ｖ］，縦軸はトランスコ
ンダクタスｇｍ ［ｍｓ／ｍｍ］を示している。また、
実線で示される特性曲線４１は本実施例によるＭＥＳＦ
ＥＴの特性、点線で示される特性曲線４２は従来技術に
よるＭＥＳＦＥＴの特性を表している。同図から理解さ
れるように、従来のＭＥＳＦＥＴにおいてはゲート・バ
イアスの浅い側、つまり、ゲート電圧が０［Ｖ］に近い
側でトランスコンダクタンスｇｍ の値が低下している
。これは、前述したようにゲート・バイアスの浅い側で
長ゲート効果が発生するからである。これに対して、本
実施例によるＭＥＳＦＥＴにおいては、ゲート・バイア
スが浅くなってもトランスコンダクタンスｇｍの値は低
下せず、高いままの一定値に維持されている。
化させた場合における、トランスコンダクタンスｇｍ
のゲート電圧依存特性を模式的に示すグラフである。同
図の横軸はゲート電圧Ｖｇ ［Ｖ］，縦軸はトランスコ
ンダクタスｇｍ ［ｍｓ／ｍｍ］を示している。また、
実線で示される特性曲線４１は本実施例によるＭＥＳＦ
ＥＴの特性、点線で示される特性曲線４２は従来技術に
よるＭＥＳＦＥＴの特性を表している。同図から理解さ
れるように、従来のＭＥＳＦＥＴにおいてはゲート・バ
イアスの浅い側、つまり、ゲート電圧が０［Ｖ］に近い
側でトランスコンダクタンスｇｍ の値が低下している
。これは、前述したようにゲート・バイアスの浅い側で
長ゲート効果が発生するからである。これに対して、本
実施例によるＭＥＳＦＥＴにおいては、ゲート・バイア
スが浅くなってもトランスコンダクタンスｇｍの値は低
下せず、高いままの一定値に維持されている。
【００２６】
【発明の効果】以上説明したように本発明によれば、表
面空乏層の基板表面から深部へ向けてのひろがりはドー
ピング層によって阻止され、チャンネル層は表面空乏層
の影響を受けなくなり、ゲート電極下の空乏層のみがチ
ャンネル層に影響するようになる。このため、従来のＦ
ＥＴのようにゲート・バイアスの浅い側で長ゲート効果
を生じることがなくなる。また、この際、ドーピング層
自身は表面空乏層によって空乏化され、ゲート・ドレイ
ン間の絶縁性は低下しない。このため、本発明によれば
、ドレイン耐圧を高いままに維持しつつ、良好な高周波
特性を備え、高出力で高利得なＦＥＴを提供することが
可能になる。
面空乏層の基板表面から深部へ向けてのひろがりはドー
ピング層によって阻止され、チャンネル層は表面空乏層
の影響を受けなくなり、ゲート電極下の空乏層のみがチ
ャンネル層に影響するようになる。このため、従来のＦ
ＥＴのようにゲート・バイアスの浅い側で長ゲート効果
を生じることがなくなる。また、この際、ドーピング層
自身は表面空乏層によって空乏化され、ゲート・ドレイ
ン間の絶縁性は低下しない。このため、本発明によれば
、ドレイン耐圧を高いままに維持しつつ、良好な高周波
特性を備え、高出力で高利得なＦＥＴを提供することが
可能になる。
【００２７】また、平坦なキャップ層上にゲート電極が
形成され、プラナー構造のＦＥＴが形成される。このた
め、リセス構造の有する欠点がなく、高集積化に適した
特性が均一なＦＥＴが提供される。
形成され、プラナー構造のＦＥＴが形成される。このた
め、リセス構造の有する欠点がなく、高集積化に適した
特性が均一なＦＥＴが提供される。
【図１】本発明の一実施例によるＭＥＳＦＥＴの構造を
示す断面図である。
示す断面図である。
【図２】図１に示されたＭＥＳＦＥＴの各製造工程にお
けるＦＥＴの断面図である。
けるＦＥＴの断面図である。
【図３】本実施例によるＦＥＴと従来のＦＥＴとにおい
て、チャンネルが空乏層によって完全に閉ざされている
状態を示すＦＥＴ断面図である。
て、チャンネルが空乏層によって完全に閉ざされている
状態を示すＦＥＴ断面図である。
【図４】本実施例によるＦＥＴと従来のＦＥＴとにおい
て、ゲート・バイアスが浅い側に振られた場合の空乏層
状態を示すＦＥＴ断面図である。
て、ゲート・バイアスが浅い側に振られた場合の空乏層
状態を示すＦＥＴ断面図である。
【図５】本実施例によるＦＥＴと従来のＦＥＴとにおい
て、ゲート・バイアスが図４の場合よりさらに浅い側に
振られた場合の空乏層状態を示すＦＥＴ断面図である。
て、ゲート・バイアスが図４の場合よりさらに浅い側に
振られた場合の空乏層状態を示すＦＥＴ断面図である。
【図６】本実施例によるＦＥＴおよび従来のＦＥＴの各
ドレインコンダクタンスｇｍ のゲート電圧Ｖｇ に対
する依存性を示すグラフである。
ドレインコンダクタンスｇｍ のゲート電圧Ｖｇ に対
する依存性を示すグラフである。
【図７】従来のＭＥＳＦＥＴの一例を示す断面図である
。
。
【図８】従来のＭＥＳＦＥＴの他の例を示す断面図であ
る。
る。
１１…半絶縁性半導体基板（ＧａＡｓ）１２…ノンドー
プバッファ層（ＧａＡｓ）１３…チャンネル層（Ｓｉド
ープＧａＡｓ）１４…ノンドープ層（ＧａＡｓ） １５…ドーピング層（ＳｉドープＧａＡｓ）１６…ノン
ドープ層（ＧａＡｓ） １７…ゲート電極 １８，１９…Ｓｉイオン注入層 ２０…ドレイン電極 ２１…ソース電極
プバッファ層（ＧａＡｓ）１３…チャンネル層（Ｓｉド
ープＧａＡｓ）１４…ノンドープ層（ＧａＡｓ） １５…ドーピング層（ＳｉドープＧａＡｓ）１６…ノン
ドープ層（ＧａＡｓ） １７…ゲート電極 １８，１９…Ｓｉイオン注入層 ２０…ドレイン電極 ２１…ソース電極
Claims (1)
- 【請求項１】 不純物濃度の高い薄層化されたチャン
ネル層と、このチャンネル層上に形成されたキャップ層
とを備えて形成された電界効果トランジスタにおいて、
前記キャップ層は不純物が添加されたドーピング層を有
し、このドーピング層の厚さおよび不純物濃度は、半導
体基板表面の界面準位に起因する表面空乏層によって前
記ドーピング層自身が空乏化され、かつ、この表面空乏
層が前記チャンネル層にまで広がらない所定の厚さおよ
び所定の不純物濃度であることを特徴とする電界効果ト
ランジスタ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2407762A JP2549206B2 (ja) | 1990-12-27 | 1990-12-27 | 電界効果トランジスタ |
| KR1019910024335A KR950007361B1 (ko) | 1990-12-27 | 1991-12-26 | 전계효과트랜지스터 |
| EP91122328A EP0492666B1 (en) | 1990-12-27 | 1991-12-27 | MESFET channel |
| DE69118146T DE69118146T2 (de) | 1990-12-27 | 1991-12-27 | MESFET-Kanal |
| US08/150,349 US5532505A (en) | 1990-12-27 | 1993-11-10 | Field effect transistor including a cap with a doped layer formed therein |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2407762A JP2549206B2 (ja) | 1990-12-27 | 1990-12-27 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04225533A true JPH04225533A (ja) | 1992-08-14 |
| JP2549206B2 JP2549206B2 (ja) | 1996-10-30 |
Family
ID=18517315
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2407762A Expired - Lifetime JP2549206B2 (ja) | 1990-12-27 | 1990-12-27 | 電界効果トランジスタ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5532505A (ja) |
| EP (1) | EP0492666B1 (ja) |
| JP (1) | JP2549206B2 (ja) |
| KR (1) | KR950007361B1 (ja) |
| DE (1) | DE69118146T2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5602501A (en) * | 1992-09-03 | 1997-02-11 | Sumitomo Electric Industries, Ltd. | Mixer circuit using a dual gate field effect transistor |
| JPH0685286A (ja) * | 1992-09-03 | 1994-03-25 | Sumitomo Electric Ind Ltd | 電界効果トランジスタおよびその製造方法 |
| JPH06177159A (ja) * | 1992-10-09 | 1994-06-24 | Mitsubishi Electric Corp | 電界効果トランジスタ及びその製造方法 |
| US5493136A (en) * | 1993-02-22 | 1996-02-20 | Sumitomo Electric Industries, Ltd. | Field effect transistor and method of manufacturing the same |
| EP0613191A3 (en) * | 1993-02-26 | 1995-01-25 | Sumitomo Electric Industries | Field effect transistor channel structure. |
| JPH0883814A (ja) * | 1994-07-11 | 1996-03-26 | Toshiba Corp | 化合物半導体電界効果トランジスタ及びその製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50119580A (ja) * | 1974-03-02 | 1975-09-19 | ||
| JPS6399579A (ja) * | 1986-10-16 | 1988-04-30 | Hitachi Ltd | 電界効果トランジスタの製造方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4163984A (en) * | 1978-01-27 | 1979-08-07 | Raytheon Company | Field effect transistor |
| JPS60140874A (ja) * | 1983-12-28 | 1985-07-25 | Hitachi Ltd | 半導体装置 |
| US4882609A (en) * | 1984-11-19 | 1989-11-21 | Max-Planck Gesellschaft Zur Forderung Der Wissenschafter E.V. | Semiconductor devices with at least one monoatomic layer of doping atoms |
| JPS61177779A (ja) * | 1985-02-01 | 1986-08-09 | Nec Corp | 電界効果トランジスタ |
| JPH0783028B2 (ja) * | 1986-06-02 | 1995-09-06 | 株式会社日立製作所 | 半導体装置及び製造方法 |
| JPH01260861A (ja) * | 1988-04-12 | 1989-10-18 | Mitsubishi Electric Corp | 電界効果トランジスタ |
| US5151758A (en) * | 1991-02-20 | 1992-09-29 | Comsat | Planar-doped valley field effect transistor (PDVFET) |
-
1990
- 1990-12-27 JP JP2407762A patent/JP2549206B2/ja not_active Expired - Lifetime
-
1991
- 1991-12-26 KR KR1019910024335A patent/KR950007361B1/ko not_active Expired - Fee Related
- 1991-12-27 DE DE69118146T patent/DE69118146T2/de not_active Expired - Fee Related
- 1991-12-27 EP EP91122328A patent/EP0492666B1/en not_active Expired - Lifetime
-
1993
- 1993-11-10 US US08/150,349 patent/US5532505A/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50119580A (ja) * | 1974-03-02 | 1975-09-19 | ||
| JPS6399579A (ja) * | 1986-10-16 | 1988-04-30 | Hitachi Ltd | 電界効果トランジスタの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0492666A2 (en) | 1992-07-01 |
| KR920013776A (ko) | 1992-07-29 |
| EP0492666A3 (en) | 1992-11-04 |
| DE69118146D1 (de) | 1996-04-25 |
| KR950007361B1 (ko) | 1995-07-10 |
| EP0492666B1 (en) | 1996-03-20 |
| US5532505A (en) | 1996-07-02 |
| DE69118146T2 (de) | 1996-11-28 |
| JP2549206B2 (ja) | 1996-10-30 |
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