JPH10270466A - Semiconductor device manufacturing method and semiconductor device - Google Patents
Semiconductor device manufacturing method and semiconductor deviceInfo
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Abstract
(57)【要約】
【課題】本発明はサイドウォールを均一に形成し、特性
が良好で製造上の歩留まりの良好な半導体装置の製造方
法及び半導体装置を提供する。
【解決手段】半導体装置３０は、（１００）面半絶縁基
板３２の表面にＧａＡｓ等のｎ型エピタキシャル層３３
を有する化合物半導体３１の表面に高純度のＳｉ膜３４
を付着して熱処理して多結晶化し、化合物半導体基板３
１の構成元素の中のＶ族元素をイオン注入した後、Ｓｉ
薄膜３４の一部に開口部３６を形成する。次に、湿式陽
極酸化法により開口部３６内のＳｉ薄膜端面３４ａを酸
化し、Ｓｉ薄膜３４の酸化物によるサイドウォール３７
を形成する。このときｎ型エピタキシャル層３３の表面
も酸化されて酸化物３８が形成される。次に、サイドウ
ォール３７を残してｎ型エピタキシャル層３３の表面に
形成された酸化物３８及びＳｉ薄膜３４上のホトレジス
ト３５を除去した後、化合物半導体基板３１上にゲート
電極、ソース電極及びドレイン電極を形成する。
(57) Abstract: The present invention provides a method and a semiconductor device for manufacturing a semiconductor device, in which sidewalls are formed uniformly, the characteristics are good, and the production yield is good. A semiconductor device includes an n-type epitaxial layer made of GaAs or the like on a surface of a (100) plane semi-insulating substrate.
High-purity Si film 34 on the surface of compound semiconductor 31 having
Is attached and heat-treated to polycrystallize the compound semiconductor substrate 3
After ion implantation of a group V element among the constituent elements of
An opening 36 is formed in a part of the thin film 34. Next, the end face 34a of the Si thin film in the opening 36 is oxidized by wet anodic oxidation, and the side wall 37 of the oxide of the Si thin film 34 is formed.
To form At this time, the surface of n-type epitaxial layer 33 is also oxidized to form oxide 38. Next, after removing the oxide 38 formed on the surface of the n-type epitaxial layer 33 and the photoresist 35 on the Si thin film 34 while leaving the side wall 37, a gate electrode, a source electrode and a drain electrode are formed on the compound semiconductor substrate 31. To form
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置の製造
方法及び半導体装置に関し、詳細には、高速論理回路用
及び超高周波用の高速電界効果トランジスタ等の非常に
短いゲート電極を形成するのに利用されるサイドウォー
ルを制御性よく形成した半導体装置の製造方法及び半導
体装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device and a semiconductor device, and more particularly, to a method for forming a very short gate electrode such as a high-speed field effect transistor for a high-speed logic circuit and an ultra-high frequency. The present invention relates to a method of manufacturing a semiconductor device in which a used sidewall is formed with good controllability and a semiconductor device.
【０００２】[0002]
【従来の技術】従来、ＧａＡｓショットキー接合ゲート
型電界効果トランジスタ（ＧａＡｓＭＥＳ ＦＥＴ）
は、Ｓｉデバイスでは、実現不可能な高速動作が可能な
ことから、超高速論理回路及び超高速アナログデバイス
として利用されている。2. Description of the Related Art Conventionally, a GaAs Schottky junction gate type field effect transistor (GaAs MES FET) is known.
Are used as ultra-high-speed logic circuits and ultra-high-speed analog devices because they can perform high-speed operations that cannot be realized with Si devices.
【０００３】一般に、図１５に示すように、ＭＥＳ Ｆ
ＥＴ１の基本的構造は、半絶縁基板２上にｎ型活性層３
が形成されている。ｎ型活性層３は、エピタキシャル成
長あるいはイオン注入により形成され、不純物濃度が、
１×１０17（ｃｍ-3）程度で、厚みが、１０００オング
ストローム程度である。ｎ型活性層３上には、オーミッ
ク接触を持ったソース電極４とドレイン電極５が形成さ
れ、また、ショットキー接触を持つゲート電極６が形成
されている。[0003] Generally, as shown in FIG.
The basic structure of ET1 is that an n-type active layer 3 is formed on a semi-insulating substrate 2.
Are formed. The n-type active layer 3 is formed by epitaxial growth or ion implantation.
The thickness is about 1 × 10 17 (cm −3 ) and the thickness is about 1000 Å. On the n-type active layer 3, a source electrode 4 and a drain electrode 5 having an ohmic contact are formed, and a gate electrode 6 having a Schottky contact is formed.
【０００４】このＭＥＳ ＦＥＴ１は、ソース電極４に
対して負バイアスをゲート電極６に印加すると、ショッ
トキー障壁が逆バイアス状態になるため、ｎ型活性層３
内に印加電圧に対応した空乏層７が形成される。したが
って、ドレイン電極５に正バイアスを印加したときにｎ
型活性層３を流れるドレイン電流は、空乏層７により制
御することができ、ドレイン電流は、ゲート電圧が０
［Ｖ］で流れ、負電圧を増加させていくと、流れにくく
なるノーマリオフ型のトランジスタ動作が可能になる。In the MESFET 1, when a negative bias is applied to the gate electrode 6 with respect to the source electrode 4, the Schottky barrier is in a reverse bias state.
A depletion layer 7 corresponding to the applied voltage is formed therein. Therefore, when a positive bias is applied to the drain electrode 5, n
The drain current flowing through the active layer 3 can be controlled by the depletion layer 7.
When the current flows at [V] and the negative voltage is increased, a normally-off transistor operation that becomes difficult to flow becomes possible.
【０００５】ＭＥＳ ＦＥＴ１の高速性を示す特性値
は、相互コンダクタンスｇm と電流利得遮蔽周波数ｆｒ
で表され、相互コンダクタンスｇm と電流利得遮断周波
数ｆｒは、次式で示される。The characteristic values indicating the high speed of the MES FET 1 are a transconductance g m and a current gain shielding frequency fr.
In expressed transconductance g m and the current gain cutoff frequency fr is given by the following equation.
【０００６】 ｇm ＝ε×μ×ω×（Ｖg −Ｖth）／ａ×Ｌg ・・・（１） ｆｒ＝ｇm ／２π×Ｃgs・・・（２） ただし、ａは、活性層の厚み、Ｌg は、ゲート長、ε
は、半導体の誘電率、μは、キャリアの移動度、ωは、
ゲート幅、Ｖg は、ゲート電圧、Ｖthは、ＦＥＴ１のし
きい値電圧、Ｃgsは、ゲート−ソース間容量を、それぞ
れ示している。G m = ε × μ × ω × (V g −V th ) / a × L g (1) fr = g m / 2π × C gs (2) where a is The thickness of the active layer, L g, is the gate length, ε
Is the dielectric constant of the semiconductor, μ is the carrier mobility, ω is
The gate width, V g indicates the gate voltage, V th indicates the threshold voltage of the FET 1, and C gs indicates the gate-source capacitance.
【０００７】ＭＥＳ ＦＥＴ１の相互コンダクタンスｇ
m と電流利得遮蔽周波数ｆｒは、大きい程、ＭＥＳ Ｆ
ＥＴ１の特性が良く、高速に動作する。The transconductance g of the MES FET1
m and the current gain shielding frequency fr are larger, the MES F
ET1 has good characteristics and operates at high speed.
【０００８】ＦＥＴ１の特性を向上させるためには、上
記各式からゲート長Ｌg を短くすることが重要である。
すなわち、ゲート長Ｌg を短くすると、相互コンダクタ
ンスｇm を高くすることができるとともに、同時にゲー
ト−ソース間容量Ｃgsを減少させることになり、電流利
得遮蔽周波数ｆｒの向上につながる。In order to improve the characteristics of the FET 1, it is important to reduce the gate length L g according to the above equations.
That is, when the gate length L g is reduced, the transconductance g m can be increased, and at the same time, the gate-source capacitance C gs is reduced, leading to an improvement in the current gain shielding frequency fr.
【０００９】また、ＦＥＴ１を製造する際に注意すべき
点としては、ソース電極４とゲート電極６間に存在する
直列抵抗Ｒｓがある。この直列抵抗Ｒｓが大きいと、直
列抵抗Ｒｓでの電圧降下により相対的なゲート電圧Ｖg
が低下し、相互コンダクタンスｇm が減少する。直列抵
抗Ｒｓ＝０（Ω）の理想的なＦＥＴの相互コンダクタン
スｇm を、ｇm0とすると、実際のＦＥＴ１の相互コンダ
クタンスｇm は、次式で表される。A point to be noted when manufacturing the FET 1 is a series resistance Rs existing between the source electrode 4 and the gate electrode 6. When the series resistance Rs is large, the relative gate voltage V g is reduced due to the voltage drop in the series resistance Rs.
And the transconductance g m decreases. Assuming that the mutual conductance g m of an ideal FET having a series resistance Rs = 0 (Ω) is g m0 , the actual transconductance g m of the FET 1 is expressed by the following equation.
【００１０】 ｇm ＝ｇm0／（１＋Ｒｓ×ｇm0）・・・（３） 一般に、ＧａＡｓでは、この直列抵抗Ｒｓが大きいこと
が知られており、直列抵抗Ｒｓができるだけ小さくなる
ようにＭＥＳ ＦＥＴ１を製造する必要がある。G m = g m0 / (1 + Rs × g m0 ) (3) Generally, in GaAs, it is known that this series resistance Rs is large, and the MES FET 1 is set so that the series resistance Rs becomes as small as possible. Need to be manufactured.
【００１１】このように、高性能なＦＥＴ１を製造する
ためには、ゲート長Ｌg をできるだけ短くするととも
に、ソース電極４とゲート電極６間を電気的に短絡しな
いような範囲で接近させる必要がある。[0011] Thus, in order to produce a high-performance FET1 is configured to minimize the gate length L g, must be approached in a range that does not electrically short circuit between the source electrode 4 and the gate electrode 6 is there.
【００１２】ＧａＡｓ ＭＥＳ ＦＥＴの特性を充分に
引き出すためには、ゲート長Ｌg を１μｍ以下に形成す
る必要がある。ところが、１μｍ以下の微細加工を行う
には、高価な露光装置や加工装置が必要となり、さら
に、サブミクロン以下の超微細なゲート電極を形成する
には、電子ビーム露光装置が必要であり、ＭＥＳ ＦＥ
Ｔの製造装置も非常に高価になるとともに、スループッ
トも悪くなり、ＦＥＴのコストが高くなるという問題が
あった。In order to sufficiently bring out the characteristics of the GaAs MES FET, the gate length L g needs to be formed to 1 μm or less. However, performing fine processing of 1 μm or less requires expensive exposure equipment and processing equipment, and further, forming an ultra-fine gate electrode of sub-micron or less requires an electron beam exposure apparatus. FE
There is a problem that the manufacturing apparatus of T becomes very expensive, the throughput is deteriorated, and the cost of the FET is increased.
【００１３】そこで、従来、相互コンダクタンスｇm と
電流利得遮蔽周波数ｆｒの大きい、高性能なＧａＡｓ
ＭＥＳ ＦＥＴを高価な露光装置を使用することなく製
造する方法として、特開昭６１−２８４９６９号公報に
記載されている電界効果型トランジスタの製法が提案さ
れている。この電界効果型トランジスタの製法は、高抵
抗を有する半導体基板内に、その主面側において、半導
体能動層を形成する工程と、上記半導体基板の主面上
に、上方からみて、上記半導体能動層を横切って延長し
ている第１の窓を有する第１の絶縁層を形成する工程
と、上記半導体基板の主面上に、上記第１の絶縁層及び
上記半導体能動層の上記第１の窓に臨む領域上に連続延
長している第２の絶縁層を形成する工程と、上記第２の
絶縁層に対するエッチング処理によって、上記第２の絶
縁層から、上記第１の窓内のみにおける、その第１の窓
に比し１周り小さな第２の窓を有する第３の絶縁層を形
成する工程と、少なくとも上記第３の絶縁層上から、そ
の上記第２の窓を通じて上記半導体能動層に延長し、該
半導体能動層にそれとの間でショットキー接合を形成す
るように連結している断面Ｔ字状のゲート用導電性層を
形成する工程と、上記半導体基板上から、上記第２の絶
縁層を除去するとともに、上記第１の絶縁層の少なくと
も上記ゲート用導電性層側を除去する工程と、上記半導
体基板上に、上記ゲート用導電性層をマスクとして用い
て、上記半導体能動層にオーミックに連結しているソー
ス用導電性層及びドレイン用導電性層を形成する工程
と、を含むことを特徴としている。Therefore, conventionally, a high-performance GaAs having a large transconductance g m and a large current gain shielding frequency fr has been proposed.
As a method of manufacturing a MESFET without using an expensive exposure apparatus, a method of manufacturing a field-effect transistor described in Japanese Patent Application Laid-Open No. Sho 61-284969 has been proposed. The method of manufacturing this field-effect transistor includes a step of forming a semiconductor active layer on a main surface side in a semiconductor substrate having high resistance, and a step of forming the semiconductor active layer on the main surface of the semiconductor substrate as viewed from above. Forming a first insulating layer having a first window extending across the first substrate; and forming, on a major surface of the semiconductor substrate, the first window of the first insulating layer and the semiconductor active layer. Forming a second insulating layer extending continuously on a region facing the, and etching the second insulating layer, from the second insulating layer, only in the first window, Forming a third insulating layer having a second window which is smaller by one than the first window, and extending from at least the third insulating layer to the semiconductor active layer through the second window; And the semiconductor active layer has a short Forming a gate conductive layer having a T-shaped cross-section connected to form a keyed junction; removing the second insulating layer from the semiconductor substrate; Removing at least the gate conductive layer side, and on the semiconductor substrate, using the gate conductive layer as a mask, a source conductive layer that is ohmically connected to the semiconductor active layer; and Forming a conductive layer for drain.
【００１４】すなわち、この従来の電界効果型トランジ
スタの製法は、ゲート形成領域を実際のゲート長より一
回り大きなマスクで形成した後、サイドウォールを形成
して、マスク寸法よりも短いゲート電極を形成してい
る。That is, in this conventional method of manufacturing a field effect transistor, a gate formation region is formed with a mask which is slightly larger than the actual gate length, and then a sidewall is formed to form a gate electrode shorter than the mask size. doing.
【００１５】具体的には、図１６〜図２４に示すように
製造される。すなわち、まず、図１６に示す高抵抗Ｇａ
Ａｓの半導体基板１０の表面に、イオン注入法により、
図１７に示すように、ｎ型活性層１１を形成し、図１８
に示すように、ｎ型活性層１１の上に、プラズマＣＶＤ
法（気相成長法：Chemical Vapor Deposition ）によ
り、Ｓｉ3Ｎ4膜１２を形成する。Specifically, it is manufactured as shown in FIGS. That is, first, the high-resistance Ga shown in FIG.
On the surface of the As semiconductor substrate 10, by ion implantation,
As shown in FIG. 17, an n-type active layer 11 is formed, and FIG.
As shown in FIG.
The Si 3 N 4 film 12 is formed by a chemical vapor deposition (Chemical Vapor Deposition) method.
【００１６】次に、図１９に示すように、ｎ型活性層１
１の上のＳｉ3Ｎ4膜１２の一部に、ホトリソグラフィー
技術により、開口部１３を形成し、この開口部１３を形
成したＳｉ3Ｎ4膜１２の上面全面に、図２０に示すよう
に、Ｓｉ3Ｎ4膜１２とは異なる絶縁物１４、例えば、Ｓ
ｉＯ2 を、プラズマＣＶＤ法（気相成長法：ChemicalVa
por Deposition ）により形成する。Next, as shown in FIG. 19, the n-type active layer 1
An opening 13 is formed in a part of the Si 3 N 4 film 12 on the substrate 1 by photolithography, and the entire upper surface of the Si 3 N 4 film 12 having the opening 13 is formed as shown in FIG. In addition, an insulator 14 different from the Si 3 N 4 film 12, for example, S
iO 2 is deposited by a plasma CVD method (gas phase growth method: Chemical Va).
por Deposition).
【００１７】次に、図２１に示すように、ＳｉＯ2 によ
る絶縁物１４をＳｉ3Ｎ4膜１２の開口部１３の側面にの
み残して、プラズマドライエッチングによる異方性エッ
チングを行い、開口部１３のＳｉ3Ｎ4膜１２の側面にＳ
ｉＯ2 からなる絶縁物１４のサイドウォール１５を残し
て、絶縁物（ＳｉＯ2 ）１４の膜厚分だけ小さな開口部
１６を形成する。Next, as shown in FIG. 21, anisotropic etching by plasma dry etching is performed while leaving the insulator 14 of SiO 2 only on the side surface of the opening 13 of the Si 3 N 4 film 12. 13 on the side surface of the Si 3 N 4 film 12.
An opening 16 smaller by the thickness of the insulator (SiO 2 ) 14 is formed, leaving the sidewall 15 of the insulator 14 made of iO 2 .
【００１８】その後、図２２に示すように、開口部１６
上にＴ型ショットキー電極１７を形成し、さらに、図２
３に示すように、ｎ型活性層１１上のＳｉ3Ｎ4膜１２を
除去した後、図２４に示すように、ゲート電極となるＴ
型ショットキー電極１７をマスクとしてソース電極１８
及びドレイン電極１９を形成するとともに、Ｔ型ショッ
トキー電極１７上に導電膜２０を形成する。このとき、
Ｔ型ショットキー電極１７をマスクとしてセルフアライ
ンでソース電極１８及びドレイン電極１９を形成してい
るので、ソース電極１８及びドレイン電極１９を、ゲー
ト電極であるＴ型ショットキー電極１７に接近させて形
成することができる。Thereafter, as shown in FIG.
A T-type Schottky electrode 17 is formed on the
As shown in FIG. 3, after the Si 3 N 4 film 12 on the n-type active layer 11 is removed, as shown in FIG.
Using the Schottky electrode 17 as a mask
And a drain electrode 19, and a conductive film 20 is formed on the T-type Schottky electrode 17. At this time,
Since the source electrode 18 and the drain electrode 19 are formed in a self-aligned manner using the T-type Schottky electrode 17 as a mask, the source electrode 18 and the drain electrode 19 are formed close to the T-type Schottky electrode 17 serving as a gate electrode. can do.
【００１９】このように、上記従来の電界効果型トラン
ジスタの製法は、ホトマスクで形成した開口部１３に誘
電体薄膜によるサイドウォール１５を形成することによ
り、ホトマスクのゲート領域寸法より小さいゲート領域
を形成することができ、ゲート電極１７長を短縮し、デ
バイスの特性を向上させることができる。As described above, in the conventional method for manufacturing a field-effect transistor, the gate region smaller than the gate region size of the photomask is formed by forming the side wall 15 of the dielectric thin film in the opening 13 formed by the photomask. The length of the gate electrode 17 can be shortened, and the characteristics of the device can be improved.
【００２０】[0020]
【発明が解決しようとする課題】しかしながら、このよ
うな従来の電界効果型トランジスタの製法にあっては、
サイドウォールをプラズマＣＶＤ法でＳｉＯ2 膜により
形成していたため、サイドウォールにバラツキが生じや
すいという問題があった。However, in such a conventional method of manufacturing a field-effect transistor,
Since the sidewall is formed of the SiO 2 film by the plasma CVD method, there is a problem that the sidewall is likely to vary.
【００２１】すなわち、一般的にプラズマＣＶＤ法で形
成されたＳｉＯ2 膜は、ステップカバレージは良好であ
るといわれているが、広い面積で高い均一性を確保する
ことが非常に困難であり、大規模な論理回路を作製する
には、不向きである。That is, it is generally said that an SiO 2 film formed by a plasma CVD method has good step coverage, but it is very difficult to ensure high uniformity over a large area, It is not suitable for manufacturing a large-scale logic circuit.
【００２２】また、段差部側面に形成された膜は、膜質
が悪く、一般に、エッチングレートが高い。したがっ
て、異方性のドライエッチングによる基板に面したＳｉ
Ｏ2 膜の除去においては、サイドウォール側のエッチン
グも行われることになり、サイドウォールの厚みを一定
とするが困難であった。したがって、製造されたＦＥＴ
の特性にバラツキが発生し、歩留まりが悪いという問題
があった。Further, the film formed on the side surface of the step portion has poor film quality and generally has a high etching rate. Therefore, the Si facing the substrate by anisotropic dry etching
In the removal of the O 2 film, etching on the side wall side is also performed, and it is difficult to make the thickness of the side wall constant. Therefore, the manufactured FET
However, there was a problem in that the characteristics varied, and the yield was poor.
【００２３】そこで、請求項１記載の発明は、第一の半
導体基板上に第二の半導体薄膜を形成し、第二の半導体
薄膜の一部に開口部を形成して、この開口部に面する第
二の半導体薄膜を酸化して第二の半導体薄膜の酸化物に
よるサイドウォールを形成し、開口部内の第一の半導体
基板表面にサイドウォール形成時に形成された第一の半
導体の酸化物を除去した後、開口部内及び開口部外の第
一の半導体基板の表面にゲート、ソース及びドレインの
各電極を形成して半導体装置を製造することにより、開
口部内に形成されるゲート領域を容易に短縮化すること
ができるとともに、サイドウォールを第二の半導体薄膜
自身の酸化により形成して、サイドウォールを均一に形
成することができ、半導体装置の特性を向上させること
ができるとともに、製造上の歩留まりの良好な半導体装
置の製造方法を提供することを目的としている。Therefore, according to the first aspect of the present invention, a second semiconductor thin film is formed on a first semiconductor substrate, an opening is formed in a part of the second semiconductor thin film, and a surface is formed on the opening. The second semiconductor thin film is oxidized to form a sidewall made of the oxide of the second semiconductor thin film, and the oxide of the first semiconductor formed at the time of forming the sidewall is formed on the surface of the first semiconductor substrate in the opening. After the removal, the gate, source, and drain electrodes are formed on the surface of the first semiconductor substrate inside and outside the opening to manufacture a semiconductor device, thereby easily forming a gate region formed in the opening. In addition to shortening, the sidewalls can be formed by oxidizing the second semiconductor thin film itself, whereby the sidewalls can be formed uniformly, and the characteristics of the semiconductor device can be improved. And its object is to provide a method of manufacturing a semiconductor device with excellent manufacturing yield.
【００２４】請求項２記載の発明は、第一の半導体基板
として、III−Ｖ 族化合物半導体を使用することによ
り、より一層サイドウォールを均一に、かつ、精度良く
形成して、より一層特性が良好で、歩留まりの良好な半
導体装置の製造方法を提供することを目的としている。According to a second aspect of the present invention, by using a group III-V compound semiconductor as the first semiconductor substrate, the sidewalls can be formed more uniformly and more accurately, and the characteristics can be further improved. It is an object of the present invention to provide a method for manufacturing a semiconductor device which is favorable and has a good yield.
【００２５】請求項３記載の発明は、第二の半導体薄膜
として、多結晶Ｓｉ薄膜を使用することにより、伝導帯
のスパイクポテンシャルが低く良好なオーミック接触さ
せることができるとともに、ソース及びドレインのオー
ミック電極を低抵抗Ｓｉで形成することができ、従来、
ｎ型化合物半導体で使用されていたようなＡｕ−Ｇｅ／
Ｎｉ／Ａｕのような高価なオーミック電極材を使用する
ことなく、安価なＡｌを使用した配線を行うことがで
き、特性がより一層良好で、かつ、歩留まりがより一層
良好で、より一層安価な半導体装置の製造方法を提供す
ることを目的としている。According to a third aspect of the present invention, by using a polycrystalline Si thin film as the second semiconductor thin film, it is possible to make a good ohmic contact with a low spike potential in the conduction band and to form an ohmic contact between the source and the drain. The electrodes can be formed of low-resistance Si.
Au-Ge / as used in n-type compound semiconductors
Wiring using inexpensive Al can be performed without using an expensive ohmic electrode material such as Ni / Au, and the characteristics are better, the yield is better, and the cost is lower. It is an object of the present invention to provide a method for manufacturing a semiconductor device.
【００２６】請求項４記載の発明は、サイドウォール
を、開口部に面する第二の半導体薄膜を陽極酸化法によ
り酸化させて形成することにより、室温で第二の半導体
薄膜を酸化してサイドウォールを形成し、従来のように
サイドウォールをプラズマＣＶＤ法で形成する必要がな
く、プラズマダメージを生じることのない、より一層特
性が良好で、かつ、歩留まりが良好で、より一層安価な
半導体装置の製造方法を提供することを目的としてい
る。According to a fourth aspect of the present invention, the side wall is formed by oxidizing the second semiconductor thin film facing the opening by anodic oxidation to form the sidewall at room temperature. It is not necessary to form a wall and to form a sidewall by a plasma CVD method as in the related art, and a plasma device that does not cause plasma damage, has better characteristics, has a better yield, and is more inexpensive. The purpose of the present invention is to provide a manufacturing method.
【００２７】請求項５記載の発明は、第二の半導体薄膜
として、多結晶Ｓｉ薄膜で、かつ、第一の半導体基板の
構成元素のＶ族元素を含んでいるか、あるいは、それ以
外のＶ族元素を含んだものを使用することにより、ソー
ス及びドレインのオーミック電極を低抵抗Ｓｉで形成す
ることができるとともに、イオン注入後の高温度での活
性化におけるＶ族元素の離脱を抑えて、従来よりも高温
で活性化し、より活性化率を向上させて、ソース領域の
抵抗分Ｒｓをより一層低減させ、より一層特性の良好な
半導体装置の製造方法を提供することを目的としてい
る。According to a fifth aspect of the present invention, the second semiconductor thin film is a polycrystalline Si thin film and contains a group V element as a constituent element of the first semiconductor substrate, or has another group V element. By using an element containing the element, the ohmic electrodes of the source and drain can be formed of low-resistance Si, and the separation of the group V element during activation at a high temperature after ion implantation can be suppressed. It is an object of the present invention to provide a method of manufacturing a semiconductor device which is activated at a higher temperature, further improves the activation rate, further reduces the resistance Rs of the source region, and has better characteristics.
【００２８】請求項６記載の発明は、半導体装置を、第
一の半導体基板上に第二の半導体薄膜が形成され、当該
第二の半導体薄膜の一部に開口部が形成されて、当該開
口部に面する第二の半導体薄膜が酸化されることにより
第二の半導体薄膜の酸化物によるサイドウォールが形成
され、当該サイドウォールの形成にともなって開口部内
の第一の半導体基板表面に形成された第一の半導体の酸
化物が除去された後、開口部内及び開口部外の第一の半
導体基板の表面にゲート、ソース及びドレインの各電極
が形成されたものとすることにより、開口部内のサイド
ウォールが均一で、当該開口部内に形成されるゲート領
域を容易に均一で、かつ、狭いものとして、特性がより
良好で、かつ、製造上の歩留まりの良好な半導体装置を
提供することを目的としている。According to a sixth aspect of the present invention, there is provided a semiconductor device, wherein a second semiconductor thin film is formed on a first semiconductor substrate, and an opening is formed in a part of the second semiconductor thin film. The second semiconductor thin film facing the portion is oxidized to form a sidewall made of the oxide of the second semiconductor thin film, and is formed on the surface of the first semiconductor substrate in the opening along with the formation of the sidewall. After the oxide of the first semiconductor is removed, the gate, source, and drain electrodes are formed on the surface of the first semiconductor substrate inside and outside the opening, so that the inside of the opening is formed. It is an object to provide a semiconductor device having a uniform sidewall and a gate region formed in the opening easily uniform and narrow, thereby providing a semiconductor device having better characteristics and a good production yield. It is set to.
【００２９】請求項７記載の発明は、第一の半導体基板
として、III−Ｖ 族化合物半導体を使用することによ
り、より一層サイドウォールを均一で、かつ、精度の良
好なものとして、より一層特性が良好で、歩留まりの良
好な半導体装置を提供することを目的としている。According to a seventh aspect of the present invention, by using a group III-V compound semiconductor as the first semiconductor substrate, the sidewalls can be made more uniform and the precision can be further improved, and the characteristics can be further improved. It is an object of the present invention to provide a semiconductor device having a good yield and a good yield.
【００３０】請求項８記載の発明は、第二の半導体薄膜
として、多結晶Ｓｉ薄膜を使用することにより、伝導帯
のスパイクポテンシャルが低く良好なオーミック接触と
なるとともに、従来のｎ型化合物半導体で使用されてい
たＡｕ−Ｇｅ／Ｎｉ／Ａｕのような高価なオーミック電
極材を使用することなく、安価なＡｌを使用した配線を
行え、より一層特性が良好で、かつ、歩留まりが良好
で、より一層安価な半導体装置を提供することを目的と
している。According to the invention of claim 8, the use of a polycrystalline Si thin film as the second semiconductor thin film makes it possible to obtain a good ohmic contact with a low spike potential in the conduction band and to use a conventional n-type compound semiconductor. Wiring using inexpensive Al can be performed without using an expensive ohmic electrode material such as Au-Ge / Ni / Au that has been used, and further excellent characteristics and good yield can be obtained. It is an object to provide a more inexpensive semiconductor device.
【００３１】請求項９記載の発明は、サイドウォール
を、開口部に面する第二の半導体薄膜を陽極酸化法で酸
化されて形成されたものとすることにより、室温で第二
の半導体薄膜を酸化してサイドウォールを形成でき、従
来のようにサイドウォールをプラズマＣＶＤ法で形成し
た際のプラズマダメージの生じることのない、より一層
特性が良好で、かつ、歩留まりが良好で、より一層安価
な半導体装置を提供することを目的としている。According to a ninth aspect of the present invention, the second semiconductor thin film is formed at room temperature by forming the sidewall by oxidizing the second semiconductor thin film facing the opening by an anodic oxidation method. The sidewalls can be formed by oxidization, and no plasma damage is caused when the sidewalls are formed by the plasma CVD method as in the related art. It is an object to provide a semiconductor device.
【００３２】請求項１０記載の発明は、第二の半導体薄
膜として、多結晶Ｓｉ薄膜で、かつ、第一の半導体基板
の構成元素のＶ族元素を含んでいるか、あるいは、それ
以外のＶ族元素を含んだものを使用することにより、ソ
ース及びドレインのオーミック電極が低抵抗Ｓｉで形成
されるとともに、イオン注入後の高温度での活性化にお
けるＶ族元素の離脱を抑制しつつ、従来よりも高温で、
より活性化率を向上させて活性化でき、ソース領域の抵
抗分Ｒｓがより一層低く、より一層特性の良好な半導体
装置を提供することを目的としている。According to a tenth aspect of the present invention, the second semiconductor thin film is a polycrystalline Si thin film and contains a group V element as a constituent element of the first semiconductor substrate, or contains another group V element. By using a material containing the element, the ohmic electrodes of the source and drain are formed of low-resistance Si, and while suppressing the desorption of the group V element during activation at a high temperature after ion implantation, Is also hot,
It is an object of the present invention to provide a semiconductor device which can be activated with a higher activation rate, has a lower resistance Rs in the source region, and has better characteristics.
【００３３】[0033]
【課題を解決するための手段】請求項１記載の発明の半
導体装置の製造方法は、第一の半導体基板上に第二の半
導体薄膜を形成する半導体薄膜形成工程と、前記第二の
半導体薄膜の一部に開口部を形成する開口部形成工程
と、前記開口部に面する前記第二の半導体薄膜を酸化し
て前記第二の半導体薄膜の酸化物によるサイドウォール
を形成するサイドウォール形成工程と、前記開口部内の
前記第一の半導体基板表面に前記サイドウォール形成工
程で形成された前記第一の半導体の酸化物を除去する酸
化物除去工程と、前記開口部内及び前記開口部外の前記
第一の半導体基板の表面にゲート、ソース及びドレイン
の各電極を形成する電極工程と、を行うことにより、上
記目的を達成している。According to a first aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising: forming a second semiconductor thin film on a first semiconductor substrate; Forming an opening in a part of the opening, and oxidizing the second semiconductor thin film facing the opening to form a sidewall made of an oxide of the second semiconductor thin film And an oxide removing step of removing the oxide of the first semiconductor formed in the sidewall forming step on the surface of the first semiconductor substrate in the opening, and the oxide removing step in the opening and outside the opening. The above object is attained by performing an electrode step of forming gate, source and drain electrodes on the surface of the first semiconductor substrate.
【００３４】上記構成によれば、第一の半導体基板上に
第二の半導体薄膜を形成し、第二の半導体薄膜の一部に
開口部を形成して、この開口部に面する第二の半導体薄
膜を酸化して第二の半導体薄膜の酸化物によるサイドウ
ォールを形成し、開口部内の第一の半導体基板表面にサ
イドウォール形成時に形成された第一の半導体の酸化物
を除去した後、開口部内及び開口部外の第一の半導体基
板の表面にゲート、ソース及びドレインの各電極を形成
して半導体装置を製造しているので、開口部内に形成さ
れるゲート領域を容易に短縮化することができるととも
に、サイドウォールを第二の半導体薄膜自身の酸化によ
り形成して、サイドウォールを均一に形成することがで
き、半導体装置の特性を向上させることができるととも
に、製造上の歩留まりを向上させることができる。According to the above structure, the second semiconductor thin film is formed on the first semiconductor substrate, an opening is formed in a part of the second semiconductor thin film, and the second semiconductor thin film facing the opening is formed. After oxidizing the semiconductor thin film to form a sidewall made of the oxide of the second semiconductor thin film and removing the first semiconductor oxide formed at the time of forming the sidewall on the surface of the first semiconductor substrate in the opening, Since the gate, source, and drain electrodes are formed on the surface of the first semiconductor substrate inside and outside the opening to manufacture the semiconductor device, the gate region formed inside the opening can be easily shortened. In addition, the sidewalls can be formed by oxidizing the second semiconductor thin film itself, and the sidewalls can be formed uniformly, so that the characteristics of the semiconductor device can be improved and the manufacturing yield can be improved. Ri can be improved.
【００３５】この場合、例えば、請求項２に記載するよ
うに、前記第一の半導体基板は、III−Ｖ 族化合物半導
体であってもよい。In this case, for example, the first semiconductor substrate may be a III-V compound semiconductor.
【００３６】上記構成によれば、第一の半導体基板とし
て、III−Ｖ 族化合物半導体を使用しているので、より
一層サイドウォールを均一に、かつ、精度良く形成する
ことができ、より一層特性を向上させることができると
ともに、歩留まりをより一層向上させることができる。According to the above configuration, since the III-V group compound semiconductor is used as the first semiconductor substrate, the sidewalls can be formed more uniformly and accurately, and the characteristics can be further improved. Can be improved, and the yield can be further improved.
【００３７】また、例えば、請求項３に記載するよう
に、前記第二の半導体薄膜は、多結晶Ｓｉ薄膜であって
もよい。Also, for example, the second semiconductor thin film may be a polycrystalline Si thin film.
【００３８】上記構成によれば、第二の半導体薄膜とし
て、多結晶Ｓｉ薄膜を使用しているので、伝導帯のスパ
イクポテンシャルが低く良好なオーミック接触させるこ
とができるとともに、ソース及びドレインのオーミック
電極を低抵抗Ｓｉで形成することができ、従来、ｎ型化
合物半導体で使用されていたＡｕ−Ｇｅ／Ｎｉ／Ａｕの
ような高価なオーミック電極材を使用することなく、安
価なＡｌを使用した配線を行うことができる。その結
果、特性をより一層向上させることができるとともに、
歩留まりをより一層向上させることができ、また、より
一層安価に半導体装置を製造することができる。According to the above-described structure, since the polycrystalline Si thin film is used as the second semiconductor thin film, a good ohmic contact can be achieved with a low spike potential in the conduction band, and the ohmic electrodes of the source and drain can be formed. Can be formed of low-resistance Si, and wiring using inexpensive Al without using expensive ohmic electrode materials such as Au-Ge / Ni / Au conventionally used in n-type compound semiconductors. It can be performed. As a result, the characteristics can be further improved,
The yield can be further improved, and the semiconductor device can be manufactured at a lower cost.
【００３９】さらに、例えば、請求項４に記載するよう
に、前記サイドウォール形成工程は、前記開口部に面す
る前記第二の半導体薄膜を陽極酸化法により酸化させ
て、前記サイドウォールを形成するものであってもよ
い。Further, for example, as set forth in claim 4, in the side wall forming step, the second semiconductor thin film facing the opening is oxidized by an anodizing method to form the side wall. It may be something.
【００４０】上記構成によれば、サイドウォールを、開
口部に面する第二の半導体薄膜を陽極酸化法により酸化
させて形成しているので、室温で第二の半導体薄膜を酸
化してサイドウォールを形成することができ、従来のよ
うにサイドウォールをプラズマＣＶＤ法で形成する必要
がなく、プラズマダメージの発生を防止して、より一層
特性を向上させることができるとともに、歩留まりをよ
り一層向上させることができ、また、より一層安価に半
導体装置を製造することができる。According to the above structure, the sidewall is formed by oxidizing the second semiconductor thin film facing the opening by the anodic oxidation method. Therefore, the sidewall is formed by oxidizing the second semiconductor thin film at room temperature. Can be formed, and it is not necessary to form sidewalls by a plasma CVD method as in the related art, and the occurrence of plasma damage can be prevented, characteristics can be further improved, and the yield can be further improved. In addition, a semiconductor device can be manufactured at a lower cost.
【００４１】また、例えば、請求項５に記載するよう
に、前記第二の半導体薄膜は、多結晶Ｓｉ薄膜であり、
かつ、前記第一の半導体基板の構成元素のＶ族元素を含
んでいるか、あるいは、前記第一の半導体基板の構成元
素以外のＶ族元素を含んでいてもよい。Further, for example, as set forth in claim 5, the second semiconductor thin film is a polycrystalline Si thin film,
Further, it may include a group V element as a constituent element of the first semiconductor substrate, or may include a group V element other than a constituent element of the first semiconductor substrate.
【００４２】上記構成によれば、第二の半導体薄膜とし
て、多結晶Ｓｉ薄膜で、かつ、第一の半導体基板の構成
元素のＶ族元素を含んでいるか、あるいは、それ以外の
Ｖ族元素を含んだものを使用しているので、ソース及び
ドレインのオーミック電極を低抵抗Ｓｉで形成すること
ができるとともに、イオン注入後の高温度での活性化に
おけるＶ族元素の離脱を抑えて、従来よりも高温で活性
化し、より活性化率を向上させることができ、ソース領
域の抵抗分Ｒｓをより一層低減させて、より一層特性を
向上させることができる。According to the above configuration, the second semiconductor thin film is a polycrystalline Si thin film and contains a group V element as a constituent element of the first semiconductor substrate, or contains another group V element. Since the inclusions are used, the source and drain ohmic electrodes can be formed of low-resistance Si, and at the same time, the release of the group V element during activation at a high temperature after ion implantation can be suppressed. Is activated at a high temperature, the activation rate can be further improved, the resistance Rs of the source region can be further reduced, and the characteristics can be further improved.
【００４３】すなわち、高濃度にＶ族元素を多く含んだ
多結晶Ｓｉは、ｎ型ＧａＡｓとの接触において、伝導帯
のスパイクポテンシャルが低く良好なオーミック材料と
なることが知られている。また、Ｖ族元素として第一の
半導体基板の構成元素、例えば、ＧａＡｓでは、ヒ素
（Ａｓ）を添加することで、イオン注入後の高温度での
活性化におけるＶ族元素の離脱を抑えて、従来よりも高
温で活性化することができ、より活性化率を向上させる
ことができる。したがって、ソース領域の抵抗分Ｒｓを
低減させることができる。さらに、ソース及びドレイン
のオーミック電極を低抵抗Ｓｉで形成することができ、
従来、ｎ型化合物半導体で使用されていたＡｕ−Ｇｅ／
Ｎｉ／Ａｕのような高価なオーミック電極材を使用する
ことなく、安価なＡｌを使用した配線を行うことができ
る。That is, it is known that polycrystalline Si containing a large amount of group V elements in a high concentration has a low conduction band spike potential and is a good ohmic material in contact with n-type GaAs. In addition, in the case of GaAs, for example, arsenic (As) is added as a constituent element of the first semiconductor substrate as a group V element, thereby suppressing the separation of the group V element in activation at a high temperature after ion implantation. Activation can be performed at a higher temperature than before, and the activation rate can be further improved. Therefore, the resistance Rs of the source region can be reduced. Further, the source and drain ohmic electrodes can be formed of low-resistance Si,
Au-Ge / which has been conventionally used in n-type compound semiconductors
Wiring using inexpensive Al can be performed without using expensive ohmic electrode materials such as Ni / Au.
【００４４】請求項６記載の発明の半導体装置は、第一
の半導体基板上に第二の半導体薄膜が形成され、当該第
二の半導体薄膜の一部に開口部が形成されて、当該開口
部に面する前記第二の半導体薄膜が酸化されることによ
り前記第二の半導体薄膜の酸化物によるサイドウォール
が形成され、当該サイドウォールの形成にともなって前
記開口部内の前記第一の半導体基板表面に形成された前
記第一の半導体の酸化物が除去された後、前記開口部内
及び前記開口部外の前記第一の半導体基板の表面にゲー
ト、ソース及びドレインの各電極が形成されていること
により、上記目的を達成している。According to a sixth aspect of the present invention, in the semiconductor device, a second semiconductor thin film is formed on the first semiconductor substrate, and an opening is formed in a part of the second semiconductor thin film. Is oxidized to form a sidewall made of an oxide of the second semiconductor thin film, and with the formation of the sidewall, the surface of the first semiconductor substrate in the opening portion After the oxide of the first semiconductor formed on the substrate is removed, gate, source and drain electrodes are formed on the surface of the first semiconductor substrate inside and outside the opening. Achieves the above object.
【００４５】上記構成によれば、半導体装置を、第一の
半導体基板上に第二の半導体薄膜が形成され、当該第二
の半導体薄膜の一部に開口部が形成されて、当該開口部
に面する第二の半導体薄膜が酸化されることにより第二
の半導体薄膜の酸化物によるサイドウォールが形成さ
れ、当該サイドウォールの形成にともなって開口部内の
第一の半導体基板表面に形成された第一の半導体の酸化
物が除去された後、開口部内及び開口部外の第一の半導
体基板の表面にゲート、ソース及びドレインの各電極が
形成されたものとしているので、開口部内のサイドウォ
ールが均一で、当該開口部内に形成されるゲート領域を
容易に均一で、かつ、狭いものとすることができ、特性
をより一層向上させることができるとともに、製造上の
歩留まりをより一層向上させることができる。According to the above configuration, the semiconductor device is formed by forming a second semiconductor thin film on a first semiconductor substrate, forming an opening in a part of the second semiconductor thin film, and forming the opening in the opening. The side wall made of the oxide of the second semiconductor thin film is formed by oxidizing the facing second semiconductor thin film, and the second semiconductor thin film formed on the surface of the first semiconductor substrate in the opening with the formation of the sidewall. After the oxide of one semiconductor is removed, it is assumed that the gate, source, and drain electrodes are formed on the surface of the first semiconductor substrate inside the opening and outside the opening. Uniform, the gate region formed in the opening can be easily uniform and narrow, and the characteristics can be further improved, and the manufacturing yield can be further improved. It is possible to above.
【００４６】この場合、例えば、請求項７に記載するよ
うに、前記第一の半導体基板は、III−Ｖ 族化合物半導
体であってもよい。In this case, for example, the first semiconductor substrate may be a III-V group compound semiconductor.
【００４７】上記構成によれば、第一の半導体基板とし
て、III−Ｖ 族化合物半導体を使用しているので、より
一層サイドウォールを均一で、かつ、精度の良好なもの
とすることができ、特性をより一層向上させることがで
きるとともに、歩留まりをより一層向上させることがで
きる。According to the above structure, since the III-V group compound semiconductor is used as the first semiconductor substrate, the sidewalls can be made more uniform and more accurate. The characteristics can be further improved, and the yield can be further improved.
【００４８】また、例えば、請求項８に記載するよう
に、前記第二の半導体薄膜は、多結晶Ｓｉ薄膜であって
もよい。Further, for example, the second semiconductor thin film may be a polycrystalline Si thin film.
【００４９】上記構成によれば、第二の半導体薄膜とし
て、多結晶Ｓｉ薄膜を使用しているので、伝導帯のスパ
イクポテンシャルが低く良好なオーミック接触となると
ともに、従来のｎ型化合物半導体で使用されていたＡｕ
−Ｇｅ／Ｎｉ／Ａｕのような高価なオーミック電極材を
使用することなく、安価なＡｌを使用した配線を行うこ
とができ、特性をより一層向上させることができるとと
もに、歩留まりをより一層向上させることができ、ま
た、半導体装置をより一層安価なものとすることができ
る。According to the above configuration, since the polycrystalline Si thin film is used as the second semiconductor thin film, the spike potential of the conduction band is low and good ohmic contact is obtained. Au had been
-Wiring using inexpensive Al can be performed without using expensive ohmic electrode materials such as Ge / Ni / Au, and characteristics can be further improved, and the yield can be further improved. And the cost of the semiconductor device can be further reduced.
【００５０】さらに、例えば、請求項９に記載するよう
に、前記サイドウォールは、前記開口部に面する前記第
二の半導体薄膜が陽極酸化法により酸化されて形成され
ていてもよい。Further, for example, the sidewall may be formed by oxidizing the second semiconductor thin film facing the opening by an anodic oxidation method.
【００５１】上記構成によれば、サイドウォールが、開
口部に面する第二の半導体薄膜を陽極酸化法で酸化され
て形成されているので、室温で第二の半導体薄膜を酸化
してサイドウォールを形成することができ、従来のよう
にサイドウォールをプラズマＣＶＤ法で形成した際のプ
ラズマダメージがなく、特性をより一層向上させること
ができるとともに、歩留まりをより一層向上させること
ができ、また、半導体装置をより一層安価なものとする
ことができる。According to the above configuration, since the sidewall is formed by oxidizing the second semiconductor thin film facing the opening by the anodic oxidation method, the second semiconductor thin film is oxidized at room temperature to form the sidewall. Can be formed, there is no plasma damage when the sidewalls are formed by the plasma CVD method as in the related art, the characteristics can be further improved, and the yield can be further improved. The semiconductor device can be made more inexpensive.
【００５２】また、例えば、請求項１０に記載するよう
に、前記第二の半導体薄膜は、多結晶Ｓｉ薄膜であり、
かつ、前記第一の半導体基板の構成元素のＶ族元素を含
んでいるか、あるいは、前記第一の半導体基板の構成元
素以外のＶ族元素を含んでいてもよい。Further, for example, as set forth in claim 10, the second semiconductor thin film is a polycrystalline Si thin film,
Further, it may include a group V element as a constituent element of the first semiconductor substrate, or may include a group V element other than a constituent element of the first semiconductor substrate.
【００５３】上記構成によれば、第二の半導体薄膜とし
て、多結晶Ｓｉ薄膜で、かつ、第一の半導体基板の構成
元素のＶ族元素を含んでいるか、あるいは、それ以外の
Ｖ族元素を含んだものを使用しているので、ソース及び
ドレインのオーミック電極が低抵抗Ｓｉで形成されると
ともに、イオン注入後の高温度での活性化におけるＶ族
元素の離脱を抑制しつつ、従来よりも高温で、より活性
化率を向上させて活性化させることができ、半導体装置
をソース領域の抵抗分Ｒｓがより一層低く、より一層特
性の良好なものとすることができる。According to the above configuration, the second semiconductor thin film is a polycrystalline Si thin film and contains a group V element as a constituent element of the first semiconductor substrate, or contains another group V element. Since the inclusions are used, the source and drain ohmic electrodes are formed of low-resistance Si, and at the same time, the release of the group V element during activation at a high temperature after ion implantation is suppressed. At a high temperature, the activation rate can be further improved to activate the semiconductor device, and the resistance Rs of the source region can be further reduced and the characteristics can be further improved.
【００５４】[0054]
【発明の実施の形態】以下、本発明の好適な実施の形態
を添付図面に基づいて詳細に説明する。なお、以下に述
べる実施の形態は、本発明の好適な実施の形態であるか
ら、技術的に好ましい種々の限定が付されているが、本
発明の範囲は、以下の説明において特に本発明を限定す
る旨の記載がない限り、これらの態様に限られるもので
はない。Preferred embodiments of the present invention will be described below in detail with reference to the accompanying drawings. It should be noted that the embodiments described below are preferred embodiments of the present invention, and therefore, various technically preferable limitations are added. However, the scope of the present invention is not limited to the following description. The embodiments are not limited to these embodiments unless otherwise specified.
【００５５】図１〜図５は、本発明の半導体装置の製造
方法及び半導体装置の一実施の形態を示す図である。FIGS. 1 to 5 show an embodiment of a method of manufacturing a semiconductor device and a semiconductor device according to the present invention.
【００５６】図１〜図５は、本発明の半導体装置の製造
方法及び半導体装置の一実施の形態を適用した半導体装
置３０の製造手順を示す図である。FIGS. 1 to 5 are diagrams showing a method of manufacturing a semiconductor device according to an embodiment of the present invention and a manufacturing procedure of a semiconductor device 30 to which an embodiment of the semiconductor device is applied.
【００５７】半導体装置３０の製造においては、まず、
第一の半導体基板である化合物半導体基板３１上に第二
の半導体薄膜を形成する半導体薄膜形成工程を行う。す
なわち、まず、図１に示すように、化合物半導体基板３
１として、（１００）面半絶縁基板３２の表面に、例え
ば、ＧａＡｓあるいはＩｎＰ等のｎ型エピタキシャル層
３３を有するものを使用し、化合物半導体基板３１の表
面、すなわち、ｎ型エピタキシャル層３３の表面を化学
洗浄した後、ｎ型エピタキシャル層３３の表面に高純度
のＳｉ膜（第二の半導体薄膜）３４を、真空蒸着法、イ
オンビームスパッタ法あるいは電子ビーム蒸着法で付着
する。この化学半導体基板３１のｎ型エピタキシャル層
３３は、１×１０17ｃｍ2 である。In manufacturing the semiconductor device 30, first,
A semiconductor thin film forming step of forming a second semiconductor thin film on a compound semiconductor substrate 31 as a first semiconductor substrate is performed. That is, first, as shown in FIG.
For example, a substrate having an n-type epitaxial layer 33 such as GaAs or InP on the surface of a (100) plane semi-insulating substrate 32 is used as the surface of the compound semiconductor substrate 31, that is, the surface of the n-type epitaxial layer 33. Is chemically cleaned, a high-purity Si film (second semiconductor thin film) 34 is deposited on the surface of the n-type epitaxial layer 33 by vacuum evaporation, ion beam sputtering, or electron beam evaporation. The n-type epitaxial layer 33 of the chemical semiconductor substrate 31 is 1 × 10 17 cm 2 .
【００５８】このＳｉ薄膜３４は、後述する後工程での
イオン注入不純物の活性化時における化合物半導体のＶ
族元素が膜中から離脱するのを防止するキャップ層とし
ても使用するため、７００℃〜９００℃の程度の活性化
温度において十分耐え得るような膜厚が望ましいが、Ｓ
ｉ薄膜３４と下地の化合物半導体基板３１との熱膨張率
の差に起因する応力による割れを防ぐために、あまり厚
くすることも望ましくない。そこで、実際には、Ｓｉ薄
膜３４は、５００〜３０００オングストローム、好まし
くは、１０００〜２０００オングストロームの厚さに成
膜する。The Si thin film 34 is used to activate the V of the compound semiconductor at the time of activating ion-implanted impurities in a later step described later.
Since it is also used as a cap layer for preventing the group element from being detached from the film, it is desirable to have a film thickness that can sufficiently withstand an activation temperature of about 700 ° C. to 900 ° C.
To prevent cracking due to stress caused by the difference in the coefficient of thermal expansion between the i-thin film 34 and the underlying compound semiconductor substrate 31, it is not desirable to make the thickness too large. Therefore, in practice, the Si thin film 34 is formed to a thickness of 500 to 3000 Å, preferably 1000 to 2000 Å.
【００５９】Ｓｉ薄膜３４は、付着した直後においては
緻密な膜ではなく、膜質は良好ではない。そこで、Ｓｉ
薄膜３４を付着した装置において、付着した後、連続し
て高真空で熱処理を行う。このとき、熱処理温度が高い
ことが望ましいが、化合物半導体基板３１のＶ族元素の
膜中からの離脱をできるだけ少なくするために、３００
℃〜５００℃、好ましくは、３５０℃〜４００℃の温度
で熱処理する。この熱処理により、Ｓｉ薄膜３４は、多
結晶化される。The Si thin film 34 is not a dense film immediately after being attached, and the film quality is not good. Then, Si
In the apparatus to which the thin film 34 is attached, after the attachment, heat treatment is continuously performed in a high vacuum. At this time, it is desirable that the heat treatment temperature is high, but in order to minimize the separation of the group V element from the film of the compound semiconductor substrate 31,
The heat treatment is performed at a temperature of from 500C to 500C, preferably from 350C to 400C. By this heat treatment, the Si thin film 34 is polycrystallized.
【００６０】次に、図２に示すように、熱処理によって
多結晶化したＳｉ薄膜３４をｎ型化するために、化合物
半導体基板３１の構成元素の中のＶ族元素、すなわち、
ｎ型エピタキシャル層３３のＶ族元素、例えば、ｎ型エ
ピタキシャル層３３がＧａＡｓであるときには、ヒ素
（Ａｓ）を、ｎ型エピタキシャル層３３がＩｎＰである
ときには、リン（Ｐ）を、イオン注入する。なお、この
イオン注入は、上記化合物半導体基板３１の構成元素に
限るものではなく、化合物半導体基板３１の構成元素以
外のＶ族元素でもかまわない。この場合のイオン注入条
件は、不純物濃度をＳｉの固溶限に近くなるような、か
つ、ピーク不純物濃度がＳｉ薄膜３４のほぼ中央になる
ような注入エネルギーで行う。Next, as shown in FIG. 2, in order to make the Si thin film 34 polycrystallized by the heat treatment into an n-type, a group V element among the constituent elements of the compound semiconductor substrate 31, that is,
Group V elements of the n-type epitaxial layer 33, for example, arsenic (As) when the n-type epitaxial layer 33 is GaAs, and phosphorus (P) when the n-type epitaxial layer 33 is InP. This ion implantation is not limited to the constituent elements of the compound semiconductor substrate 31, but may be a group V element other than the constituent elements of the compound semiconductor substrate 31. The ion implantation conditions in this case are such that the impurity concentration is close to the solid solubility limit of Si and the implantation energy is such that the peak impurity concentration is substantially at the center of the Si thin film 34.
【００６１】その後、第二の半導体薄膜であるＳｉ薄膜
３４の一部に開口部を形成する開口部形成工程を行う。
すなわち、図３に示すように、ホトレジスト３５を全面
に薄く塗布し、ホトリソグラフィー技術によりゲート部
のホトレジストを除去する。そして、フッ酸と硝酸系の
Ｓｉエッチング液により多結晶化しているＳｉ薄膜３４
をエッチングし、ｎ型エピタキシャル層３３の表面が露
出した開口部３６を形成する。この開口部３６を形成す
ると、Ｓｉ薄膜３４の端面３４ａが露出することにな
る。Thereafter, an opening forming step for forming an opening in a part of the Si thin film 34 as the second semiconductor thin film is performed.
That is, as shown in FIG. 3, a photoresist 35 is thinly applied on the entire surface, and the photoresist at the gate portion is removed by photolithography. Then, the Si thin film 34 polycrystallized by hydrofluoric acid and nitric acid based Si etching solution.
Is etched to form an opening 36 in which the surface of the n-type epitaxial layer 33 is exposed. When this opening 36 is formed, the end face 34a of the Si thin film 34 is exposed.
【００６２】次に、開口部３６を酸化して第二の半導体
薄膜であるＳｉ薄膜３４の酸化物によるサイドウォール
を形成するサイドウォール形成工程を行う。すなわち、
図４に示すように、一旦基板を熱処理して、ホトレジス
ト３５の密着性を回復させた後、濃硝酸、濃リン酸、あ
るいは、硝酸カリウムを含む無水エチレングリコール等
の電解質溶液等により湿式陽極酸化法を用いて、Ｓｉ薄
膜端面３４ａを酸化し、Ｓｉ薄膜端面３４ａにＳｉ薄膜
３４の酸化物によるサイドウォール３７を形成する。す
なわち、開口部３６に露出したＳｉ薄膜端面３４ａが湿
式陽極酸化法により室温で酸化され、酸化膜が成長し
て、Ｓｉ薄膜３４の酸化物であるＳｉＯ2によるサイド
ウォール３７が形成される。Next, a side wall forming step of oxidizing the opening 36 to form a side wall of an oxide of the Si thin film 34 as the second semiconductor thin film is performed. That is,
As shown in FIG. 4, after the substrate is once heat-treated to restore the adhesiveness of the photoresist 35, wet anodic oxidation is performed using an electrolyte solution such as concentrated nitric acid, concentrated phosphoric acid, or anhydrous ethylene glycol containing potassium nitrate. Is used to oxidize the Si thin film end face 34a to form a sidewall 37 made of the oxide of the Si thin film 34 on the Si thin film end face 34a. That is, the end face 34a of the Si thin film exposed at the opening 36 is oxidized at room temperature by wet anodic oxidation, an oxide film grows, and a sidewall 37 made of SiO 2 which is an oxide of the Si thin film 34 is formed.
【００６３】この湿式陽極酸化法による酸化において
は、酸化を定電流で行う場合には、セル電圧をモニター
することにより、また、酸化を定電圧で行う場合には、
流れる電流をモニターすることにより、サイドウォール
３７の膜厚を所定の膜厚に精度良く制御することがで
き、また、酸化時には、基板表面に強い光を照射しなが
ら行う。なお、陽極酸化は、プラズマ陽極酸化法を使用
して行ってもよい。In the oxidation by the wet anodic oxidation method, the cell voltage is monitored when the oxidation is performed at a constant current, and the oxidation is performed when the oxidation is performed at a constant voltage.
By monitoring the flowing current, the thickness of the sidewall 37 can be accurately controlled to a predetermined thickness, and oxidation is performed while irradiating the substrate surface with strong light. Note that the anodic oxidation may be performed using a plasma anodic oxidation method.
【００６４】そして、上記酸化時には、当然のことなが
ら、ｎ型エピタキシャル層３３の表面も酸化され、酸化
物３８が形成される。At the time of the above-mentioned oxidation, the surface of the n-type epitaxial layer 33 is naturally also oxidized to form an oxide 38.
【００６５】次に、サイドウォール３７の形成工程で酸
化された第一の半導体基板であるｎ型エピタキシャル層
３３の酸化物３８を除去する酸化物除去工程を行う。す
なわち、図５に示すように、１０％の塩酸溶液等の酸に
より、サイドウォール３７を残して、ｎ型エピタキシャ
ル層３３の表面に形成された酸化物３８を除去し、ま
た、Ｓｉ薄膜３４上のホトレジスト３５を除去する。ｎ
型エピタキシャル層３３の表面は、上記酸化物３８が除
去されると、リセス構造３９となる。Next, an oxide removing step of removing the oxide 38 of the n-type epitaxial layer 33 as the first semiconductor substrate oxidized in the step of forming the sidewall 37 is performed. That is, as shown in FIG. 5, the oxide 38 formed on the surface of the n-type epitaxial layer 33 is removed by using an acid such as a 10% hydrochloric acid solution while leaving the sidewall 37, and the surface of the Si thin film 34 is removed. Is removed. n
The surface of the type epitaxial layer 33 becomes a recess structure 39 when the oxide 38 is removed.
【００６６】その後、第一の半導体基板である化合物半
導体基板３１上にゲート電極、ソース電極及びドレイン
電極を形成する電極形成工程を行う。すなわち、図示し
ないが、酸化物３８を除去した開口部３６に耐熱性ショ
ットキー電極のＷＳｉを蒸着し、リフトオフ法により、
ゲート領域のみに残して、ホトレジスト３５上のＷＳｉ
を除去する。その後、ゲート電極をマスクにして、Ｓｉ
イオンを注入し、ｎ型エピタキシャル層３３及び化合物
半絶縁基板３２上部の全面に、ソース・ドレイン領域の
高濃度層を形成する。次に、窒素雰囲気中において、ア
ニールを行い、Ｓｉ薄膜３４に注入した不純物及びｎ型
エピタキシャル層３３に注入したＳｉを活性化する。そ
の後、プラズマＣＶＤ法によりＳｉＯ2 膜を成膜しソー
ス、ドレイン及びゲート部からの配線を行うために、こ
のＳｉＯ2 膜の適当な部分に窓を開けて、Ａｌを蒸着し
て、パターニングし、半導体装置３０を製造する。Thereafter, an electrode forming step for forming a gate electrode, a source electrode, and a drain electrode on the compound semiconductor substrate 31, which is the first semiconductor substrate, is performed. That is, although not shown, WSi of a heat-resistant Schottky electrode is vapor-deposited on the opening 36 from which the oxide 38 has been removed, and the lift-off method is used.
WSi on the photoresist 35 is left only in the gate region.
Is removed. Then, using the gate electrode as a mask, the Si
Ions are implanted to form a high concentration layer of a source / drain region on the entire surface of the n-type epitaxial layer 33 and the compound semi-insulating substrate 32. Next, annealing is performed in a nitrogen atmosphere to activate the impurities implanted in the Si thin film 34 and the Si implanted in the n-type epitaxial layer 33. Thereafter, in order to form an SiO 2 film by a plasma CVD method and to perform wiring from a source, a drain and a gate portion, a window is opened in an appropriate portion of the SiO 2 film, Al is deposited and patterned, The semiconductor device 30 is manufactured.
【００６７】そして、サイドウォール３７は、開口部３
６内に形成されたゲート電極と、Ｓｉ酸化膜３４上に形
成されるソース電極及びドレイン電極と、を電気的に絶
縁する。Then, the side wall 37 is formed in the opening 3
The gate electrode formed in 6 and the source electrode and the drain electrode formed on the Si oxide film 34 are electrically insulated.
【００６８】上記製造工程を順次行うことにより、ｎ型
エピタキシャル層３３表面の開口部３６は、初期の開口
部３６の寸法ＬｇよりもＳｉ酸化膜３４の端面３４ａに
形成されたサイドウォール３７の分だけ狭い寸法Ｌｇ’
になり、小さいゲート領域Ｌｇ’を形成することがで
き、ゲート電極長を短縮して、半導体装置３０の特性を
向上させることができる。また、サイドウォール３７と
して第二の半導体薄膜であるＳｉ薄膜３４の酸化膜を使
用しているため、サイドウォール３７の厚みを、従来の
プラズマＣＶＤ膜によるサイドウォールに比較して、格
段に精度良く形成することができ、広い面積で高い均一
性を確保することができる。その結果、大規模な論理回
路を作製する場合にも、高精度にサイドウォールを形成
して、ゲート電極長Ｌｇ’を精度良く短縮することがで
き、半導体装置３０の特性を向上させることができる。By sequentially performing the above manufacturing steps, the opening 36 on the surface of the n-type epitaxial layer 33 is smaller than the initial dimension Lg of the opening 36 by the side wall 37 formed on the end face 34 a of the Si oxide film 34. Only narrow dimension Lg '
Thus, a small gate region Lg ′ can be formed, the gate electrode length can be shortened, and the characteristics of the semiconductor device 30 can be improved. Further, since the oxide film of the Si thin film 34, which is the second semiconductor thin film, is used as the sidewall 37, the thickness of the sidewall 37 is significantly more accurate than that of a conventional plasma CVD film sidewall. It can be formed, and high uniformity can be secured over a wide area. As a result, even when a large-scale logic circuit is manufactured, the sidewall can be formed with high accuracy, the gate electrode length Lg ′ can be shortened with high accuracy, and the characteristics of the semiconductor device 30 can be improved. .
【００６９】[0069]
【実施例】図６〜図１４は、本発明の半導体装置の製造
方法及び半導体装置の実施例を示す図である。6 to 14 are views showing an embodiment of a method of manufacturing a semiconductor device and a semiconductor device according to the present invention.
【００７０】本実施例は、第一の半導体基板として、Ｇ
ａＡｓ化合物半導体でるあ（１００）面半絶縁ＧａＡｓ
基板を、第二の半導体薄膜として、多結晶Ｓｉ薄膜であ
って、第一の半導体基板の構成元素であるＡｓを含んだ
ものを使用し、サイドウォールを第二の半導体薄膜であ
るＳｉ薄膜を陽極酸化法により酸化して形成することに
より、ＭＥＳ ＦＥＴを作製した。In this embodiment, G is used as the first semiconductor substrate.
a (100) plane semi-insulating GaAs
The substrate is a second semiconductor thin film, a polycrystalline Si thin film containing As which is a constituent element of the first semiconductor substrate is used. The MES FET was manufactured by oxidizing and forming by an anodizing method.
【００７１】まず、図６に示すように、ＭＥＳ ＦＥＴ
４０は、化合物半導体基板４１として、表面にｎ型エピ
タキシャル層４２を有する（１００）面半絶縁ＧａＡｓ
基板４３を化学洗浄した後、高純度のＳｉ膜を、電子ビ
ーム蒸着法で２０００オングストロームの膜厚に付着
し、連続して、電子ビーム蒸着装置の中で、４００℃
で、３０分間の熱処理を行って、Ｓｉ薄膜４４を多結晶
化させる。この化合物半導体基板４１のｎ型エピタキシ
ャル層４３は、１×１０17ｃｍ2 である。First, as shown in FIG.
Reference numeral 40 denotes a (100) plane semi-insulating GaAs having an n-type epitaxial layer 42 on the surface as a compound semiconductor substrate 41.
After chemically cleaning the substrate 43, a high-purity Si film is deposited to a thickness of 2000 angstroms by an electron beam evaporation method, and continuously at 400 ° C. in an electron beam evaporation apparatus.
Then, a heat treatment is performed for 30 minutes to polycrystallize the Si thin film 44. The n-type epitaxial layer 43 of the compound semiconductor substrate 41 is 1 × 10 17 cm 2 .
【００７２】その後、図７に示すように、熱処理によっ
て多結晶化したＳｉ薄膜４４を、ｎ型化するために、化
合物半導体基板４１の構成元素の中のＶ族元素であるヒ
素（Ａｓ）をイオン注入する。この場合のイオン注入条
件は、ドーズ量、５×１０15（ｃｍ-2）、注入エネルギ
ー、１８０（ｋｅＶ）で、不純物濃度のピーク深さが膜
厚のほぼ中央にくるような条件である。Thereafter, as shown in FIG. 7, arsenic (As), which is a group V element among the constituent elements of the compound semiconductor substrate 41, is used to convert the polycrystalline Si thin film 44 into an n-type. Ions are implanted. The ion implantation conditions in this case are such that the dose depth is 5 × 10 15 (cm −2 ), the implantation energy is 180 (keV), and the peak depth of the impurity concentration is substantially at the center of the film thickness.
【００７３】その後、図８に示すように、ホトレジスト
４５を全面に薄く塗布し、ホトリソグラフィー技術によ
りゲート長Ｌｇ分である１μｍだけホトレジスト４５を
除去する。次に、フッ酸と硝酸系のＳｉエッチング液に
より多結晶化したＳｉ薄膜４４をエッチングし、ｎ型エ
ピタキシャル層４３の表面上が露出した開口部４６を形
成する。この開口部４６を形成すると、Ｓｉ薄膜４４の
端面４４ａが露出することになる。Thereafter, as shown in FIG. 8, a photoresist 45 is applied thinly on the entire surface, and the photoresist 45 is removed by a photolithography technique by 1 μm, which is the gate length Lg. Next, the polycrystalline Si thin film 44 is etched with a hydrofluoric acid and nitric acid-based Si etchant to form an opening 46 in which the surface of the n-type epitaxial layer 43 is exposed. When this opening 46 is formed, the end face 44a of the Si thin film 44 is exposed.
【００７４】次に、図９に示すように、一旦基板を熱処
理してホトレジスト４５の密着性を回復してから濃リン
酸の電解質溶液を用いて、化合物半導体基板４１を陽極
として、電流密度３（ｍＡ／ｃｍ2 ）で陽極酸化を行
い、Ｓｉ薄膜端面４４ａを酸化して、約１０００オング
ストロームのサイドウォール４７を形成する。この酸化
時には、ｎ型エピタキシャル層４３の表面も酸化され、
酸化物４８が形成される。Next, as shown in FIG. 9, the substrate is once heat-treated to recover the adhesiveness of the photoresist 45, and then, using a concentrated phosphoric acid electrolyte solution, the compound semiconductor substrate 41 is used as an anode, and a current density of 3% is applied. Anodization is performed at (mA / cm 2 ) to oxidize the end surface 44a of the Si thin film to form a sidewall 47 of about 1000 Å. During this oxidation, the surface of the n-type epitaxial layer 43 is also oxidized,
An oxide 48 is formed.
【００７５】その後、図１０に示すように、ｎ型エピタ
キシャル層４３の表面上の酸化物４８を、１０％の塩酸
溶液により除去し、ｎ型エピタキシャル層４３の表面
が、リセス構造４９となる。したがって、ｎ型エピタキ
シャル層４３の表面の開口部４６は、初期の１μｍ長か
ら０．８μｍと狭くなっている。すなわち、ゲート長Ｌ
ｇが１μｍであったのが、実際のゲート長Ｌｇ’として
は、０．８μｍになっている。Thereafter, as shown in FIG. 10, the oxide 48 on the surface of the n-type epitaxial layer 43 is removed with a 10% hydrochloric acid solution, so that the surface of the n-type epitaxial layer 43 becomes a recess structure 49. Therefore, the opening 46 on the surface of the n-type epitaxial layer 43 is narrowed to 0.8 μm from the initial length of 1 μm. That is, the gate length L
g is 1 μm, but the actual gate length Lg ′ is 0.8 μm.
【００７６】次に、図１１に示すように、基板を熱処理
してホトレジスト４５の密着性を回復した後、開口部４
６に耐熱性ショットキー電極のＷＳｉ５０を約２０００
オングストローム蒸着し、図１２に示すように、リフト
オフ法により、ゲート領域のみに残して、ホトレジスト
４５上のＷＳｉ５０を除去する。Next, as shown in FIG. 11, after the substrate is heat-treated to restore the adhesiveness of the photoresist 45, the opening 4
6 WSi50 of heat-resistant Schottky electrode is about 2000
As shown in FIG. 12, the WSi 50 on the photoresist 45 is removed by a lift-off method, leaving only the gate region, as shown in FIG.
【００７７】その後、図１３に示すように、ゲート電極
５１をマスクにして、Ｓｉイオンを注入し、ｎ型エピタ
キシャル層４３及び半絶縁基板４２上部の全面に、ソー
ス・ドレイン領域の高濃度層５２を形成する。このイオ
ン注入の注入条件は、注入エネルギーが、１５０（ｋｅ
Ｖ）、ドーズ量が、１×１０15（ｃｍ2 ）である。Thereafter, as shown in FIG. 13, using the gate electrode 51 as a mask, Si ions are implanted, and the high concentration layer 52 of the source / drain region is formed on the entire surface of the n-type epitaxial layer 43 and the semi-insulating substrate 42. To form The ion implantation conditions are such that the implantation energy is 150 (ke).
V), the dose amount is 1 × 10 15 (cm 2 ).
【００７８】次に、窒素雰囲気中において、８００℃
で、２０秒間のランプアニールを行い、Ｓｉ薄膜４４に
注入したヒ素（Ａｓ）及びｎ型エピタキシャル層４３に
注入したＳｉを活性化する。Next, at 800 ° C. in a nitrogen atmosphere.
Then, lamp annealing for 20 seconds is performed to activate arsenic (As) implanted into the Si thin film 44 and Si implanted into the n-type epitaxial layer 43.
【００７９】その後、図１４に示すように、プラズマＣ
ＶＤ法によりＳｉＯ2 膜５３を１０００オングストロー
ム成膜する。このとき、ｎ型エピタキシャル層４３の表
面は、露出していないため、プラズマによるダメージが
ない。Thereafter, as shown in FIG.
A SiO 2 film 53 is formed to a thickness of 1000 Å by the VD method. At this time, since the surface of the n-type epitaxial layer 43 is not exposed, there is no damage by plasma.
【００８０】次に、ソース、ドレイン及びゲート部から
の配線を行うために、ＳｉＯ2 膜５３の適当な部分に窓
を開けて、Ａｌ５４を蒸着して、パターニングし、ＭＥ
ＳＦＥＴであるＭＥＳ ＦＥＴ４０を製造する。Next, in order to perform wiring from the source, drain and gate portions, windows are opened in appropriate portions of the SiO 2 film 53, Al 54 is deposited and patterned, and
The MES FET 40, which is an SFET, is manufactured.
【００８１】このように、開口部４６のＳｉ薄膜４４の
端面にＳｉ薄膜４４を酸化させてサイドウォール４７を
形成し、このサイドウォール４７の形成された開口部３
６にゲート電極５０を形成しているので、ゲート長Ｌ
ｇ’を短縮化することができ、相互コンダクタンスｇm
及び電流利得遮蔽周波数ｆｒを向上させることができ
た。また、ゲートとソース及びドレインを、ゲート電極
５０をマスクとしてセルフアラインで形成しているの
で、ゲート−ソース間の直列抵抗Ｒｓを小さくすること
ができ、相互コンダクタンスｇm が減少することを効果
的に抑制して、ＭＥＳＦＥＴ４０の製造上の歩留まりを
向上させることができた。As described above, the Si thin film 44 is oxidized on the end surface of the Si thin film 44 in the opening 46 to form the sidewall 47, and the opening 3 in which the sidewall 47 is formed is formed.
6, the gate length 50 is formed.
g ′ can be shortened, and the transconductance g m
In addition, the current gain shielding frequency fr could be improved. Further, the gate and the source and drain, since the formed by self-alignment using the gate electrode 50 as a mask, the gate - it is possible to reduce the series resistance Rs between the source, effectively the mutual conductance g m is reduced , And the production yield of the MESFET 40 can be improved.
【００８２】また、ソース及びドレインからのオーム性
電極として、Ｖ族元素を高濃度に添加した多結晶Ｓｉを
使用しているため、ＧａＡｓにおいてＶ族元素としてヒ
素（Ａｓ）を添加しているので、イオン注入後の活性化
温度を、従来よりも高くすることができ、より一層活性
化率を向上させることができた。Further, since polycrystalline Si to which a group V element is added at a high concentration is used as an ohmic electrode from the source and drain, arsenic (As) is added as a group V element in GaAs. In addition, the activation temperature after ion implantation can be made higher than before, and the activation rate can be further improved.
【００８３】さらに、多結晶Ｓｉ電極を使用しているの
で、配線材料として安価なＡｌを使用することができ、
ＭＥＳ ＦＥＴ４０を安価に製造することができた。Further, since a polycrystalline Si electrode is used, inexpensive Al can be used as a wiring material.
The MES FET 40 could be manufactured at low cost.
【００８４】なお、上記実施例においては、ＭＥＳ Ｆ
ＥＴについて説明したが、半導体装置としては、ＭＥＳ
ＦＥＴに限るものではなく、ゲート電極としてｐｎ接
合を有する接合型ＦＥＴ、金属／絶縁物／半導体接合ゲ
ートのＭＯＳ ＦＥＴ ＨＥＭＴ（High Electron Mobi
lity Transistor ）及びＭＩＳ ＦＥＴにも同様に適用
することができる。In the above embodiment, the MES F
The ET has been described, but as the semiconductor device, MES is used.
The present invention is not limited to the FET, but a junction FET having a pn junction as a gate electrode, a MOS FET HEMT (High Electron Mobi) having a metal / insulator / semiconductor junction gate.
lity Transistor) and MISFET.
【００８５】以上、本発明者によってなされた発明を好
適な実施の形態に基づき具体的に説明したが、本発明は
上記のものに限定されるものではなく、その要旨を逸脱
しない範囲で種々変更可能であることはいうまでもな
い。As described above, the invention made by the present inventor has been specifically described based on the preferred embodiments. However, the present invention is not limited to the above, and various modifications can be made without departing from the gist of the invention. It goes without saying that it is possible.
【００８６】[0086]
【発明の効果】請求項１記載の発明の半導体装置の製造
方法によれば、第一の半導体基板上に第二の半導体薄膜
を形成し、第二の半導体薄膜の一部に開口部を形成し
て、この開口部に面する第二の半導体薄膜を酸化して第
二の半導体薄膜の酸化物によるサイドウォールを形成
し、開口部内の第一の半導体基板表面にサイドウォール
形成時に形成された第一の半導体の酸化物を除去した
後、開口部内及び開口部外の第一の半導体基板の表面に
ゲート、ソース及びドレインの各電極を形成して半導体
装置を製造しているので、開口部内に形成されるゲート
領域を容易に短縮化することができるとともに、サイド
ウォールを第二の半導体薄膜自身の酸化により形成し
て、サイドウォールを均一に形成することができ、半導
体装置の特性を向上させることができるとともに、製造
上の歩留まりを向上させることができる。According to the first aspect of the present invention, a second semiconductor thin film is formed on a first semiconductor substrate, and an opening is formed in a part of the second semiconductor thin film. Then, the second semiconductor thin film facing the opening is oxidized to form a sidewall made of the oxide of the second semiconductor thin film, and formed on the surface of the first semiconductor substrate in the opening when the sidewall is formed. After removing the oxide of the first semiconductor, the gate, source and drain electrodes are formed on the surface of the first semiconductor substrate inside and outside the opening to manufacture the semiconductor device. The gate region formed in the semiconductor device can be easily shortened, and the sidewalls can be formed by oxidizing the second semiconductor thin film itself, so that the sidewalls can be formed uniformly, thereby improving the characteristics of the semiconductor device. Let Preparative it is, it is possible to improve the manufacturing yield.
【００８７】請求項２記載の発明の半導体装置の製造方
法によれば、第一の半導体基板として、III−Ｖ 族化合
物半導体を使用しているので、より一層サイドウォール
を均一に、かつ、精度良く形成することができ、より一
層特性を向上させることができるとともに、歩留まりを
より一層向上させることができる。According to the method of manufacturing a semiconductor device according to the second aspect of the present invention, since the III-V group compound semiconductor is used as the first semiconductor substrate, the sidewalls can be further uniformly and accurately formed. It can be formed well, and the characteristics can be further improved, and the yield can be further improved.
【００８８】請求項３記載の発明の半導体装置の製造方
法によれば、第二の半導体薄膜として、多結晶Ｓｉ薄膜
を使用しているので、伝導帯のスパイクポテンシャルが
低く良好なオーミック接触させることができるととも
に、ソース及びドレインのオーミック電極を低抵抗Ｓｉ
で形成することができ、従来、ｎ型化合物半導体で使用
されていたＡｕ−Ｇｅ／Ｎｉ／Ａｕのような高価なオー
ミック電極材を使用することなく、安価なＡｌを使用し
た配線を行うことができる。その結果、特性をより一層
向上させることができるとともに、歩留まりをより一層
向上させることができ、また、より一層安価に半導体装
置を製造することができる。According to the method of manufacturing a semiconductor device according to the third aspect of the present invention, since the polycrystalline Si thin film is used as the second semiconductor thin film, good ohmic contact is achieved with a low spike potential in the conduction band. And the ohmic electrodes of the source and drain are made of low-resistance Si.
It is possible to perform wiring using inexpensive Al without using expensive ohmic electrode materials such as Au-Ge / Ni / Au conventionally used in n-type compound semiconductors. it can. As a result, the characteristics can be further improved, the yield can be further improved, and the semiconductor device can be manufactured at a lower cost.
【００８９】請求項４記載の発明の半導体装置の製造方
法によれば、サイドウォールを、開口部に面する第二の
半導体薄膜を陽極酸化法により酸化させて形成している
ので、室温で第二の半導体薄膜を酸化してサイドウォー
ルを形成することができ、従来のようにサイドウォール
をプラズマＣＶＤ法で形成する必要がなく、プラズマダ
メージの発生を防止して、より一層特性を向上させるこ
とができるとともに、歩留まりをより一層向上させるこ
とができ、また、より一層安価に半導体装置を製造する
ことができる。According to the method of manufacturing a semiconductor device according to the fourth aspect of the present invention, the side wall is formed by oxidizing the second semiconductor thin film facing the opening by the anodic oxidation method. The side wall can be formed by oxidizing the second semiconductor thin film, and it is not necessary to form the side wall by the plasma CVD method as in the related art, thereby preventing the occurrence of plasma damage and further improving the characteristics. And the yield can be further improved, and the semiconductor device can be manufactured at a lower cost.
【００９０】請求項５記載の発明の半導体装置の製造方
法によれば、第二の半導体薄膜として、多結晶Ｓｉ薄膜
で、かつ、第一の半導体基板の構成元素のＶ族元素を含
んでいるか、あるいは、それ以外のＶ族元素を含んだも
のを使用しているので、ソース及びドレインのオーミッ
ク電極を低抵抗Ｓｉで形成することができるとともに、
イオン注入後の高温度での活性化におけるＶ族元素の離
脱を抑えて、従来よりも高温で活性化し、より活性化率
を向上させることができ、ソース領域の抵抗分Ｒｓをよ
り一層低減させて、より一層特性を向上させることがで
きる。According to the method of manufacturing a semiconductor device of the fifth aspect, whether the second semiconductor thin film is a polycrystalline Si thin film and contains a group V element as a constituent element of the first semiconductor substrate Alternatively, since a material containing a Group V element is used, the ohmic electrodes of the source and the drain can be formed of low-resistance Si.
It is possible to suppress the desorption of the group V element during activation at a high temperature after ion implantation, activate at a higher temperature than in the past, improve the activation rate, and further reduce the resistance Rs of the source region. As a result, the characteristics can be further improved.
【００９１】請求項６記載の発明の半導体装置によれ
ば、半導体装置を、第一の半導体基板上に第二の半導体
薄膜が形成され、当該第二の半導体薄膜の一部に開口部
が形成されて、当該開口部に面する第二の半導体薄膜が
酸化されることにより第二の半導体薄膜の酸化物による
サイドウォールが形成され、当該サイドウォールの形成
にともなって開口部内の第一の半導体基板表面に形成さ
れた第一の半導体の酸化物が除去された後、開口部内及
び開口部外の第一の半導体基板の表面にゲート、ソース
及びドレインの各電極が形成されたものとしているの
で、開口部内のサイドウォールが均一で、当該開口部内
に形成されるゲート領域を容易に均一で、かつ、狭いも
のとすることができ、特性をより一層向上させることが
できるとともに、製造上の歩留まりをより一層向上させ
ることができる。According to the semiconductor device of the sixth aspect of the present invention, the semiconductor device is such that a second semiconductor thin film is formed on a first semiconductor substrate, and an opening is formed in a part of the second semiconductor thin film. Then, the second semiconductor thin film facing the opening is oxidized to form a sidewall made of an oxide of the second semiconductor thin film, and the first semiconductor in the opening is formed with the formation of the sidewall. After the oxide of the first semiconductor formed on the substrate surface is removed, the gate, source and drain electrodes are formed on the surface of the first semiconductor substrate inside and outside the opening. The sidewalls in the opening are uniform, and the gate region formed in the opening can be easily uniform and narrow, so that the characteristics can be further improved and Yield can be further improved in.
【００９２】請求項７記載の発明の半導体装置によれ
ば、第一の半導体基板として、III−Ｖ 族化合物半導体
を使用しているので、より一層サイドウォールを均一
で、かつ、精度の良好なものとすることができ、特性を
より一層向上させることができるとともに、歩留まりを
より一層向上させることができる。According to the semiconductor device of the seventh aspect of the present invention, since the III-V group compound semiconductor is used as the first semiconductor substrate, the sidewalls can be made even more uniform and the precision can be improved. And the characteristics can be further improved, and the yield can be further improved.
【００９３】請求項８記載の発明の半導体装置によれ
ば、第二の半導体薄膜として、多結晶Ｓｉ薄膜を使用し
ているので、伝導帯のスパイクポテンシャルが低く良好
なオーミック接触となるとともに、従来のｎ型化合物半
導体で使用されていたＡｕ−Ｇｅ／Ｎｉ／Ａｕのような
高価なオーミック電極材を使用することなく、安価なＡ
ｌを使用した配線を行うことができ、特性をより一層向
上させることができるとともに、歩留まりをより一層向
上させることができ、また、半導体装置をより一層安価
なものとすることができる。According to the semiconductor device of the present invention, since the polycrystalline Si thin film is used as the second semiconductor thin film, the spike potential in the conduction band is low and good ohmic contact is obtained. Without using expensive ohmic electrode materials such as Au-Ge / Ni / Au used in n-type compound semiconductors
1 can be used, the characteristics can be further improved, the yield can be further improved, and the semiconductor device can be made more inexpensive.
【００９４】請求項９記載の発明の半導体装置によれ
ば、サイドウォールが、開口部に面する第二の半導体薄
膜を陽極酸化法で酸化されて形成されているので、室温
で第二の半導体薄膜を酸化してサイドウォールを形成す
ることができ、従来のようにサイドウォールをプラズマ
ＣＶＤ法で形成した際のプラズマダメージがなく、特性
をより一層向上させることができるとともに、歩留まり
をより一層向上させることができ、また、半導体装置を
より一層安価なものとすることができる。According to the semiconductor device of the ninth aspect, since the sidewall is formed by oxidizing the second semiconductor thin film facing the opening by the anodic oxidation method, the second semiconductor film is formed at room temperature. The sidewall can be formed by oxidizing the thin film, and there is no plasma damage when the sidewall is formed by the plasma CVD method as in the related art, so that the characteristics can be further improved and the yield can be further improved. And the cost of the semiconductor device can be further reduced.
【００９５】請求項１０記載の発明の半導体装置によれ
ば、第二の半導体薄膜として、多結晶Ｓｉ薄膜で、か
つ、第一の半導体基板の構成元素のＶ族元素を含んでい
るか、あるいは、それ以外のＶ族元素を含んだものを使
用しているので、ソース及びドレインのオーミック電極
が低抵抗Ｓｉで形成されるとともに、イオン注入後の高
温度での活性化におけるＶ族元素の離脱を抑制しつつ、
従来よりも高温で、より活性化率を向上させて活性化さ
せることができ、半導体装置をソース領域の抵抗分Ｒｓ
がより一層低く、より一層特性の良好なものとすること
ができる。According to the semiconductor device of the tenth aspect, the second semiconductor thin film is a polycrystalline Si thin film and contains a group V element as a constituent element of the first semiconductor substrate, or Since the material containing the other group V element is used, the ohmic electrodes of the source and drain are formed of low-resistance Si, and the release of the group V element during activation at a high temperature after ion implantation is performed. While suppressing
At a higher temperature than before, the activation rate can be further improved and the semiconductor device can be activated.
Is lower, and the characteristics can be further improved.
【図１】本発明の半導体装置の製造方法及び半導体装置
の第１の実施の形態を適用した半導体装置の化合物半導
体基板のｎ型エピタキシャル層上にＳｉ薄膜が形成され
ている状態の正面断面図。FIG. 1 is a front sectional view showing a state in which a Si thin film is formed on an n-type epitaxial layer of a compound semiconductor substrate of a semiconductor device to which a semiconductor device manufacturing method and a semiconductor device according to a first embodiment of the present invention are applied; .
【図２】図１のＳｉ薄膜上にＶ族元素をイオン注入して
いる状態の正面断面図。FIG. 2 is a front sectional view showing a state in which a group V element is ion-implanted on the Si thin film of FIG. 1;
【図３】図２のＳｉ薄膜上にホトレジストを塗布して開
口部を形成した状態の正面断面図。FIG. 3 is a front sectional view showing a state where an opening is formed by applying photoresist on the Si thin film of FIG. 2;
【図４】図３の開口部内を酸化してサイドウォールを形
成した状態の正面断面図。FIG. 4 is a front sectional view showing a state in which the inside of the opening in FIG. 3 is oxidized to form a sidewall.
【図５】図４の開口部内のｎ型エピタキシャル層上の酸
化物を除去した状態の正面断面図。FIG. 5 is a front sectional view showing a state where an oxide on an n-type epitaxial layer in an opening in FIG. 4 is removed.
【図６】本発明の半導体装置の製造方法及び半導体装置
の実施例のＭＥＳ ＦＥＴの化合物半導体基板のｎ型エ
ピタキシャル層上にＳｉ薄膜が形成されている状態の正
面断面図。FIG. 6 is a front cross-sectional view showing a state in which a Si thin film is formed on an n-type epitaxial layer of a compound semiconductor substrate of a MESFET according to the embodiment of the semiconductor device manufacturing method and the semiconductor device according to the present invention.
【図７】図６のＳｉ薄膜上にＡｓをイオン注入している
状態の正面断面図。FIG. 7 is a front sectional view showing a state in which As is ion-implanted on the Si thin film in FIG. 6;
【図８】図７のＳｉ薄膜上にホトレジストを塗布して開
口部を形成した状態の正面断面図。8 is a front sectional view showing a state where an opening is formed by applying a photoresist on the Si thin film of FIG. 7;
【図９】図８の開口部内を酸化してサイドウォールを形
成した状態の正面断面図。FIG. 9 is a front sectional view of a state in which a sidewall is formed by oxidizing the inside of the opening of FIG. 8;
【図１０】図９の開口部内のｎ型エピタキシャル層上の
酸化物を除去した状態の正面断面図。10 is a front sectional view showing a state in which an oxide on an n-type epitaxial layer in an opening in FIG. 9 is removed.
【図１１】図１０の表面全面にＷＳｉを蒸着した状態の
正面断面図。11 is a front sectional view of a state in which WSi is deposited on the entire surface of FIG. 10;
【図１２】図１１のＷＳｉをゲート領域のみ残して除去
した状態の正面断面図。FIG. 12 is a front sectional view showing a state where WSi of FIG. 11 is removed while leaving only a gate region.
【図１３】図１２のゲート電極をマスクとしてＳｉをイ
オン注入している状態の正面断面図。13 is a front sectional view of a state in which Si is ion-implanted using the gate electrode of FIG. 12 as a mask.
【図１４】図１３の表面に電極を形成した状態の正面断
面図。FIG. 14 is a front sectional view showing a state where electrodes are formed on the surface of FIG. 13;
【図１５】ＭＥＳ ＦＥＴの基本的構造を示す正面断面
図。FIG. 15 is a front sectional view showing a basic structure of a MES FET.
【図１６】従来の電界効果型トランジスタの半導体基板
の正面断面図。FIG. 16 is a front sectional view of a semiconductor substrate of a conventional field-effect transistor.
【図１７】図１６の基板上にイオン注入によりｎ型活性
層を形成した状態の正面断面図。17 is a front sectional view showing a state where an n-type active layer is formed on the substrate of FIG. 16 by ion implantation.
【図１８】図１７の表面全面にＳｉ3Ｎ4膜を形成した状
態の正面断面図。18 is a front sectional view showing a state in which a Si 3 N 4 film is formed on the entire surface of FIG. 17;
【図１９】図１８のＳｉ3Ｎ4膜に開口部を形成した状態
の正面断面図。FIG. 19 is a front sectional view showing a state where an opening is formed in the Si 3 N 4 film of FIG. 18;
【図２０】図１９のＳｉ3Ｎ4膜上に絶縁物を形成した状
態の正面断面図。20 is a front sectional view showing a state where an insulator is formed on the Si 3 N 4 film of FIG. 19;
【図２１】図２０の絶縁物を開口部のみを残して除去し
た状態の正面断面図。FIG. 21 is a front sectional view of a state where the insulator of FIG. 20 is removed leaving only an opening.
【図２２】図２１の開口部にＴ型ショットキー電極を形
成した状態の正面断面図。FIG. 22 is a front sectional view showing a state where a T-type Schottky electrode is formed in the opening of FIG. 21;
【図２３】図２２のｎ型活性層上のＳｉ3Ｎ4膜を除去し
た状態の正面断面図。FIG. 23 is a front sectional view showing a state where the Si 3 N 4 film on the n-type active layer in FIG. 22 is removed.
【図２４】図２３のｎ型活性層上にソース電極とドレイ
ン電極を形成した状態の正面断面図。FIG. 24 is a front sectional view showing a state where a source electrode and a drain electrode are formed on the n-type active layer in FIG. 23;
３０ 半導体装置 ３１ 化合物半導体基板 ３２ 半絶縁基板 ３３ ｎ型エピタキシャル層 ３４ Ｓｉ薄膜 ３４ａ Ｓｉ薄膜端面 ３５ ホトレジスト ３６ 開口部 ３７ サイドウォール ３８ 酸化物 ３９ リセス構造 ４０ 半導体装置 ４１ 化合物半導体基板 ４２ 半絶縁基板 ４３ ｎ型エピタキシャル層 ４４ Ｓｉ薄膜 ４４ａ Ｓｉ薄膜端面 ４５ ホトレジスト ４６ 開口部 ４７ サイドウォール ４８ 酸化物 ４９ リセス構造 ５０ ＷＳｉ ５１ ゲート電極 ５２ 高濃度層 ５３ ＳｉＯ2 膜 ５４ ＡｌREFERENCE SIGNS LIST 30 semiconductor device 31 compound semiconductor substrate 32 semi-insulating substrate 33 n-type epitaxial layer 34 Si thin film 34 a Si thin film end face 35 photoresist 36 opening 37 side wall 38 oxide 39 recess structure 40 semiconductor device 41 compound semiconductor substrate 42 semi-insulating substrate 43 n Type epitaxial layer 44 Si thin film 44a Si thin film end face 45 photoresist 46 opening 47 side wall 48 oxide 49 recess structure 50 WSi 51 gate electrode 52 high concentration layer 53 SiO 2 film 54 Al
Claims (10)
形成する半導体薄膜形成工程と、前記第二の半導体薄膜
の一部に開口部を形成する開口部形成工程と、前記開口
部に面する前記第二の半導体薄膜を酸化して前記第二の
半導体薄膜の酸化物によるサイドウォールを形成するサ
イドウォール形成工程と、前記開口部内の前記第一の半
導体基板表面に前記サイドウォール形成工程で形成され
た前記第一の半導体の酸化物を除去する酸化物除去工程
と、前記開口部内及び前記開口部外の前記第一の半導体
基板の表面にゲート、ソース及びドレインの各電極を形
成する電極工程と、を行うことを特徴とする半導体装置
の製造方法。A semiconductor thin film forming step of forming a second semiconductor thin film on a first semiconductor substrate; an opening forming step of forming an opening in a part of the second semiconductor thin film; Forming a side wall of the second semiconductor thin film by oxidizing the second semiconductor thin film facing the second semiconductor thin film, and forming the side wall on the surface of the first semiconductor substrate in the opening. An oxide removing step of removing the oxide of the first semiconductor formed in the step, and forming gate, source and drain electrodes on the surface of the first semiconductor substrate in the opening and outside the opening And a manufacturing method of the semiconductor device.
物半導体であることを特徴とする請求項１記載の半導体
装置の製造方法。2. The method according to claim 1, wherein the first semiconductor substrate is a III-V compound semiconductor.
であることを特徴とする請求項１または請求項２記載の
半導体装置の製造方法。3. The method for manufacturing a semiconductor device according to claim 1, wherein said second semiconductor thin film is a polycrystalline Si thin film.
部に面する前記第二の半導体薄膜を陽極酸化法により酸
化させて、前記サイドウォールを形成することを特徴と
する請求項１から請求項３のいずれかに記載の半導体装
置の製造方法。4. The side wall forming step, wherein the side wall is formed by oxidizing the second semiconductor thin film facing the opening by an anodic oxidation method. 3. The method for manufacturing a semiconductor device according to any one of 3.
であり、かつ、前記第一の半導体基板の構成元素のＶ族
元素を含んでいるか、あるいは、前記第一の半導体基板
の構成元素以外のＶ族元素を含んでいることを特徴とす
る請求項２記載の半導体装置の製造方法。5. The semiconductor device according to claim 1, wherein the second semiconductor thin film is a polycrystalline Si thin film and contains a group V element as a constituent element of the first semiconductor substrate, or a structure of the first semiconductor substrate. 3. The method for manufacturing a semiconductor device according to claim 2, further comprising a V group element other than the element.
形成され、当該第二の半導体薄膜の一部に開口部が形成
されて、当該開口部に面する前記第二の半導体薄膜が酸
化されることにより前記第二の半導体薄膜の酸化物によ
るサイドウォールが形成され、当該サイドウォールの形
成にともなって前記開口部内の前記第一の半導体基板表
面に形成された前記第一の半導体の酸化物が除去された
後、前記開口部内及び前記開口部外の前記第一の半導体
基板の表面にゲート、ソース及びドレインの各電極が形
成されたことを特徴とする半導体装置。6. A second semiconductor thin film is formed on a first semiconductor substrate, an opening is formed in a part of the second semiconductor thin film, and the second semiconductor thin film facing the opening. Is oxidized to form a sidewall of the oxide of the second semiconductor thin film, and the first semiconductor formed on the surface of the first semiconductor substrate in the opening with the formation of the sidewall. A gate, a source, and a drain electrode are formed on the surface of the first semiconductor substrate inside and outside the opening after the oxide is removed.
物半導体であることを特徴とする請求項６記載の半導体
装置。7. The semiconductor device according to claim 6, wherein said first semiconductor substrate is a III-V compound semiconductor.
であることを特徴とする請求項６または請求項７記載の
半導体装置。8. The semiconductor device according to claim 6, wherein said second semiconductor thin film is a polycrystalline Si thin film.
る前記第二の半導体薄膜が陽極酸化法により酸化されて
形成されていることを特徴とする請求項６から請求項８
のいずれかに記載の半導体装置。9. The semiconductor device according to claim 6, wherein the side wall is formed by oxidizing the second semiconductor thin film facing the opening by an anodic oxidation method.
The semiconductor device according to any one of the above.
膜であり、かつ、前記第一の半導体基板の構成元素のＶ
族元素を含んでいるか、あるいは、前記第一の半導体基
板の構成元素以外のＶ族元素を含んでいることを特徴と
する請求項７記載の半導体装置。10. The second semiconductor thin film is a polycrystalline Si thin film, and has a V element of the first semiconductor substrate.
The semiconductor device according to claim 7, wherein the semiconductor device includes a group V element or a group V element other than a constituent element of the first semiconductor substrate.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9087542A JPH10270466A (en) | 1997-03-21 | 1997-03-21 | Semiconductor device manufacturing method and semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9087542A JPH10270466A (en) | 1997-03-21 | 1997-03-21 | Semiconductor device manufacturing method and semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10270466A true JPH10270466A (en) | 1998-10-09 |
Family
ID=13917879
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9087542A Pending JPH10270466A (en) | 1997-03-21 | 1997-03-21 | Semiconductor device manufacturing method and semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10270466A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6384579B2 (en) | 2000-06-27 | 2002-05-07 | Origin Electric Company, Limited | Capacitor charging method and charging apparatus |
| JP2010010353A (en) * | 2008-06-26 | 2010-01-14 | Nippon Telegr & Teleph Corp <Ntt> | Field-effect transistor and its manufacturing method |
-
1997
- 1997-03-21 JP JP9087542A patent/JPH10270466A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6384579B2 (en) | 2000-06-27 | 2002-05-07 | Origin Electric Company, Limited | Capacitor charging method and charging apparatus |
| JP2010010353A (en) * | 2008-06-26 | 2010-01-14 | Nippon Telegr & Teleph Corp <Ntt> | Field-effect transistor and its manufacturing method |
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