JPH10270466A

JPH10270466A - 半導体装置の製造方法及び半導体装置

Info

Publication number: JPH10270466A
Application number: JP9087542A
Authority: JP
Inventors: Kazuhiko Adachi; 一彦安達
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1997-03-21
Filing date: 1997-03-21
Publication date: 1998-10-09

Abstract

(57)【要約】【課題】本発明はサイドウォールを均一に形成し、特性
が良好で製造上の歩留まりの良好な半導体装置の製造方
法及び半導体装置を提供する。【解決手段】半導体装置３０は、（１００）面半絶縁基
板３２の表面にＧａＡｓ等のｎ型エピタキシャル層３３
を有する化合物半導体３１の表面に高純度のＳｉ膜３４
を付着して熱処理して多結晶化し、化合物半導体基板３
１の構成元素の中のＶ族元素をイオン注入した後、Ｓｉ
薄膜３４の一部に開口部３６を形成する。次に、湿式陽
極酸化法により開口部３６内のＳｉ薄膜端面３４ａを酸
化し、Ｓｉ薄膜３４の酸化物によるサイドウォール３７
を形成する。このときｎ型エピタキシャル層３３の表面
も酸化されて酸化物３８が形成される。次に、サイドウ
ォール３７を残してｎ型エピタキシャル層３３の表面に
形成された酸化物３８及びＳｉ薄膜３４上のホトレジス
ト３５を除去した後、化合物半導体基板３１上にゲート
電極、ソース電極及びドレイン電極を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
方法及び半導体装置に関し、詳細には、高速論理回路用
及び超高周波用の高速電界効果トランジスタ等の非常に
短いゲート電極を形成するのに利用されるサイドウォー
ルを制御性よく形成した半導体装置の製造方法及び半導
体装置に関する。

【０００２】

【従来の技術】従来、ＧａＡｓショットキー接合ゲート
型電界効果トランジスタ（ＧａＡｓＭＥＳＦＥＴ）
は、Ｓｉデバイスでは、実現不可能な高速動作が可能な
ことから、超高速論理回路及び超高速アナログデバイス
として利用されている。

【０００３】一般に、図１５に示すように、ＭＥＳＦ
ＥＴ１の基本的構造は、半絶縁基板２上にｎ型活性層３
が形成されている。ｎ型活性層３は、エピタキシャル成
長あるいはイオン注入により形成され、不純物濃度が、
１×１０¹⁷（ｃｍ^-3）程度で、厚みが、１０００オング
ストローム程度である。ｎ型活性層３上には、オーミッ
ク接触を持ったソース電極４とドレイン電極５が形成さ
れ、また、ショットキー接触を持つゲート電極６が形成
されている。

【０００４】このＭＥＳＦＥＴ１は、ソース電極４に
対して負バイアスをゲート電極６に印加すると、ショッ
トキー障壁が逆バイアス状態になるため、ｎ型活性層３
内に印加電圧に対応した空乏層７が形成される。したが
って、ドレイン電極５に正バイアスを印加したときにｎ
型活性層３を流れるドレイン電流は、空乏層７により制
御することができ、ドレイン電流は、ゲート電圧が０
［Ｖ］で流れ、負電圧を増加させていくと、流れにくく
なるノーマリオフ型のトランジスタ動作が可能になる。

【０００５】ＭＥＳＦＥＴ１の高速性を示す特性値
は、相互コンダクタンスｇ_mと電流利得遮蔽周波数ｆｒ
で表され、相互コンダクタンスｇ_mと電流利得遮断周波
数ｆｒは、次式で示される。

【０００６】ｇ_m＝ε×μ×ω×（Ｖ_g−Ｖ_th）／ａ×Ｌ_g・・・（１）ｆｒ＝ｇ_m／２π×Ｃ_gs・・・（２）ただし、ａは、活性層の厚み、Ｌ_gは、ゲート長、ε
は、半導体の誘電率、μは、キャリアの移動度、ωは、
ゲート幅、Ｖ_gは、ゲート電圧、Ｖ_thは、ＦＥＴ１のし
きい値電圧、Ｃ_gsは、ゲート−ソース間容量を、それぞ
れ示している。

【０００７】ＭＥＳＦＥＴ１の相互コンダクタンスｇ
_mと電流利得遮蔽周波数ｆｒは、大きい程、ＭＥＳＦ
ＥＴ１の特性が良く、高速に動作する。

【０００８】ＦＥＴ１の特性を向上させるためには、上
記各式からゲート長Ｌ_gを短くすることが重要である。
すなわち、ゲート長Ｌ_gを短くすると、相互コンダクタ
ンスｇ_mを高くすることができるとともに、同時にゲー
ト−ソース間容量Ｃ_gsを減少させることになり、電流利
得遮蔽周波数ｆｒの向上につながる。

【０００９】また、ＦＥＴ１を製造する際に注意すべき
点としては、ソース電極４とゲート電極６間に存在する
直列抵抗Ｒｓがある。この直列抵抗Ｒｓが大きいと、直
列抵抗Ｒｓでの電圧降下により相対的なゲート電圧Ｖ_g
が低下し、相互コンダクタンスｇ_mが減少する。直列抵
抗Ｒｓ＝０（Ω）の理想的なＦＥＴの相互コンダクタン
スｇ_mを、ｇ_m0とすると、実際のＦＥＴ１の相互コンダ
クタンスｇ_mは、次式で表される。

【００１０】ｇ_m＝ｇ_m0／（１＋Ｒｓ×ｇ_m0）・・・（３）一般に、ＧａＡｓでは、この直列抵抗Ｒｓが大きいこと
が知られており、直列抵抗Ｒｓができるだけ小さくなる
ようにＭＥＳＦＥＴ１を製造する必要がある。

【００１１】このように、高性能なＦＥＴ１を製造する
ためには、ゲート長Ｌ_gをできるだけ短くするととも
に、ソース電極４とゲート電極６間を電気的に短絡しな
いような範囲で接近させる必要がある。

【００１２】ＧａＡｓＭＥＳＦＥＴの特性を充分に
引き出すためには、ゲート長Ｌ_gを１μｍ以下に形成す
る必要がある。ところが、１μｍ以下の微細加工を行う
には、高価な露光装置や加工装置が必要となり、さら
に、サブミクロン以下の超微細なゲート電極を形成する
には、電子ビーム露光装置が必要であり、ＭＥＳＦＥ
Ｔの製造装置も非常に高価になるとともに、スループッ
トも悪くなり、ＦＥＴのコストが高くなるという問題が
あった。

【００１３】そこで、従来、相互コンダクタンスｇ_mと
電流利得遮蔽周波数ｆｒの大きい、高性能なＧａＡｓ
ＭＥＳＦＥＴを高価な露光装置を使用することなく製
造する方法として、特開昭６１−２８４９６９号公報に
記載されている電界効果型トランジスタの製法が提案さ
れている。この電界効果型トランジスタの製法は、高抵
抗を有する半導体基板内に、その主面側において、半導
体能動層を形成する工程と、上記半導体基板の主面上
に、上方からみて、上記半導体能動層を横切って延長し
ている第１の窓を有する第１の絶縁層を形成する工程
と、上記半導体基板の主面上に、上記第１の絶縁層及び
上記半導体能動層の上記第１の窓に臨む領域上に連続延
長している第２の絶縁層を形成する工程と、上記第２の
絶縁層に対するエッチング処理によって、上記第２の絶
縁層から、上記第１の窓内のみにおける、その第１の窓
に比し１周り小さな第２の窓を有する第３の絶縁層を形
成する工程と、少なくとも上記第３の絶縁層上から、そ
の上記第２の窓を通じて上記半導体能動層に延長し、該
半導体能動層にそれとの間でショットキー接合を形成す
るように連結している断面Ｔ字状のゲート用導電性層を
形成する工程と、上記半導体基板上から、上記第２の絶
縁層を除去するとともに、上記第１の絶縁層の少なくと
も上記ゲート用導電性層側を除去する工程と、上記半導
体基板上に、上記ゲート用導電性層をマスクとして用い
て、上記半導体能動層にオーミックに連結しているソー
ス用導電性層及びドレイン用導電性層を形成する工程
と、を含むことを特徴としている。

【００１４】すなわち、この従来の電界効果型トランジ
スタの製法は、ゲート形成領域を実際のゲート長より一
回り大きなマスクで形成した後、サイドウォールを形成
して、マスク寸法よりも短いゲート電極を形成してい
る。

【００１５】具体的には、図１６〜図２４に示すように
製造される。すなわち、まず、図１６に示す高抵抗Ｇａ
Ａｓの半導体基板１０の表面に、イオン注入法により、
図１７に示すように、ｎ型活性層１１を形成し、図１８
に示すように、ｎ型活性層１１の上に、プラズマＣＶＤ
法（気相成長法：Chemical Vapor Deposition ）によ
り、Ｓｉ₃Ｎ₄膜１２を形成する。

【００１６】次に、図１９に示すように、ｎ型活性層１
１の上のＳｉ₃Ｎ₄膜１２の一部に、ホトリソグラフィー
技術により、開口部１３を形成し、この開口部１３を形
成したＳｉ₃Ｎ₄膜１２の上面全面に、図２０に示すよう
に、Ｓｉ₃Ｎ₄膜１２とは異なる絶縁物１４、例えば、Ｓ
ｉＯ₂を、プラズマＣＶＤ法（気相成長法：ChemicalVa
por Deposition ）により形成する。

【００１７】次に、図２１に示すように、ＳｉＯ₂によ
る絶縁物１４をＳｉ₃Ｎ₄膜１２の開口部１３の側面にの
み残して、プラズマドライエッチングによる異方性エッ
チングを行い、開口部１３のＳｉ₃Ｎ₄膜１２の側面にＳ
ｉＯ₂からなる絶縁物１４のサイドウォール１５を残し
て、絶縁物（ＳｉＯ₂）１４の膜厚分だけ小さな開口部
１６を形成する。

【００１８】その後、図２２に示すように、開口部１６
上にＴ型ショットキー電極１７を形成し、さらに、図２
３に示すように、ｎ型活性層１１上のＳｉ₃Ｎ₄膜１２を
除去した後、図２４に示すように、ゲート電極となるＴ
型ショットキー電極１７をマスクとしてソース電極１８
及びドレイン電極１９を形成するとともに、Ｔ型ショッ
トキー電極１７上に導電膜２０を形成する。このとき、
Ｔ型ショットキー電極１７をマスクとしてセルフアライ
ンでソース電極１８及びドレイン電極１９を形成してい
るので、ソース電極１８及びドレイン電極１９を、ゲー
ト電極であるＴ型ショットキー電極１７に接近させて形
成することができる。

【００１９】このように、上記従来の電界効果型トラン
ジスタの製法は、ホトマスクで形成した開口部１３に誘
電体薄膜によるサイドウォール１５を形成することによ
り、ホトマスクのゲート領域寸法より小さいゲート領域
を形成することができ、ゲート電極１７長を短縮し、デ
バイスの特性を向上させることができる。

【００２０】

【発明が解決しようとする課題】しかしながら、このよ
うな従来の電界効果型トランジスタの製法にあっては、
サイドウォールをプラズマＣＶＤ法でＳｉＯ₂膜により
形成していたため、サイドウォールにバラツキが生じや
すいという問題があった。

【００２１】すなわち、一般的にプラズマＣＶＤ法で形
成されたＳｉＯ₂膜は、ステップカバレージは良好であ
るといわれているが、広い面積で高い均一性を確保する
ことが非常に困難であり、大規模な論理回路を作製する
には、不向きである。

【００２２】また、段差部側面に形成された膜は、膜質
が悪く、一般に、エッチングレートが高い。したがっ
て、異方性のドライエッチングによる基板に面したＳｉ
Ｏ₂膜の除去においては、サイドウォール側のエッチン
グも行われることになり、サイドウォールの厚みを一定
とするが困難であった。したがって、製造されたＦＥＴ
の特性にバラツキが発生し、歩留まりが悪いという問題
があった。

【００２３】そこで、請求項１記載の発明は、第一の半
導体基板上に第二の半導体薄膜を形成し、第二の半導体
薄膜の一部に開口部を形成して、この開口部に面する第
二の半導体薄膜を酸化して第二の半導体薄膜の酸化物に
よるサイドウォールを形成し、開口部内の第一の半導体
基板表面にサイドウォール形成時に形成された第一の半
導体の酸化物を除去した後、開口部内及び開口部外の第
一の半導体基板の表面にゲート、ソース及びドレインの
各電極を形成して半導体装置を製造することにより、開
口部内に形成されるゲート領域を容易に短縮化すること
ができるとともに、サイドウォールを第二の半導体薄膜
自身の酸化により形成して、サイドウォールを均一に形
成することができ、半導体装置の特性を向上させること
ができるとともに、製造上の歩留まりの良好な半導体装
置の製造方法を提供することを目的としている。

【００２４】請求項２記載の発明は、第一の半導体基板
として、III−Ｖ族化合物半導体を使用することによ
り、より一層サイドウォールを均一に、かつ、精度良く
形成して、より一層特性が良好で、歩留まりの良好な半
導体装置の製造方法を提供することを目的としている。

【００２５】請求項３記載の発明は、第二の半導体薄膜
として、多結晶Ｓｉ薄膜を使用することにより、伝導帯
のスパイクポテンシャルが低く良好なオーミック接触さ
せることができるとともに、ソース及びドレインのオー
ミック電極を低抵抗Ｓｉで形成することができ、従来、
ｎ型化合物半導体で使用されていたようなＡｕ−Ｇｅ／
Ｎｉ／Ａｕのような高価なオーミック電極材を使用する
ことなく、安価なＡｌを使用した配線を行うことがで
き、特性がより一層良好で、かつ、歩留まりがより一層
良好で、より一層安価な半導体装置の製造方法を提供す
ることを目的としている。

【００２６】請求項４記載の発明は、サイドウォール
を、開口部に面する第二の半導体薄膜を陽極酸化法によ
り酸化させて形成することにより、室温で第二の半導体
薄膜を酸化してサイドウォールを形成し、従来のように
サイドウォールをプラズマＣＶＤ法で形成する必要がな
く、プラズマダメージを生じることのない、より一層特
性が良好で、かつ、歩留まりが良好で、より一層安価な
半導体装置の製造方法を提供することを目的としてい
る。

【００２７】請求項５記載の発明は、第二の半導体薄膜
として、多結晶Ｓｉ薄膜で、かつ、第一の半導体基板の
構成元素のＶ族元素を含んでいるか、あるいは、それ以
外のＶ族元素を含んだものを使用することにより、ソー
ス及びドレインのオーミック電極を低抵抗Ｓｉで形成す
ることができるとともに、イオン注入後の高温度での活
性化におけるＶ族元素の離脱を抑えて、従来よりも高温
で活性化し、より活性化率を向上させて、ソース領域の
抵抗分Ｒｓをより一層低減させ、より一層特性の良好な
半導体装置の製造方法を提供することを目的としてい
る。

【００２８】請求項６記載の発明は、半導体装置を、第
一の半導体基板上に第二の半導体薄膜が形成され、当該
第二の半導体薄膜の一部に開口部が形成されて、当該開
口部に面する第二の半導体薄膜が酸化されることにより
第二の半導体薄膜の酸化物によるサイドウォールが形成
され、当該サイドウォールの形成にともなって開口部内
の第一の半導体基板表面に形成された第一の半導体の酸
化物が除去された後、開口部内及び開口部外の第一の半
導体基板の表面にゲート、ソース及びドレインの各電極
が形成されたものとすることにより、開口部内のサイド
ウォールが均一で、当該開口部内に形成されるゲート領
域を容易に均一で、かつ、狭いものとして、特性がより
良好で、かつ、製造上の歩留まりの良好な半導体装置を
提供することを目的としている。

【００２９】請求項７記載の発明は、第一の半導体基板
として、III−Ｖ族化合物半導体を使用することによ
り、より一層サイドウォールを均一で、かつ、精度の良
好なものとして、より一層特性が良好で、歩留まりの良
好な半導体装置を提供することを目的としている。

【００３０】請求項８記載の発明は、第二の半導体薄膜
として、多結晶Ｓｉ薄膜を使用することにより、伝導帯
のスパイクポテンシャルが低く良好なオーミック接触と
なるとともに、従来のｎ型化合物半導体で使用されてい
たＡｕ−Ｇｅ／Ｎｉ／Ａｕのような高価なオーミック電
極材を使用することなく、安価なＡｌを使用した配線を
行え、より一層特性が良好で、かつ、歩留まりが良好
で、より一層安価な半導体装置を提供することを目的と
している。

【００３１】請求項９記載の発明は、サイドウォール
を、開口部に面する第二の半導体薄膜を陽極酸化法で酸
化されて形成されたものとすることにより、室温で第二
の半導体薄膜を酸化してサイドウォールを形成でき、従
来のようにサイドウォールをプラズマＣＶＤ法で形成し
た際のプラズマダメージの生じることのない、より一層
特性が良好で、かつ、歩留まりが良好で、より一層安価
な半導体装置を提供することを目的としている。

【００３２】請求項１０記載の発明は、第二の半導体薄
膜として、多結晶Ｓｉ薄膜で、かつ、第一の半導体基板
の構成元素のＶ族元素を含んでいるか、あるいは、それ
以外のＶ族元素を含んだものを使用することにより、ソ
ース及びドレインのオーミック電極が低抵抗Ｓｉで形成
されるとともに、イオン注入後の高温度での活性化にお
けるＶ族元素の離脱を抑制しつつ、従来よりも高温で、
より活性化率を向上させて活性化でき、ソース領域の抵
抗分Ｒｓがより一層低く、より一層特性の良好な半導体
装置を提供することを目的としている。

【００３３】

【課題を解決するための手段】請求項１記載の発明の半
導体装置の製造方法は、第一の半導体基板上に第二の半
導体薄膜を形成する半導体薄膜形成工程と、前記第二の
半導体薄膜の一部に開口部を形成する開口部形成工程
と、前記開口部に面する前記第二の半導体薄膜を酸化し
て前記第二の半導体薄膜の酸化物によるサイドウォール
を形成するサイドウォール形成工程と、前記開口部内の
前記第一の半導体基板表面に前記サイドウォール形成工
程で形成された前記第一の半導体の酸化物を除去する酸
化物除去工程と、前記開口部内及び前記開口部外の前記
第一の半導体基板の表面にゲート、ソース及びドレイン
の各電極を形成する電極工程と、を行うことにより、上
記目的を達成している。

【００３４】上記構成によれば、第一の半導体基板上に
第二の半導体薄膜を形成し、第二の半導体薄膜の一部に
開口部を形成して、この開口部に面する第二の半導体薄
膜を酸化して第二の半導体薄膜の酸化物によるサイドウ
ォールを形成し、開口部内の第一の半導体基板表面にサ
イドウォール形成時に形成された第一の半導体の酸化物
を除去した後、開口部内及び開口部外の第一の半導体基
板の表面にゲート、ソース及びドレインの各電極を形成
して半導体装置を製造しているので、開口部内に形成さ
れるゲート領域を容易に短縮化することができるととも
に、サイドウォールを第二の半導体薄膜自身の酸化によ
り形成して、サイドウォールを均一に形成することがで
き、半導体装置の特性を向上させることができるととも
に、製造上の歩留まりを向上させることができる。

【００３５】この場合、例えば、請求項２に記載するよ
うに、前記第一の半導体基板は、III−Ｖ族化合物半導
体であってもよい。

【００３６】上記構成によれば、第一の半導体基板とし
て、III−Ｖ族化合物半導体を使用しているので、より
一層サイドウォールを均一に、かつ、精度良く形成する
ことができ、より一層特性を向上させることができると
ともに、歩留まりをより一層向上させることができる。

【００３７】また、例えば、請求項３に記載するよう
に、前記第二の半導体薄膜は、多結晶Ｓｉ薄膜であって
もよい。

【００３８】上記構成によれば、第二の半導体薄膜とし
て、多結晶Ｓｉ薄膜を使用しているので、伝導帯のスパ
イクポテンシャルが低く良好なオーミック接触させるこ
とができるとともに、ソース及びドレインのオーミック
電極を低抵抗Ｓｉで形成することができ、従来、ｎ型化
合物半導体で使用されていたＡｕ−Ｇｅ／Ｎｉ／Ａｕの
ような高価なオーミック電極材を使用することなく、安
価なＡｌを使用した配線を行うことができる。その結
果、特性をより一層向上させることができるとともに、
歩留まりをより一層向上させることができ、また、より
一層安価に半導体装置を製造することができる。

【００３９】さらに、例えば、請求項４に記載するよう
に、前記サイドウォール形成工程は、前記開口部に面す
る前記第二の半導体薄膜を陽極酸化法により酸化させ
て、前記サイドウォールを形成するものであってもよ
い。

【００４０】上記構成によれば、サイドウォールを、開
口部に面する第二の半導体薄膜を陽極酸化法により酸化
させて形成しているので、室温で第二の半導体薄膜を酸
化してサイドウォールを形成することができ、従来のよ
うにサイドウォールをプラズマＣＶＤ法で形成する必要
がなく、プラズマダメージの発生を防止して、より一層
特性を向上させることができるとともに、歩留まりをよ
り一層向上させることができ、また、より一層安価に半
導体装置を製造することができる。

【００４１】また、例えば、請求項５に記載するよう
に、前記第二の半導体薄膜は、多結晶Ｓｉ薄膜であり、
かつ、前記第一の半導体基板の構成元素のＶ族元素を含
んでいるか、あるいは、前記第一の半導体基板の構成元
素以外のＶ族元素を含んでいてもよい。

【００４２】上記構成によれば、第二の半導体薄膜とし
て、多結晶Ｓｉ薄膜で、かつ、第一の半導体基板の構成
元素のＶ族元素を含んでいるか、あるいは、それ以外の
Ｖ族元素を含んだものを使用しているので、ソース及び
ドレインのオーミック電極を低抵抗Ｓｉで形成すること
ができるとともに、イオン注入後の高温度での活性化に
おけるＶ族元素の離脱を抑えて、従来よりも高温で活性
化し、より活性化率を向上させることができ、ソース領
域の抵抗分Ｒｓをより一層低減させて、より一層特性を
向上させることができる。

【００４３】すなわち、高濃度にＶ族元素を多く含んだ
多結晶Ｓｉは、ｎ型ＧａＡｓとの接触において、伝導帯
のスパイクポテンシャルが低く良好なオーミック材料と
なることが知られている。また、Ｖ族元素として第一の
半導体基板の構成元素、例えば、ＧａＡｓでは、ヒ素
（Ａｓ）を添加することで、イオン注入後の高温度での
活性化におけるＶ族元素の離脱を抑えて、従来よりも高
温で活性化することができ、より活性化率を向上させる
ことができる。したがって、ソース領域の抵抗分Ｒｓを
低減させることができる。さらに、ソース及びドレイン
のオーミック電極を低抵抗Ｓｉで形成することができ、
従来、ｎ型化合物半導体で使用されていたＡｕ−Ｇｅ／
Ｎｉ／Ａｕのような高価なオーミック電極材を使用する
ことなく、安価なＡｌを使用した配線を行うことができ
る。

【００４４】請求項６記載の発明の半導体装置は、第一
の半導体基板上に第二の半導体薄膜が形成され、当該第
二の半導体薄膜の一部に開口部が形成されて、当該開口
部に面する前記第二の半導体薄膜が酸化されることによ
り前記第二の半導体薄膜の酸化物によるサイドウォール
が形成され、当該サイドウォールの形成にともなって前
記開口部内の前記第一の半導体基板表面に形成された前
記第一の半導体の酸化物が除去された後、前記開口部内
及び前記開口部外の前記第一の半導体基板の表面にゲー
ト、ソース及びドレインの各電極が形成されていること
により、上記目的を達成している。

【００４５】上記構成によれば、半導体装置を、第一の
半導体基板上に第二の半導体薄膜が形成され、当該第二
の半導体薄膜の一部に開口部が形成されて、当該開口部
に面する第二の半導体薄膜が酸化されることにより第二
の半導体薄膜の酸化物によるサイドウォールが形成さ
れ、当該サイドウォールの形成にともなって開口部内の
第一の半導体基板表面に形成された第一の半導体の酸化
物が除去された後、開口部内及び開口部外の第一の半導
体基板の表面にゲート、ソース及びドレインの各電極が
形成されたものとしているので、開口部内のサイドウォ
ールが均一で、当該開口部内に形成されるゲート領域を
容易に均一で、かつ、狭いものとすることができ、特性
をより一層向上させることができるとともに、製造上の
歩留まりをより一層向上させることができる。

【００４６】この場合、例えば、請求項７に記載するよ
うに、前記第一の半導体基板は、III−Ｖ族化合物半導
体であってもよい。

【００４７】上記構成によれば、第一の半導体基板とし
て、III−Ｖ族化合物半導体を使用しているので、より
一層サイドウォールを均一で、かつ、精度の良好なもの
とすることができ、特性をより一層向上させることがで
きるとともに、歩留まりをより一層向上させることがで
きる。

【００４８】また、例えば、請求項８に記載するよう
に、前記第二の半導体薄膜は、多結晶Ｓｉ薄膜であって
もよい。

【００４９】上記構成によれば、第二の半導体薄膜とし
て、多結晶Ｓｉ薄膜を使用しているので、伝導帯のスパ
イクポテンシャルが低く良好なオーミック接触となると
ともに、従来のｎ型化合物半導体で使用されていたＡｕ
−Ｇｅ／Ｎｉ／Ａｕのような高価なオーミック電極材を
使用することなく、安価なＡｌを使用した配線を行うこ
とができ、特性をより一層向上させることができるとと
もに、歩留まりをより一層向上させることができ、ま
た、半導体装置をより一層安価なものとすることができ
る。

【００５０】さらに、例えば、請求項９に記載するよう
に、前記サイドウォールは、前記開口部に面する前記第
二の半導体薄膜が陽極酸化法により酸化されて形成され
ていてもよい。

【００５１】上記構成によれば、サイドウォールが、開
口部に面する第二の半導体薄膜を陽極酸化法で酸化され
て形成されているので、室温で第二の半導体薄膜を酸化
してサイドウォールを形成することができ、従来のよう
にサイドウォールをプラズマＣＶＤ法で形成した際のプ
ラズマダメージがなく、特性をより一層向上させること
ができるとともに、歩留まりをより一層向上させること
ができ、また、半導体装置をより一層安価なものとする
ことができる。

【００５２】また、例えば、請求項１０に記載するよう
に、前記第二の半導体薄膜は、多結晶Ｓｉ薄膜であり、
かつ、前記第一の半導体基板の構成元素のＶ族元素を含
んでいるか、あるいは、前記第一の半導体基板の構成元
素以外のＶ族元素を含んでいてもよい。

【００５３】上記構成によれば、第二の半導体薄膜とし
て、多結晶Ｓｉ薄膜で、かつ、第一の半導体基板の構成
元素のＶ族元素を含んでいるか、あるいは、それ以外の
Ｖ族元素を含んだものを使用しているので、ソース及び
ドレインのオーミック電極が低抵抗Ｓｉで形成されると
ともに、イオン注入後の高温度での活性化におけるＶ族
元素の離脱を抑制しつつ、従来よりも高温で、より活性
化率を向上させて活性化させることができ、半導体装置
をソース領域の抵抗分Ｒｓがより一層低く、より一層特
性の良好なものとすることができる。

【００５４】

【発明の実施の形態】以下、本発明の好適な実施の形態
を添付図面に基づいて詳細に説明する。なお、以下に述
べる実施の形態は、本発明の好適な実施の形態であるか
ら、技術的に好ましい種々の限定が付されているが、本
発明の範囲は、以下の説明において特に本発明を限定す
る旨の記載がない限り、これらの態様に限られるもので
はない。

【００５５】図１〜図５は、本発明の半導体装置の製造
方法及び半導体装置の一実施の形態を示す図である。

【００５６】図１〜図５は、本発明の半導体装置の製造
方法及び半導体装置の一実施の形態を適用した半導体装
置３０の製造手順を示す図である。

【００５７】半導体装置３０の製造においては、まず、
第一の半導体基板である化合物半導体基板３１上に第二
の半導体薄膜を形成する半導体薄膜形成工程を行う。す
なわち、まず、図１に示すように、化合物半導体基板３
１として、（１００）面半絶縁基板３２の表面に、例え
ば、ＧａＡｓあるいはＩｎＰ等のｎ型エピタキシャル層
３３を有するものを使用し、化合物半導体基板３１の表
面、すなわち、ｎ型エピタキシャル層３３の表面を化学
洗浄した後、ｎ型エピタキシャル層３３の表面に高純度
のＳｉ膜（第二の半導体薄膜）３４を、真空蒸着法、イ
オンビームスパッタ法あるいは電子ビーム蒸着法で付着
する。この化学半導体基板３１のｎ型エピタキシャル層
３３は、１×１０¹⁷ｃｍ²である。

【００５８】このＳｉ薄膜３４は、後述する後工程での
イオン注入不純物の活性化時における化合物半導体のＶ
族元素が膜中から離脱するのを防止するキャップ層とし
ても使用するため、７００℃〜９００℃の程度の活性化
温度において十分耐え得るような膜厚が望ましいが、Ｓ
ｉ薄膜３４と下地の化合物半導体基板３１との熱膨張率
の差に起因する応力による割れを防ぐために、あまり厚
くすることも望ましくない。そこで、実際には、Ｓｉ薄
膜３４は、５００〜３０００オングストローム、好まし
くは、１０００〜２０００オングストロームの厚さに成
膜する。

【００５９】Ｓｉ薄膜３４は、付着した直後においては
緻密な膜ではなく、膜質は良好ではない。そこで、Ｓｉ
薄膜３４を付着した装置において、付着した後、連続し
て高真空で熱処理を行う。このとき、熱処理温度が高い
ことが望ましいが、化合物半導体基板３１のＶ族元素の
膜中からの離脱をできるだけ少なくするために、３００
℃〜５００℃、好ましくは、３５０℃〜４００℃の温度
で熱処理する。この熱処理により、Ｓｉ薄膜３４は、多
結晶化される。

【００６０】次に、図２に示すように、熱処理によって
多結晶化したＳｉ薄膜３４をｎ型化するために、化合物
半導体基板３１の構成元素の中のＶ族元素、すなわち、
ｎ型エピタキシャル層３３のＶ族元素、例えば、ｎ型エ
ピタキシャル層３３がＧａＡｓであるときには、ヒ素
（Ａｓ）を、ｎ型エピタキシャル層３３がＩｎＰである
ときには、リン（Ｐ）を、イオン注入する。なお、この
イオン注入は、上記化合物半導体基板３１の構成元素に
限るものではなく、化合物半導体基板３１の構成元素以
外のＶ族元素でもかまわない。この場合のイオン注入条
件は、不純物濃度をＳｉの固溶限に近くなるような、か
つ、ピーク不純物濃度がＳｉ薄膜３４のほぼ中央になる
ような注入エネルギーで行う。

【００６１】その後、第二の半導体薄膜であるＳｉ薄膜
３４の一部に開口部を形成する開口部形成工程を行う。
すなわち、図３に示すように、ホトレジスト３５を全面
に薄く塗布し、ホトリソグラフィー技術によりゲート部
のホトレジストを除去する。そして、フッ酸と硝酸系の
Ｓｉエッチング液により多結晶化しているＳｉ薄膜３４
をエッチングし、ｎ型エピタキシャル層３３の表面が露
出した開口部３６を形成する。この開口部３６を形成す
ると、Ｓｉ薄膜３４の端面３４ａが露出することにな
る。

【００６２】次に、開口部３６を酸化して第二の半導体
薄膜であるＳｉ薄膜３４の酸化物によるサイドウォール
を形成するサイドウォール形成工程を行う。すなわち、
図４に示すように、一旦基板を熱処理して、ホトレジス
ト３５の密着性を回復させた後、濃硝酸、濃リン酸、あ
るいは、硝酸カリウムを含む無水エチレングリコール等
の電解質溶液等により湿式陽極酸化法を用いて、Ｓｉ薄
膜端面３４ａを酸化し、Ｓｉ薄膜端面３４ａにＳｉ薄膜
３４の酸化物によるサイドウォール３７を形成する。す
なわち、開口部３６に露出したＳｉ薄膜端面３４ａが湿
式陽極酸化法により室温で酸化され、酸化膜が成長し
て、Ｓｉ薄膜３４の酸化物であるＳｉＯ₂によるサイド
ウォール３７が形成される。

【００６３】この湿式陽極酸化法による酸化において
は、酸化を定電流で行う場合には、セル電圧をモニター
することにより、また、酸化を定電圧で行う場合には、
流れる電流をモニターすることにより、サイドウォール
３７の膜厚を所定の膜厚に精度良く制御することがで
き、また、酸化時には、基板表面に強い光を照射しなが
ら行う。なお、陽極酸化は、プラズマ陽極酸化法を使用
して行ってもよい。

【００６４】そして、上記酸化時には、当然のことなが
ら、ｎ型エピタキシャル層３３の表面も酸化され、酸化
物３８が形成される。

【００６５】次に、サイドウォール３７の形成工程で酸
化された第一の半導体基板であるｎ型エピタキシャル層
３３の酸化物３８を除去する酸化物除去工程を行う。す
なわち、図５に示すように、１０％の塩酸溶液等の酸に
より、サイドウォール３７を残して、ｎ型エピタキシャ
ル層３３の表面に形成された酸化物３８を除去し、ま
た、Ｓｉ薄膜３４上のホトレジスト３５を除去する。ｎ
型エピタキシャル層３３の表面は、上記酸化物３８が除
去されると、リセス構造３９となる。

【００６６】その後、第一の半導体基板である化合物半
導体基板３１上にゲート電極、ソース電極及びドレイン
電極を形成する電極形成工程を行う。すなわち、図示し
ないが、酸化物３８を除去した開口部３６に耐熱性ショ
ットキー電極のＷＳｉを蒸着し、リフトオフ法により、
ゲート領域のみに残して、ホトレジスト３５上のＷＳｉ
を除去する。その後、ゲート電極をマスクにして、Ｓｉ
イオンを注入し、ｎ型エピタキシャル層３３及び化合物
半絶縁基板３２上部の全面に、ソース・ドレイン領域の
高濃度層を形成する。次に、窒素雰囲気中において、ア
ニールを行い、Ｓｉ薄膜３４に注入した不純物及びｎ型
エピタキシャル層３３に注入したＳｉを活性化する。そ
の後、プラズマＣＶＤ法によりＳｉＯ₂膜を成膜しソー
ス、ドレイン及びゲート部からの配線を行うために、こ
のＳｉＯ₂膜の適当な部分に窓を開けて、Ａｌを蒸着し
て、パターニングし、半導体装置３０を製造する。

【００６７】そして、サイドウォール３７は、開口部３
６内に形成されたゲート電極と、Ｓｉ酸化膜３４上に形
成されるソース電極及びドレイン電極と、を電気的に絶
縁する。

【００６８】上記製造工程を順次行うことにより、ｎ型
エピタキシャル層３３表面の開口部３６は、初期の開口
部３６の寸法ＬｇよりもＳｉ酸化膜３４の端面３４ａに
形成されたサイドウォール３７の分だけ狭い寸法Ｌｇ’
になり、小さいゲート領域Ｌｇ’を形成することがで
き、ゲート電極長を短縮して、半導体装置３０の特性を
向上させることができる。また、サイドウォール３７と
して第二の半導体薄膜であるＳｉ薄膜３４の酸化膜を使
用しているため、サイドウォール３７の厚みを、従来の
プラズマＣＶＤ膜によるサイドウォールに比較して、格
段に精度良く形成することができ、広い面積で高い均一
性を確保することができる。その結果、大規模な論理回
路を作製する場合にも、高精度にサイドウォールを形成
して、ゲート電極長Ｌｇ’を精度良く短縮することがで
き、半導体装置３０の特性を向上させることができる。

【００６９】

【実施例】図６〜図１４は、本発明の半導体装置の製造
方法及び半導体装置の実施例を示す図である。

【００７０】本実施例は、第一の半導体基板として、Ｇ
ａＡｓ化合物半導体でるあ（１００）面半絶縁ＧａＡｓ
基板を、第二の半導体薄膜として、多結晶Ｓｉ薄膜であ
って、第一の半導体基板の構成元素であるＡｓを含んだ
ものを使用し、サイドウォールを第二の半導体薄膜であ
るＳｉ薄膜を陽極酸化法により酸化して形成することに
より、ＭＥＳＦＥＴを作製した。

【００７１】まず、図６に示すように、ＭＥＳＦＥＴ
４０は、化合物半導体基板４１として、表面にｎ型エピ
タキシャル層４２を有する（１００）面半絶縁ＧａＡｓ
基板４３を化学洗浄した後、高純度のＳｉ膜を、電子ビ
ーム蒸着法で２０００オングストロームの膜厚に付着
し、連続して、電子ビーム蒸着装置の中で、４００℃
で、３０分間の熱処理を行って、Ｓｉ薄膜４４を多結晶
化させる。この化合物半導体基板４１のｎ型エピタキシ
ャル層４３は、１×１０¹⁷ｃｍ²である。

【００７２】その後、図７に示すように、熱処理によっ
て多結晶化したＳｉ薄膜４４を、ｎ型化するために、化
合物半導体基板４１の構成元素の中のＶ族元素であるヒ
素（Ａｓ）をイオン注入する。この場合のイオン注入条
件は、ドーズ量、５×１０¹⁵（ｃｍ^-2）、注入エネルギ
ー、１８０（ｋｅＶ）で、不純物濃度のピーク深さが膜
厚のほぼ中央にくるような条件である。

【００７３】その後、図８に示すように、ホトレジスト
４５を全面に薄く塗布し、ホトリソグラフィー技術によ
りゲート長Ｌｇ分である１μｍだけホトレジスト４５を
除去する。次に、フッ酸と硝酸系のＳｉエッチング液に
より多結晶化したＳｉ薄膜４４をエッチングし、ｎ型エ
ピタキシャル層４３の表面上が露出した開口部４６を形
成する。この開口部４６を形成すると、Ｓｉ薄膜４４の
端面４４ａが露出することになる。

【００７４】次に、図９に示すように、一旦基板を熱処
理してホトレジスト４５の密着性を回復してから濃リン
酸の電解質溶液を用いて、化合物半導体基板４１を陽極
として、電流密度３（ｍＡ／ｃｍ²）で陽極酸化を行
い、Ｓｉ薄膜端面４４ａを酸化して、約１０００オング
ストロームのサイドウォール４７を形成する。この酸化
時には、ｎ型エピタキシャル層４３の表面も酸化され、
酸化物４８が形成される。

【００７５】その後、図１０に示すように、ｎ型エピタ
キシャル層４３の表面上の酸化物４８を、１０％の塩酸
溶液により除去し、ｎ型エピタキシャル層４３の表面
が、リセス構造４９となる。したがって、ｎ型エピタキ
シャル層４３の表面の開口部４６は、初期の１μｍ長か
ら０．８μｍと狭くなっている。すなわち、ゲート長Ｌ
ｇが１μｍであったのが、実際のゲート長Ｌｇ’として
は、０．８μｍになっている。

【００７６】次に、図１１に示すように、基板を熱処理
してホトレジスト４５の密着性を回復した後、開口部４
６に耐熱性ショットキー電極のＷＳｉ５０を約２０００
オングストローム蒸着し、図１２に示すように、リフト
オフ法により、ゲート領域のみに残して、ホトレジスト
４５上のＷＳｉ５０を除去する。

【００７７】その後、図１３に示すように、ゲート電極
５１をマスクにして、Ｓｉイオンを注入し、ｎ型エピタ
キシャル層４３及び半絶縁基板４２上部の全面に、ソー
ス・ドレイン領域の高濃度層５２を形成する。このイオ
ン注入の注入条件は、注入エネルギーが、１５０（ｋｅ
Ｖ）、ドーズ量が、１×１０¹⁵（ｃｍ²）である。

【００７８】次に、窒素雰囲気中において、８００℃
で、２０秒間のランプアニールを行い、Ｓｉ薄膜４４に
注入したヒ素（Ａｓ）及びｎ型エピタキシャル層４３に
注入したＳｉを活性化する。

【００７９】その後、図１４に示すように、プラズマＣ
ＶＤ法によりＳｉＯ₂膜５３を１０００オングストロー
ム成膜する。このとき、ｎ型エピタキシャル層４３の表
面は、露出していないため、プラズマによるダメージが
ない。

【００８０】次に、ソース、ドレイン及びゲート部から
の配線を行うために、ＳｉＯ₂膜５３の適当な部分に窓
を開けて、Ａｌ５４を蒸着して、パターニングし、ＭＥ
ＳＦＥＴであるＭＥＳＦＥＴ４０を製造する。

【００８１】このように、開口部４６のＳｉ薄膜４４の
端面にＳｉ薄膜４４を酸化させてサイドウォール４７を
形成し、このサイドウォール４７の形成された開口部３
６にゲート電極５０を形成しているので、ゲート長Ｌ
ｇ’を短縮化することができ、相互コンダクタンスｇ_m
及び電流利得遮蔽周波数ｆｒを向上させることができ
た。また、ゲートとソース及びドレインを、ゲート電極
５０をマスクとしてセルフアラインで形成しているの
で、ゲート−ソース間の直列抵抗Ｒｓを小さくすること
ができ、相互コンダクタンスｇ_mが減少することを効果
的に抑制して、ＭＥＳＦＥＴ４０の製造上の歩留まりを
向上させることができた。

【００８２】また、ソース及びドレインからのオーム性
電極として、Ｖ族元素を高濃度に添加した多結晶Ｓｉを
使用しているため、ＧａＡｓにおいてＶ族元素としてヒ
素（Ａｓ）を添加しているので、イオン注入後の活性化
温度を、従来よりも高くすることができ、より一層活性
化率を向上させることができた。

【００８３】さらに、多結晶Ｓｉ電極を使用しているの
で、配線材料として安価なＡｌを使用することができ、
ＭＥＳＦＥＴ４０を安価に製造することができた。

【００８４】なお、上記実施例においては、ＭＥＳＦ
ＥＴについて説明したが、半導体装置としては、ＭＥＳ
ＦＥＴに限るものではなく、ゲート電極としてｐｎ接
合を有する接合型ＦＥＴ、金属／絶縁物／半導体接合ゲ
ートのＭＯＳＦＥＴＨＥＭＴ（High Electron Mobi
lity Transistor ）及びＭＩＳＦＥＴにも同様に適用
することができる。

【００８５】以上、本発明者によってなされた発明を好
適な実施の形態に基づき具体的に説明したが、本発明は
上記のものに限定されるものではなく、その要旨を逸脱
しない範囲で種々変更可能であることはいうまでもな
い。

【００８６】

【発明の効果】請求項１記載の発明の半導体装置の製造
方法によれば、第一の半導体基板上に第二の半導体薄膜
を形成し、第二の半導体薄膜の一部に開口部を形成し
て、この開口部に面する第二の半導体薄膜を酸化して第
二の半導体薄膜の酸化物によるサイドウォールを形成
し、開口部内の第一の半導体基板表面にサイドウォール
形成時に形成された第一の半導体の酸化物を除去した
後、開口部内及び開口部外の第一の半導体基板の表面に
ゲート、ソース及びドレインの各電極を形成して半導体
装置を製造しているので、開口部内に形成されるゲート
領域を容易に短縮化することができるとともに、サイド
ウォールを第二の半導体薄膜自身の酸化により形成し
て、サイドウォールを均一に形成することができ、半導
体装置の特性を向上させることができるとともに、製造
上の歩留まりを向上させることができる。

【００８７】請求項２記載の発明の半導体装置の製造方
法によれば、第一の半導体基板として、III−Ｖ族化合
物半導体を使用しているので、より一層サイドウォール
を均一に、かつ、精度良く形成することができ、より一
層特性を向上させることができるとともに、歩留まりを
より一層向上させることができる。

【００８８】請求項３記載の発明の半導体装置の製造方
法によれば、第二の半導体薄膜として、多結晶Ｓｉ薄膜
を使用しているので、伝導帯のスパイクポテンシャルが
低く良好なオーミック接触させることができるととも
に、ソース及びドレインのオーミック電極を低抵抗Ｓｉ
で形成することができ、従来、ｎ型化合物半導体で使用
されていたＡｕ−Ｇｅ／Ｎｉ／Ａｕのような高価なオー
ミック電極材を使用することなく、安価なＡｌを使用し
た配線を行うことができる。その結果、特性をより一層
向上させることができるとともに、歩留まりをより一層
向上させることができ、また、より一層安価に半導体装
置を製造することができる。

【００８９】請求項４記載の発明の半導体装置の製造方
法によれば、サイドウォールを、開口部に面する第二の
半導体薄膜を陽極酸化法により酸化させて形成している
ので、室温で第二の半導体薄膜を酸化してサイドウォー
ルを形成することができ、従来のようにサイドウォール
をプラズマＣＶＤ法で形成する必要がなく、プラズマダ
メージの発生を防止して、より一層特性を向上させるこ
とができるとともに、歩留まりをより一層向上させるこ
とができ、また、より一層安価に半導体装置を製造する
ことができる。

【００９０】請求項５記載の発明の半導体装置の製造方
法によれば、第二の半導体薄膜として、多結晶Ｓｉ薄膜
で、かつ、第一の半導体基板の構成元素のＶ族元素を含
んでいるか、あるいは、それ以外のＶ族元素を含んだも
のを使用しているので、ソース及びドレインのオーミッ
ク電極を低抵抗Ｓｉで形成することができるとともに、
イオン注入後の高温度での活性化におけるＶ族元素の離
脱を抑えて、従来よりも高温で活性化し、より活性化率
を向上させることができ、ソース領域の抵抗分Ｒｓをよ
り一層低減させて、より一層特性を向上させることがで
きる。

【００９１】請求項６記載の発明の半導体装置によれ
ば、半導体装置を、第一の半導体基板上に第二の半導体
薄膜が形成され、当該第二の半導体薄膜の一部に開口部
が形成されて、当該開口部に面する第二の半導体薄膜が
酸化されることにより第二の半導体薄膜の酸化物による
サイドウォールが形成され、当該サイドウォールの形成
にともなって開口部内の第一の半導体基板表面に形成さ
れた第一の半導体の酸化物が除去された後、開口部内及
び開口部外の第一の半導体基板の表面にゲート、ソース
及びドレインの各電極が形成されたものとしているの
で、開口部内のサイドウォールが均一で、当該開口部内
に形成されるゲート領域を容易に均一で、かつ、狭いも
のとすることができ、特性をより一層向上させることが
できるとともに、製造上の歩留まりをより一層向上させ
ることができる。

【００９２】請求項７記載の発明の半導体装置によれ
ば、第一の半導体基板として、III−Ｖ族化合物半導体
を使用しているので、より一層サイドウォールを均一
で、かつ、精度の良好なものとすることができ、特性を
より一層向上させることができるとともに、歩留まりを
より一層向上させることができる。

【００９３】請求項８記載の発明の半導体装置によれ
ば、第二の半導体薄膜として、多結晶Ｓｉ薄膜を使用し
ているので、伝導帯のスパイクポテンシャルが低く良好
なオーミック接触となるとともに、従来のｎ型化合物半
導体で使用されていたＡｕ−Ｇｅ／Ｎｉ／Ａｕのような
高価なオーミック電極材を使用することなく、安価なＡ
ｌを使用した配線を行うことができ、特性をより一層向
上させることができるとともに、歩留まりをより一層向
上させることができ、また、半導体装置をより一層安価
なものとすることができる。

【００９４】請求項９記載の発明の半導体装置によれ
ば、サイドウォールが、開口部に面する第二の半導体薄
膜を陽極酸化法で酸化されて形成されているので、室温
で第二の半導体薄膜を酸化してサイドウォールを形成す
ることができ、従来のようにサイドウォールをプラズマ
ＣＶＤ法で形成した際のプラズマダメージがなく、特性
をより一層向上させることができるとともに、歩留まり
をより一層向上させることができ、また、半導体装置を
より一層安価なものとすることができる。

【００９５】請求項１０記載の発明の半導体装置によれ
ば、第二の半導体薄膜として、多結晶Ｓｉ薄膜で、か
つ、第一の半導体基板の構成元素のＶ族元素を含んでい
るか、あるいは、それ以外のＶ族元素を含んだものを使
用しているので、ソース及びドレインのオーミック電極
が低抵抗Ｓｉで形成されるとともに、イオン注入後の高
温度での活性化におけるＶ族元素の離脱を抑制しつつ、
従来よりも高温で、より活性化率を向上させて活性化さ
せることができ、半導体装置をソース領域の抵抗分Ｒｓ
がより一層低く、より一層特性の良好なものとすること
ができる。

【図面の簡単な説明】

【図１】本発明の半導体装置の製造方法及び半導体装置
の第１の実施の形態を適用した半導体装置の化合物半導
体基板のｎ型エピタキシャル層上にＳｉ薄膜が形成され
ている状態の正面断面図。

【図２】図１のＳｉ薄膜上にＶ族元素をイオン注入して
いる状態の正面断面図。

【図３】図２のＳｉ薄膜上にホトレジストを塗布して開
口部を形成した状態の正面断面図。

【図４】図３の開口部内を酸化してサイドウォールを形
成した状態の正面断面図。

【図５】図４の開口部内のｎ型エピタキシャル層上の酸
化物を除去した状態の正面断面図。

【図６】本発明の半導体装置の製造方法及び半導体装置
の実施例のＭＥＳＦＥＴの化合物半導体基板のｎ型エ
ピタキシャル層上にＳｉ薄膜が形成されている状態の正
面断面図。

【図７】図６のＳｉ薄膜上にＡｓをイオン注入している
状態の正面断面図。

【図８】図７のＳｉ薄膜上にホトレジストを塗布して開
口部を形成した状態の正面断面図。

【図９】図８の開口部内を酸化してサイドウォールを形
成した状態の正面断面図。

【図１０】図９の開口部内のｎ型エピタキシャル層上の
酸化物を除去した状態の正面断面図。

【図１１】図１０の表面全面にＷＳｉを蒸着した状態の
正面断面図。

【図１２】図１１のＷＳｉをゲート領域のみ残して除去
した状態の正面断面図。

【図１３】図１２のゲート電極をマスクとしてＳｉをイ
オン注入している状態の正面断面図。

【図１４】図１３の表面に電極を形成した状態の正面断
面図。

【図１５】ＭＥＳＦＥＴの基本的構造を示す正面断面
図。

【図１６】従来の電界効果型トランジスタの半導体基板
の正面断面図。

【図１７】図１６の基板上にイオン注入によりｎ型活性
層を形成した状態の正面断面図。

【図１８】図１７の表面全面にＳｉ₃Ｎ₄膜を形成した状
態の正面断面図。

【図１９】図１８のＳｉ₃Ｎ₄膜に開口部を形成した状態
の正面断面図。

【図２０】図１９のＳｉ₃Ｎ₄膜上に絶縁物を形成した状
態の正面断面図。

【図２１】図２０の絶縁物を開口部のみを残して除去し
た状態の正面断面図。

【図２２】図２１の開口部にＴ型ショットキー電極を形
成した状態の正面断面図。

【図２３】図２２のｎ型活性層上のＳｉ₃Ｎ₄膜を除去し
た状態の正面断面図。

【図２４】図２３のｎ型活性層上にソース電極とドレイ
ン電極を形成した状態の正面断面図。

【符号の説明】

３０半導体装置３１化合物半導体基板３２半絶縁基板３３ｎ型エピタキシャル層３４Ｓｉ薄膜３４ａＳｉ薄膜端面３５ホトレジスト３６開口部３７サイドウォール３８酸化物３９リセス構造４０半導体装置４１化合物半導体基板４２半絶縁基板４３ｎ型エピタキシャル層４４Ｓｉ薄膜４４ａＳｉ薄膜端面４５ホトレジスト４６開口部４７サイドウォール４８酸化物４９リセス構造５０ＷＳｉ５１ゲート電極５２高濃度層５３ＳｉＯ₂膜５４Ａｌ

Claims

【特許請求の範囲】

【請求項１】第一の半導体基板上に第二の半導体薄膜を
形成する半導体薄膜形成工程と、前記第二の半導体薄膜
の一部に開口部を形成する開口部形成工程と、前記開口
部に面する前記第二の半導体薄膜を酸化して前記第二の
半導体薄膜の酸化物によるサイドウォールを形成するサ
イドウォール形成工程と、前記開口部内の前記第一の半
導体基板表面に前記サイドウォール形成工程で形成され
た前記第一の半導体の酸化物を除去する酸化物除去工程
と、前記開口部内及び前記開口部外の前記第一の半導体
基板の表面にゲート、ソース及びドレインの各電極を形
成する電極工程と、を行うことを特徴とする半導体装置
の製造方法。
【請求項２】前記第一の半導体基板は、III−Ｖ族化合
物半導体であることを特徴とする請求項１記載の半導体
装置の製造方法。
【請求項３】前記第二の半導体薄膜は、多結晶Ｓｉ薄膜
であることを特徴とする請求項１または請求項２記載の
半導体装置の製造方法。
【請求項４】前記サイドウォール形成工程は、前記開口
部に面する前記第二の半導体薄膜を陽極酸化法により酸
化させて、前記サイドウォールを形成することを特徴と
する請求項１から請求項３のいずれかに記載の半導体装
置の製造方法。
【請求項５】前記第二の半導体薄膜は、多結晶Ｓｉ薄膜
であり、かつ、前記第一の半導体基板の構成元素のＶ族
元素を含んでいるか、あるいは、前記第一の半導体基板
の構成元素以外のＶ族元素を含んでいることを特徴とす
る請求項２記載の半導体装置の製造方法。
【請求項６】第一の半導体基板上に第二の半導体薄膜が
形成され、当該第二の半導体薄膜の一部に開口部が形成
されて、当該開口部に面する前記第二の半導体薄膜が酸
化されることにより前記第二の半導体薄膜の酸化物によ
るサイドウォールが形成され、当該サイドウォールの形
成にともなって前記開口部内の前記第一の半導体基板表
面に形成された前記第一の半導体の酸化物が除去された
後、前記開口部内及び前記開口部外の前記第一の半導体
基板の表面にゲート、ソース及びドレインの各電極が形
成されたことを特徴とする半導体装置。
【請求項７】前記第一の半導体基板は、III−Ｖ族化合
物半導体であることを特徴とする請求項６記載の半導体
装置。
【請求項８】前記第二の半導体薄膜は、多結晶Ｓｉ薄膜
であることを特徴とする請求項６または請求項７記載の
半導体装置。
【請求項９】前記サイドウォールは、前記開口部に面す
る前記第二の半導体薄膜が陽極酸化法により酸化されて
形成されていることを特徴とする請求項６から請求項８
のいずれかに記載の半導体装置。
【請求項１０】前記第二の半導体薄膜は、多結晶Ｓｉ薄
膜であり、かつ、前記第一の半導体基板の構成元素のＶ
族元素を含んでいるか、あるいは、前記第一の半導体基
板の構成元素以外のＶ族元素を含んでいることを特徴と
する請求項７記載の半導体装置。