JPH10270578A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPH10270578A
JPH10270578A JP9076280A JP7628097A JPH10270578A JP H10270578 A JPH10270578 A JP H10270578A JP 9076280 A JP9076280 A JP 9076280A JP 7628097 A JP7628097 A JP 7628097A JP H10270578 A JPH10270578 A JP H10270578A
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transistor
polycrystalline silicon
gate electrode
ddd
oxide film
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Hitomi Watanabe
ひと美 渡邉
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Seiko Instruments Inc
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Abstract

(57)【要約】 【課題】 ２層の多結晶シリコンを用いた半導体装置に
おいて、ＤＤＤ拡散層形成のための熱処理工程を削減
し、ゲート酸化膜質や、トンネル酸化膜質の劣化を抑え
る。 【解決手段】 第１の多結晶シリコンによりＤＤＤトラ
ンジスタのゲート電極４（ｂ）、及び容量素子の下部電
極４（ａ）を形成した後、ＤＤＤ不純物層６（ａ）を形
成し、容量素子の絶縁酸化膜７（ａ）や、第２の多結晶
シリコンをゲート電極８（ｂ）とするトランジスタのゲ
ート酸化膜７（ｂ）形成のための熱酸化工程とＤＤＤ不
純物層拡散工程を兼ねてＤＤＤ拡散層６（ｂ）を形成す
ることで製造工程を削減し、熱処理工程削減によるゲー
ト酸化膜質やトンネル酸化膜質の向上を図る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に係わり、特に２層の多結晶シリコンを形成す
る過程を有する高耐圧ＭＯＳトランジスタの構造、及び
高耐圧ＭＯＳトランジスタを利用した半導体装置の構造
と、その各々の製造方法に関する。
【０００２】
【従来の技術】従来、半導体基板上に２層の多結晶シリ
コンを用いてＤＤＤ（Ｄｏｕｂｌｅ―Ｄｉｆｆｕｓｅｄ
―Ｄｒａｉｎ）型ＭＯＳトランジスタと共に容量素子
や、異種のＭＯＳトランジスタを形成するため以下の工
程を用いてきた。まず図３（ａ）に示すように、シリコ
ン基板２３上に素子分離膜２４と、酸化膜２５を公知の
技術により形成する。
【０００３】次に図３（ｂ）に示すように、公知の技術
により第１の多結晶シリコンを形成後、パターニングし
エッチング除去により容量素子の下部電極２６を形成す
る。次に図３（ｃ）に示すように、熱酸化によって前記
下部電極２６上に容量素子の絶縁酸化膜２７（ａ）や、
ゲート酸化膜２７（ｂ）を形成する。次に図３（ｄ）に
示すように、公知の技術により第２の多結晶シリコンを
形成後、パターニングしエッチング除去により容量素子
の上部電極２８（ａ）や、トランジスタのゲート電極２
８（ｂ）を形成する。次に図３（ｅ）に示すように、公
知の技術によりレジスト材２９をパターニングし、ＤＤ
Ｄ構造にしようとするトランジスタ領域に選択的に公知
の技術によりＤＤＤとなる不純物層３０（ａ）を形成す
る。
【０００４】次に図３（ｆ）に示すように、前記不純物
層３０（ａ）がＤＤＤとして機能する拡散幅を得るため
に熱拡散工程によりＤＤＤ拡散層３０（ｂ）を形成す
る。次に図３（ｇ）に示すように、公知の技術によりト
ランジスタ領域にソース、ドレイン層３１を形成し、Ｄ
ＤＤトランジスタと容量素子、あるいは他種のトランジ
スタとを形成していた。
【０００５】
【発明が解決しようとする課題】従来の製造方法では同
一多結晶シリコンによりＤＤＤトランジスタと他種のト
ランジスタのゲート電極を形成するので、以下に記載す
る問題点があった。 １． ＤＤＤ拡散層を十分拡散させる熱拡散工程が必要
なため製造工程が多い。 ２． 前記熱拡散工程が比較的高温の処理であるため、
前記熱拡散工程以前に形成された絶縁酸化膜、ゲート酸
化膜などの膜質が劣化してしまう。 ３． ＤＤＤトランジスタと他種のトランジスタのゲー
ト酸化膜厚を変える事が困難で、それを行うにはより多
くの工程を必要とする。 本発明は、従来の構造と製造方法を改善して、上述のよ
うな問題点を取り除くことを課題とする。
【０００６】
【課題を解決するための手段】本発明の構造及び製造方
法では、第１の多結晶シリコンによりＤＤＤトランジス
タのゲート、及び容量素子の下部電極を形成した後、Ｄ
ＤＤ不純物層を形成し、容量素子の絶縁酸化膜形成や第
２の多結晶シリコンをゲート電極とするトランジスタの
ゲート酸化膜形成のための熱酸化工程とＤＤＤ不純物層
拡散工程を兼ねてＤＤＤトランジスタを形成するので、
以下に記載する作用を持つ。 １． 製造工程が削減される。 ２． 熱処理工程が減るので、絶縁酸化膜、ゲート酸化
膜の膜質が向上する。 ３． ＤＤＤトランジスタと他種のトランジスタのゲー
ト酸化を別々に行えるので、前記各々のゲート酸化膜厚
を変えることが容易である。
【０００７】
【発明の実施の形態】本発明の第１の実施例を以下に説
明する。まず図１（ａ）に示すように、シリコン基板１
上に素子分離膜２と、第１のゲート酸化膜３と、第１の
多結晶シリコンにより容量素子の下部電極４（ａ）と、
第１のトランジスタのゲート電極４（ｂ）とを公知の技
術により形成する。次に図１（ｂ）に示すように、公知
の技術によりレジスト材５をパターニングし、第１のト
ランジスタ領域に選択的に例えばイオン注入法などによ
りＤＤＤとなる不純物層６（ａ）を形成する。
【０００８】次に図１（ｃ）に示すように、もし必要で
あれば第２のトランジスタ領域上の第１のゲート酸化膜
を除去後、熱酸化によって容量素子の絶縁酸化膜７
（ａ）と、第２のトランジスタの第２のゲート酸化膜７
（ｂ）を形成する。この時の熱酸化工程によって先に形
成されている前記不純物層６（ａ）が拡散され、ＤＤＤ
拡散層６（ｂ）を形成することになる。次に図１（ｄ）
に示すように、第２の多結晶シリコンにより容量素子の
上部電極８（ａ）と、第２のトランジスタのゲート電極
８（ｂ）を公知の技術により形成する。
【０００９】次に図１（ｅ）に示すように、第１、及び
第２のトランジスタ領域にソース、ドレイン拡散層９を
公知の技術により形成し、ＤＤＤトランジスタと容量素
子、あるいは他種のトランジスタとを形成する。以上の
ようにして形成されたＤＤＤトランジスタは第１の多結
晶シリコンをゲート電極とするので、第２の多結晶シリ
コンをゲート電極とする第２のトランジスタのゲート酸
化と、容量素子の絶縁膜形成の酸化工程をＤＤＤ拡散の
為の熱処理工程として兼用でき、ＤＤＤの熱拡散工程の
削減となる。ここで上記第１の実施例が多結晶シリコン
を２層用いてＤＤＤトランジスタと、他種のトランジス
タと、容量素子を形成する場合のみでなく、以下に記載
する場合にも同様の作用、効果が得られることは言うま
でもない。 １． 多結晶シリコンを２層用いてＤＤＤトランジスタ
と、他種のトランジスタを形成する場合。 ２． 多結晶シリコンを２層用いてＤＤＤトランジスタ
と、容量素子を形成する場合。
【００１０】本発明の第１の実施例ををＥＥＰＲＯＭに
応用した第２の実施例を以下に説明する。ＥＥＰＲＯＭ
は、例えば１０Ｖ以下の電源電圧範囲で十分に動作すれ
ば良い周辺回路部と、ＥＥＰＲＯＭセルアレイ部と、Ｅ
ＥＰＲＯＭセルの書き込みに必要な電圧、通常は電源電
圧範囲より高い例えば１４Ｖ〜３０Ｖの電圧下で十分動
作する高電圧駆動回路部を持つ。
【００１１】よって書き込みのために高電圧がかかるＥ
ＥＰＲＯＭセルと高電圧駆動回路部において高耐圧トラ
ンジスタが必要となる。高耐圧化を達成する為に、トラ
ンジスタのソース、ドレイン部をＤＤＤ構造にすること
はもちろん、トランジスタのゲート酸化膜厚も比較的厚
めにすることが望ましい。
【００１２】一方周辺回路部においては、特に高耐圧ト
ランジスタを必要とすることはなく、駆動能力やリーク
などを考慮すると周辺回路トランジスタのゲート酸化膜
厚は出来るだけ薄くした方がＥＥＰＲＯＭの性能は上が
る。つまり高耐圧トランジスタと周辺回路トランジスタ
とではソース、ドレインの構造もゲート酸化膜厚も変え
ることが望ましい。
【００１３】またＥＥＰＲＯＭセルには書き込みのため
キャリアの移動口としてトンネル酸化膜領域があり、そ
の酸化膜厚は通常のトランジスタのゲート酸化膜厚に比
べかなり薄いため、形成後の熱処理が多いほど膜質が劣
化し、トラップや界面順位の増加などにより絶縁耐圧が
落ちてしまう。よって熱処理工程は出来るだけ少ない事
が望ましい。
【００１４】まず図２（ａ）に示すように、シリコン基
板１０上にウェル領域１１と、素子分離膜１２と、トン
ネルドレイン拡散層１３と、第１のゲート酸化膜１４
と、トンネル酸化膜領域１５と、第１の多結晶シリコン
によるフローティングゲートトランジスタのゲート電極
１６（ａ）と、第１の多結晶シリコンによるセレクトゲ
ートトランジスタのゲート電極１６（ｂ）と、高耐圧ト
ランジスタのゲート電極１６（ｃ）などを公知の技術に
より形成し、レジスト材１７をパターニングし、選択的
にＥＥＰＲＯＭのセルアレイ領域や、高電圧駆動回路部
など高耐圧が必要とされる領域にイオン注入法などによ
りＤＤＤとなる不純物層１８（ａ）を形成する。
【００１５】ここでＥＥＰＲＯＭ競るの書き込み印可電
圧条件などからして、前記ＤＤＤとなる不純物層１８
（ａ）がＥＥＰＲＯＭセルの少なくともセレクトゲート
トランジスタのドレイン側に形成されていれば良い場合
があることは言うまでもない。この時例えば前記シリコ
ン基板１０はＰ型、前記ウェル領域１１はＮ型、前記ト
ンネルドレイン１３はＮ型とし、前記第１のゲート酸化
膜１４の膜厚は３００〜１２００Åの範囲で、前記トン
ネル酸化膜１５の膜厚は５０〜１５０Åの範囲で形成す
る。
【００１６】前記第１の多結晶シリコンはフローティン
グゲート電極のみならず、セレクトゲート電極、及び高
耐圧トランジスタのゲート電極、配線としても使われる
ので、その膜厚は２５００〜６０００Åとし、シート抵
抗値を１０〜５００Ω／ｓｑで形成すると良い。また前
記不純物層１８（ａ）はイオン注入法であればリンを１
Ｅ１３〜８Ｅ１４ａｔｍｓ／ｃｍ2注入して形成すると
良い。
【００１７】次に図２（ｂ）に示すように、もし必要で
あれば第２の多結晶シリコンをゲート電極とする周辺回
路トランジスタ領域上の第１のゲート酸化膜を除去後、
熱酸化によって後記形成されるコントロールゲート電極
と前記フローティングゲート電極１６（ａ）とを容量結
合させるための絶縁酸化膜１９（ａ）と、第２の多結晶
シリコンをゲート電極とする周辺回路トランジスタに使
用する第２のゲート酸化膜１９（ｂ）とを形成する。
【００１８】同時に前記熱酸化工程によって、先に形成
されている前記不純物層１８（ａ）が拡散されＤＤＤ拡
散層１８（ｂ）を形成することになる。先に説明したよ
うに周辺回路トランジスタのゲート酸化膜１９（ａ）の
膜厚は出来るだけ薄いことが望ましい、またフローティ
ングゲート電極とコントロールゲート電極を容量結合さ
せる前記絶縁酸化膜１９（ｂ）にはＥＥＰＲＯＭ書き込
み時に高電圧がかかるため比較的高温の熱酸化によって
形成される高品質の酸化膜が望ましい。
【００１９】よって本発明の実施例においては周辺回路
トランジスタ上の前記第１のゲート酸化膜１４を除去し
た後、前記容量素子の絶縁酸化膜１９（ａ）と、前記第
２のゲート酸化膜１９（ｂ）とを形成するための熱酸化
を１０００〜１１００℃の乾燥酸素雰囲気中、例えば酸
素のみ、あるいは酸素と窒素の混合雰囲気中による処理
とし、前記周辺トランジスタのゲート酸化膜１９（ａ）
の膜厚が前記高耐圧トランジスタのゲート酸化膜厚より
薄く、例えば１５０〜４００Åの範囲で形成すると良
い。
【００２０】以上の様な熱酸化条件であれば、前記不純
物層１８（ａ）がＤＤＤとして十分機能する拡散幅を得
られる。次に図２（ｃ）に示すように、第２の多結晶シ
リコンによりＥＥＰＲＯＭセルのコントロールゲート電
極２０（ａ）と、周辺回路トランジスタのゲート電極１
９（ｂ）とを公知の技術により形成する。
【００２１】この時前記第２の多結晶シリコンはコント
ロールゲート電極と、周辺回路トランジスタのゲート電
極、配線としても使われるので、その膜厚は２５００〜
６０００Åとし、シート抵抗値を１０〜５００Ω／ｓｑ
で形成すると良い。次に図２（ｄ）に示すように、第１
導電型、例えばＰ型のソース、ドレイン拡散層２１と、
第２導電型、例えばＮ型の砒素によるソース、ドレイン
拡散層２２とを公知の技術により形成し、ＤＤＤトラン
ジスタをセレクトゲートにしたＥＥＰＲＯＭセルや、各
種回路を形成する。
【００２２】この時図２の構造において高耐圧駆動回路
部にＤＤＤ構造のＣ―ＭＯＳ回路を形成させる場合に
は、図２（ｂ）に示された前記第２のゲート酸化膜１９
（ａ）、並びに容量絶縁膜１９（ｂ）を形成する前に、
ウェル領域中に不純物層１８（ａ）とは逆導電型の不純
物層を持つ第１の多結晶シリコン層をゲート電極とした
トランジスタ領域を形成し、酸化膜１９（ａ）と酸化膜
１９（ｂ）を形成する熱酸化にてＤＤＤ拡散層とすれば
よいことは言うまでもない。
【００２３】従来は第１の多結晶シリコンによってフロ
ーティングゲート電極のみを形成し、第２の多結晶シリ
コンによって周辺回路トランジスタと、ＤＤＤトランジ
スタとコントロールゲート電極を形成していたため容量
絶縁膜形成のための酸化と、必要であれば高耐圧トラン
ジスタと周辺回路トランジスタの酸化膜厚を変えるた
め、各々のゲート酸化の工程が必要であった。
【００２４】しかし以上のようにして形成されたＥＥＰ
ＲＯＭはＤＤＤトランジスタは第１の多結晶シリコンを
ゲート電極とし、第２の多結晶シリコンを周辺回路トラ
ンジスタのゲート電極とするので、第２の多結晶シリコ
ンをゲート電極とする周辺回路トランジスタのゲート酸
化工程と、フローティングゲート電極とコントロールゲ
ート電極間の絶縁膜形成の熱酸化工程を１度の熱酸化工
程で行え、かつＤＤＤ拡散の為の熱工程としても兼用で
きるため、周辺トランジスタのゲート酸化工程、及びＤ
ＤＤの熱拡散工程の２工程を削減できる。
【００２５】
【発明の効果】本発明は以上説明したように、ＤＤＤト
ランジスタが第１の多結晶シリコンをゲート電極とする
ので、第２の多結晶シリコンをゲート電極とする第２の
トランジスタのゲート酸化や、容量素子の絶縁酸化膜形
成の熱酸化工程とＤＤＤ拡散の為の熱処理が兼用でき、
工程の削減により製造コストを削減できる。
【００２６】特にＥＥＰＲＯＭにおいてはＤＤＤトラン
ジスタを第１の多結晶シリコンをゲート電極とし、第２
の多結晶シリコンを周辺回路トランジスタのゲート電極
とするので、第２の多結晶シリコンをゲート電極とする
周辺回路トランジスタのゲート酸化工程と、フローティ
ングゲート電極とコントロールゲート電極間の絶縁酸化
膜形成の熱酸化工程を１度の熱酸化工程で行え、かつＤ
ＤＤ拡散の為の熱処理工程としても兼用できるため、周
辺トランジスタのゲート酸化工程、及びＤＤＤの熱拡散
工程の２工程削減となり、高耐圧駆動回路部と周辺回路
部でゲート酸化膜厚の異なるトランジスタを容易に形成
できる。
【００２７】よって工程削減により製造コストの削減が
でき、ＥＥＰＲＯＭの性能を上げることもでき、かつ２
度の熱酸化工程の削減によりトンネル酸化膜へのトラッ
プや、界面順位の増加等が抑えられ酸化膜質が向上し、
ＥＥＰＲＯＭセルの書き換え寿命などが上昇し信頼性の
向上も図られる。
【図面の簡単な説明】
【図１】本発明の第１の実施例の説明図である。
【図２】本発明の第２の実施例の説明図である。
【図３】従来の技術の説明図である。
【符号の説明】
１ シリコン基板 １０ シリコン基板 ２３ シリコン基板 １１ ウェル領域 ２，１２，２４ 素子分離膜 ３，７(ｂ)，１４，１９(ｂ)，２７(ｂ) ゲート酸化膜 ２５ 酸化膜 ４(ａ) 容量素子の下部電極 ２６ 容量素子の下部電極 ４(ｂ)，８(ｂ)，１６(ｃ)，２０(ｂ)，２８(ｂ)， ゲ
ート電極 １６(ａ) フローティングゲート電極 １６(ｂ) セレクトゲート電極 ５，１７，２９ レジスト材 ６(ａ)，１８(ａ)，３０(ａ) 不純物層 ６(ｂ)，１８(ｂ)，３０(ｂ) ＤＤＤ拡散層 ７(ａ) 容量素子の絶縁酸化膜 １９(ａ)，２７(ａ) 容量素子の絶縁酸化膜 ８(ａ)，２８(ａ) 容量素子の上部電極 ２０(ａ) コントロールゲート電極 ９，２１，２２，３１ ソース、ドレイン拡散層
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１０年４月７日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正内容】
【００１０】本発明の第１の実施例をＥＥＰＲＯＭに応
用した第２の実施例を以下に説明する。ＥＥＰＲＯＭ
は、例えば１０Ｖ以下の電源電圧範囲で十分に動作すれ
ば良い周辺回路部と、ＥＥＰＲＯＭセルアレイ部と、Ｅ
ＥＰＲＯＭセルの書き込みに必要な電圧、通常は電源電
圧範囲より高い例えば１４Ｖ〜３０Ｖの電圧下で十分動
作する高電圧駆動回路部を持つ。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正内容】
【００１５】ここでＥＥＰＲＯＭセルの書き込み印可電
圧条件などからして、前記ＤＤＤとなる不純物層１８
（ａ）がＥＥＰＲＯＭセルの少なくともセレクトゲート
トランジスタのドレイン側に形成されていれば良い場合
があることは言うまでもない。この時例えば前記シリコ
ン基板１０はＰ型、前記ウェル領域１１はＮ型、前記ト
ンネルドレイン１３はＮ型とし、前記第１のゲート酸化
膜１４の膜厚は３００〜１２００Åの範囲で、前記トン
ネル酸化膜１５の膜厚は５０〜１５０Åの範囲で形成す
る。

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 少なくとも２層の多結晶シリコンを用い
    た半導体装置において、第１の多結晶シリコンによって
    １４Ｖ以上の耐圧を持つ高耐圧トランジスタのゲート電
    極が形成されていることを特徴とする半導体装置。
  2. 【請求項２】 前記高耐圧トランジスタがＤＤＤ（Ｄｏ
    ｕｂｌｅ−Ｄｉｆｆｕｓｅｄ−Ｄｒａｉｎ）構造である
    ことを特徴とする請求項１記載の半導体装置。
  3. 【請求項３】 前記高耐圧トランジスタがＮ−ＭＯＳト
    ランジスタであることを特徴とする請求項２記載の半導
    体装置。
  4. 【請求項４】 前記高耐圧トランジスタのＤＤＤ拡散領
    域がリンにより形成されていることを特徴とする請求項
    ２記載の半導体装置。
  5. 【請求項５】 第２の多結晶シリコンが、少なくともト
    ランジスタのゲート電極か、容量素子の電極のいずれか
    一方を形成する請求項１記載の半導体装置。
  6. 【請求項６】 少なくとも２層の多結晶シリコンを用い
    たＥＥＰＲＯＭにおいて、第１の多結晶シリコンによっ
    てＥＥＰＲＯＭセルのセレクトゲート電極とフローティ
    ングゲート電極を形成していることを特徴とするＥＥＰ
    ＲＯＭ。
  7. 【請求項７】 前記セレクトゲート電極によりスイッチ
    ングされるセレクトゲートトランジスタの少なくともド
    レイン領域がＤＤＤ構造であることを特徴とする請求項
    ６記載のＥＥＰＲＯＭ。
  8. 【請求項８】 第１の多結晶シリコンによって高耐圧ト
    ランジスタのゲート電極を形成することを特徴とする請
    求項６記載のＥＥＰＲＯＭ。
  9. 【請求項９】 前記高耐圧トランジスタがＤＤＤ構造で
    あることを特徴とする請求項８記載のＥＥＰＲＯＭ。
  10. 【請求項１０】 前記セレクトゲートトランジスタのＤ
    ＤＤ領域がリンにより形成されていることを特徴とする
    請求項６記載のＥＥＰＲＯＭ。
  11. 【請求項１１】 第２の多結晶シリコンがＥＥＰＲＯＭ
    セルのコントロールゲート電極と、周辺回路を構成する
    トランジスタのゲート電極とを形成することを特徴とす
    る請求項６記載のＥＥＰＲＯＭ。
  12. 【請求項１２】 前記周辺回路を構成するトランジスタ
    のゲート酸化膜厚が前記高耐圧トランジスタや、前記セ
    レクトゲートトランジスタのゲート酸化膜厚より薄いこ
    とを特徴とする請求項１１記載のＥＥＰＲＯＭ。
  13. 【請求項１３】 少なくとも２層の多結晶シリコンを形
    成する半導体装置の製造方法において、第１の多結晶シ
    リコン層を形成し、パターニングしエッチング除去した
    後、不純物層を形成する工程と、第２の多結晶シリコン
    層を形成する前に熱処理を行い前記不純物層を拡散させ
    ることを特徴とする半導体装置の製造方法。
  14. 【請求項１４】 前記不純物層の形成が高耐圧トランジ
    スタのソース、ドレイン領域の少なくとも１部を形成す
    る工程であることを特徴とする請求項１３記載の半導体
    装置の製造方法。
  15. 【請求項１５】 前記不純物層がリンのイオン注入法に
    より形成されることを特徴とする請求項１４記載の半導
    体装置の製造方法。
  16. 【請求項１６】 前記熱処理が第２の多結晶シリコンを
    ゲート電極に持つトランジスタのゲート酸化膜、もしく
    は第２の多結晶シリコンを容量素子の電極とする容量の
    絶縁酸化膜形成のための熱酸化工程であることを特徴と
    する請求項１３記載の半導体装置の製造方法。
  17. 【請求項１７】 前記熱処理が１０００℃以上１１００
    ℃以下の温度であることを特徴とする請求項１６記載の
    半導体装置の製造方法。
  18. 【請求項１８】 前記熱処理が乾燥酸素雰囲気で行われ
    ることを特徴とする請求項１７記載の半導体装置の製造
    方法。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6534355B2 (en) 1998-11-26 2003-03-18 Nec Corporation Method of manufacturing a flash memory having a select transistor
KR20030057897A (ko) * 2001-12-29 2003-07-07 주식회사 하이닉스반도체 비휘발성 메모리 소자 및 그 제조 방법
JP2003289115A (ja) * 2002-01-04 2003-10-10 Samsung Electronics Co Ltd 不揮発性メモリ素子及びその製造方法
JP2010004069A (ja) * 2001-03-01 2010-01-07 Hynix Semiconductor Inc 非常に短いゲート形状を有するトランジスタとメモリセルの製造方法
DE19964499B4 (de) * 1998-10-26 2011-02-03 Epistar Corp. Ohmscher Kontakt zu Halbleitervorrichtungen und ein Verfahren zum Herstellen desselben
JP2013254788A (ja) * 2012-06-05 2013-12-19 Asahi Kasei Electronics Co Ltd 半導体装置及び半導体装置の製造方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100311971B1 (ko) * 1998-12-23 2001-12-28 윤종용 비휘발성메모리반도체소자제조방법
JP2002009183A (ja) 2000-06-26 2002-01-11 Nec Corp 半導体記憶装置およびその製造方法
KR100466194B1 (ko) * 2002-07-18 2005-01-13 주식회사 하이닉스반도체 플래시 메모리 제조방법
US6818514B2 (en) * 2003-02-26 2004-11-16 Silterra Malaysia Sdn. Bhd. Semiconductor device with dual gate oxides
US7052947B2 (en) * 2003-07-30 2006-05-30 Promos Technologies Inc. Fabrication of gate dielectric in nonvolatile memories in which a memory cell has multiple floating gates
US7098103B2 (en) * 2004-03-12 2006-08-29 Intersil Americas, Inc. Method and structure for non-single-polycrystalline capacitor in an integrated circuit
US8614497B2 (en) * 2009-08-07 2013-12-24 Broadcom Corporation Method for fabricating a MIM capacitor using gate metal for electrode and related structure
US20140167142A1 (en) 2012-12-14 2014-06-19 Spansion Llc Use Disposable Gate Cap to Form Transistors, and Split Gate Charge Trapping Memory Cells

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4830974A (en) * 1988-01-11 1989-05-16 Atmel Corporation EPROM fabrication process
US4833096A (en) * 1988-01-19 1989-05-23 Atmel Corporation EEPROM fabrication process
US5273923A (en) * 1991-10-09 1993-12-28 Motorola, Inc. Process for fabricating an EEPROM cell having a tunnel opening which overlaps field isolation regions
JP3433808B2 (ja) * 1992-08-05 2003-08-04 株式会社日立製作所 半導体集積回路装置
US5286991A (en) * 1992-08-26 1994-02-15 Pioneer Semiconductor Corporation Capacitor for a BiCMOS device
US5550072A (en) * 1994-08-30 1996-08-27 National Semiconductor Corporation Method of fabrication of integrated circuit chip containing EEPROM and capacitor
KR0161398B1 (ko) * 1995-03-13 1998-12-01 김광호 고내압 트랜지스터 및 그 제조방법

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19964499B4 (de) * 1998-10-26 2011-02-03 Epistar Corp. Ohmscher Kontakt zu Halbleitervorrichtungen und ein Verfahren zum Herstellen desselben
US6534355B2 (en) 1998-11-26 2003-03-18 Nec Corporation Method of manufacturing a flash memory having a select transistor
JP2010004069A (ja) * 2001-03-01 2010-01-07 Hynix Semiconductor Inc 非常に短いゲート形状を有するトランジスタとメモリセルの製造方法
US8288219B2 (en) 2001-03-01 2012-10-16 Hynix Semiconductor, Inc. Method of forming a non-volatile memory cell using off-set spacers
US8946003B2 (en) 2001-03-01 2015-02-03 SK Hynix Inc. Method of forming transistors with ultra-short gate feature
KR20030057897A (ko) * 2001-12-29 2003-07-07 주식회사 하이닉스반도체 비휘발성 메모리 소자 및 그 제조 방법
JP2003289115A (ja) * 2002-01-04 2003-10-10 Samsung Electronics Co Ltd 不揮発性メモリ素子及びその製造方法
JP2013254788A (ja) * 2012-06-05 2013-12-19 Asahi Kasei Electronics Co Ltd 半導体装置及び半導体装置の製造方法

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