JPH11214525A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 半導体装置の製造工程数の追加をできるだけ
抑えて、１チップ上に標準（高速）ＭＯＳトランジスタ
と高耐圧ＭＯＳトランジスタを混載させることを目的と
する。 【解決手段】 標準耐圧ＭＯＳトランジスタ領域Ａと高
耐圧ＭＯＳトランジスタ領域Ｂの異なる耐圧を有するト
ランジスタ領域が混載する半導体装置の製造方法におい
て、半導体基板のウエル拡散層１上の高耐圧トランジス
タ領域Ｂに選択的に酸化促進物質７を注入し、半導体基
板のトランジスタ領域上全面にゲート酸化を行い、高耐
圧ＭＯＳトランジスタ領域Ｂのゲート酸化膜を標準耐圧
ＭＯＳトランジスタ領域のゲート酸化膜より厚く形成す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、例えばＭＯＳ型
トランジスタ又はＢｉＣＭＯＳ型トランジスタのデバイ
スの構造とその製造方法に関し、ゲート電極に加わる動
作電圧の異なる２種類以上のトランジスタ領域を同一半
導体基板上に形成する半導体装置及びその製造方法に係
るものである。

【０００２】

【従来の技術】近年、半導体装置は複数の電源を使用す
るタイプが多く、例えば不揮発性メモリはデータの書き
込み又は消去動作時に、通常のデータ読み出し時より高
い１２Ｖ程度の電源が使用される。このため、データの
書き込み、消去動作に関わる回路は高電圧に耐え得る高
耐圧領域が要求される。これに対し、通常のデータ読み
出しは５Ｖの電圧が使用されるため、読み出しに係わる
回路は高耐圧領域である必要はなく、標準（低）耐圧領
域で良い。そして、これら標準（高速）トランジスタ領
域と高耐圧トランジスタ領域を同一半導体基板（同一チ
ップ）上に混載させることは、回路構成上において自由
度が上がり、その結果、集積度が向上する利点があり、
ひいてはチップ面積の縮小化になり、コスト低減につな
がる。

【０００３】従来、ゲート電極にかかる動作電圧の異な
る２種類以上のトランジスタ領域を同一の半導体基板に
形成するには、標準耐圧のトランジスタ領域と高耐圧の
トランジスタ領域にそれぞれ最適なゲート酸化膜を２度
の酸化処理により形成している。

【０００４】図７（ａ）〜（ｃ）は前記従来の半導体装
置の製造フローを示す断面図であり、図において、１は
半導体基板のウエル拡散層、２は素子分離用のフィール
ド酸化膜、Ａは標準（高速）ＭＯＳトランジスタ領域、
Ｂは高耐圧ＭＯＳトランジスタ領域、６はレジスト膜、
８ａ，ｂはゲート酸化膜である。なお、ウエル拡散層１
は、ＰチャンネルＭＯＳトランジスタの場合はＮ型、Ｎ
チャンネルＭＯＳトランジスタの場合はＰ型である。

【０００５】次に、従来の半導体装置の製造方法につい
て説明する。まず、図７（ａ）に示すように、半導体基
板のウエル拡散層１上に素子分離用のフィールド酸化膜
２を形成し、トランジスタ活性領域上の酸化膜（熱酸化
膜）を除去した後、第１回目のゲート酸化膜８を形成す
る。なお、図において、Ａ領域は標準（高速）ＭＯＳト
ランジスタが形成される予定領域、Ｂ領域は高耐圧ＭＯ
Ｓトランジスタが形成される予定領域を示す。

【０００６】次に、図７（ｂ）に示すように、高耐圧Ｍ
ＯＳトランジスタ領域Ｂ上にレジスト膜６を形成し、こ
のレジスト膜６をマスクにして標準（高速）ＭＯＳトラ
ンジスタ領域Ａ上のゲート酸化膜８を除去する。

【０００７】そして、図７（ｃ）に示すように、レジス
ト膜６を除去した後、第２回目のゲート酸化を行い、標
準（高速）ＭＯＳトランジスタ領域Ａ上にゲート酸化膜
８ａを形成する。この時、高耐圧ＭＯＳトランジスタ領
域Ｂのゲート酸化膜８ｂは、すでに１回目の酸化で形成
したゲート酸化膜８に２回目の酸化により更に酸化膜を
増加した膜厚になる。

【０００８】以上のように、従来のＭＯＳ型半導体装置
の製造工程は、２回のゲート酸化工程により、標準（高
速）ＭＯＳトランジスタ領域Ａ及び高耐圧ＭＯＳトラン
ジスタ領域Ｂの作り分けを行っていた。

【０００９】

【発明が解決しようとする課題】従来の半導体装置の製
造方法は以上のように構成されており、ゲート酸化工程
を２度行わなければならないため、工程数が増加するば
かりでなく第２回目の酸化直前の酸洗浄工程で第１回目
に形成されたゲート酸化膜の膜厚が目減りするため、ゲ
ート酸化膜の膜厚の制御が困難となる。

【００１０】この発明は、前記のような問題点を解消す
るためになされたもので、プロセス工程数の追加をでき
るだけ抑えて、１チップ上に標準（高速）ＭＯＳトラン
ジスタと高耐圧ＭＯＳトランジスタを混載させることを
目的とする。

【００１１】

【課題を解決するための手段】請求項１記載の発明は、
２種以上の異なる耐圧を有するトランジスタ領域が混載
する半導体装置の製造方法において、半導体基板上の高
耐圧トランジスタ領域に選択的に酸化促進物質を注入す
る工程と、前記２種以上の耐圧を有するトランジスタ領
域上にゲート酸化を行い、高耐圧トランジスタ領域のゲ
ート酸化膜を標準耐圧トランジスタ領域のゲート酸化膜
より厚く形成する工程からなる。

【００１２】請求項２記載の発明は、２種以上の異なる
耐圧を有するトランジスタ領域が混載する半導体装置の
製造方法において、半導体基板上に、素子分離用のフィ
ールド酸化膜と、トランジスタ領域上にゲート酸化膜
と、ゲート電極形成予定領域にゲート電極を形成する工
程と、前記ゲート電極をマスクとしてトランジスタ領域
に低濃度の不純物イオンを注入する工程と、前記ゲート
電極の側壁にサイドウォール膜を形成した後、高耐圧ト
ランジスタ領域を被覆するようにレジスト膜を形成し、
標準耐圧トランジスタ領域に高濃度の不純物イオンを注
入する工程と、少なくとも高耐圧トランジスタ領域のソ
ースドレイン拡散層に高濃度の不純物を注入し、その上
に配線層を形成する工程とからなる半導体装置の製造方
法。

【００１３】請求項３記載の発明は、高耐圧トランジス
タ領域のソースドレイン拡散層に高濃度の不純物を自己
整合的に注入することを特徴とする請求項２記載の半導
体装置の製造方法である。

【００１４】請求項４記載の発明は、２種以上の異なる
耐圧を有するトランジスタ領域が混載する半導体装置に
おいて、高耐圧トランジスタ領域のソースドレイン拡散
層は、そのフィールドエッジ部において低濃度の拡散層
で形成されていることを特徴とする。

【００１５】請求項５記載の発明は、２種以上の異なる
耐圧を有するトランジスタ領域が混載する半導体装置に
おいて、標準耐圧トランジスタ領域のソースドレイン拡
散層は、高濃度の拡散層で形成され、ゲート電極の一部
に重なるように低濃度の拡散層が広がっており、高耐圧
トランジスタ領域のソースドレイン拡散層は、低濃度の
拡散層で形成され、この低濃度の拡散層がゲート電極の
一部にかけて広がっているとともに、少なくとも高耐圧
トランジスタ領域のソースドレイン拡散層には、高濃度
の不純物が注入されてその上に配線層が形成されている
ことを特徴とする。

【００１６】請求項６記載の発明は、２種以上の異なる
耐圧を有するトランジスタ領域が混載する半導体装置に
おいて、高耐圧トランジスタ領域のソースドレイン拡散
層は、ゲート電極とトランジスタ活性領域の交わる近傍
には形成されていないことを特徴とする。

【００１７】請求項７記載の発明は、２種以上の異なる
耐圧を有するトランジスタ領域が混載する半導体装置の
製造方法において、半導体基板上に、素子分離用のフィ
ールド酸化膜と、トランジスタ領域上にゲート酸化膜
と、ゲート電極形成予定領域にゲート電極を形成する工
程と、前記ゲート電極をマスクとしてトランジスタ領域
に低濃度の不純物イオンを注入する工程と、前記ゲート
電極の側壁にサイドウォール膜を形成した後、高耐圧ト
ランジスタ領域のフィールドエッジ部を被覆するように
レジスト膜を形成し、高濃度の不純物イオンを注入する
工程とからなる。

【００１８】請求項８記載の発明は、２種以上の異なる
耐圧を有するトランジスタ領域が混載する半導体装置に
おいて、標準耐圧トランジスタ領域のソースドレイン拡
散層は、高濃度の拡散層で形成され、ゲート電極の一部
に重なるように低濃度の拡散層が広がっており、高耐圧
トランジスタ領域のソースドレイン拡散層は、高濃度の
拡散層が主として形成され、低濃度の拡散層がフィール
ドエッジ部に形成されるとともに、ゲート電極の一部に
かけて広がっている。

【００１９】

【発明の実施の形態】実施の形態１．図１（ａ）〜
（ｃ）及び図２（ａ）〜（ｂ）はこの発明の実施の形態
１による半導体装置の製造フローを示す断面図である。

【００２０】図において、１は半導体基板のウエル拡散
層、２は素子分離用のフィールド酸化膜、３は熱酸化
膜、Ａは標準（高速）ＭＯＳトランジスタ領域、Ｂは高
耐圧ＭＯＳトランジスタ領域、６はレジスト膜、７は酸
素（Ｏ）又はフッ素（Ｆ⁺）イオン、８ａ，ｂはゲート
酸化膜、９，１０はゲート電極用のポリシリコン膜及び
シリサイド膜、１１はソースドレイン拡散層である。な
お、ソースドレイン拡散層１１は、ＰチャンネルＭＯＳ
トランジスタの場合はＮ型、ＮチャンネルＭＯＳトラン
ジスタの場合はＰ型である。

【００２１】次に、実施の形態１のプロセスフローにつ
いて説明する。まず、図１（ａ）に示すように、半導体
基板上のウエル拡散層１上に素子分離用のフィールド酸
化膜２を形成する。なお、ＭＯＳトランジスタ活性領域
上は熱酸化膜３が存在しており、図において、Ａ領域は
標準（高速）ＭＯＳトランジスタが形成される予定領域
を、Ｂ領域は高耐圧ＭＯＳトランジスタが形成される予
定領域を示している。

【００２２】次に、図１（ｂ）に示すように、標準ＭＯ
Ｓトランジスタ領域Ａ上にレジスト膜６を形成し、この
レジスト膜６をマスクにして、酸素（Ｏ）又はフッ素
（Ｆ⁺）イオン７を高耐圧ＭＯＳトランジスタ領域Ｂの
活性領域に注入する。

【００２３】そして、図１（ｃ）に示すように、レジス
ト膜６を除去した後、トランジスタ活性領域上の酸化膜
３を除去する。

【００２４】次に、ゲート酸化（熱酸化）を行うと、図
２（ａ）に示すようにゲート酸化膜８ａ，８ｂが形成さ
れる。このとき、酸素（Ｏ）又はフッ素（Ｆ⁺）イオン
７を注入した高耐圧ＭＯＳトランジスタ領域Ｂのゲート
酸化膜８ｂの膜厚ｈ2は、標準（高速）ＭＯＳトランジ
スタ領域Ａのゲート酸化膜８ａの膜厚ｈ1よりも厚く形
成され、ＭＯＳトランジスタ領域Ｂの高耐圧化が図れ
る。これは、酸素（Ｏ）又はフッ素（Ｆ⁺）イオン７に
よる増速酸化の効果を利用しているものである。なお、
ゲート酸化膜８ｂの膜厚ｈ2は、注入する酸素（Ｏ）又
はフッ素（Ｆ⁺）イオン７の量により最適に制御するこ
とができる。

【００２５】最後に、図２（ｂ）に示すように、ゲート
酸化膜８ａ，８ｂの上にゲート電極となるポリシリコン
膜９及びシリサイド１０を形成した後、ゲート酸化膜８
ａ，ｂとポリシリコン膜９，シリサイド１０を選択的に
除去し、ウエル拡散層１の導電性と反対の導電性を有す
る不純物をウエル拡散層１に拡散して、Ａ領域とＢ領域
にそれぞれソースドレイン拡散層１１を形成する。

【００２６】以上のように実施の形態１によれば、高耐
圧ＭＯＳトランジスタ領域に、酸素（Ｏ）又はフッ素
（Ｆ⁺）イオン等の酸化促進物質を注入し、注入した酸
化促進物質の量によりゲート酸化時の酸化速度を増速制
御することにより、高耐圧ＭＯＳトランジスタ領域上に
は厚いゲート酸化膜が、標準ＭＯＳトランジスタ領域上
にはそれより薄いゲート酸化膜が同時に形成される。す
なわち、１の半導体基板（１チップ）上に標準トランジ
スタ領域と高耐圧トランジスタ領域を混載させることが
でき、かつプロセス工程としては、１回のゲート酸化に
より形成でき、従来のようにゲート酸化を２回行わなく
ても良い効果がある。

【００２７】実施の形態２．図３（ａ）〜（ｃ）及び図
４（ａ）はこの発明の実施の形態２による半導体装置の
製造フローを示す断面図である。

【００２８】図において、１は半導体基板のウエル拡散
層であり、このウエル拡散層１上には、素子分離用のフ
ィールド酸化膜２と、ＭＯＳトランジスタ領域（標準及
び高耐圧ＭＯＳトランジスタ領域Ａ、Ｂ）上にはゲート
酸化膜８ａが形成される。また、ゲート酸化膜８ａ上に
はゲート電極用のポリシリコン膜９及びシリサイド膜１
０が形成される。１２はＬＤＤ（Lightly doped drai
n）の低濃度拡散層を形成するために注入される低濃度
の不純物イオン、１３はＬＤＤ（Lightly dopeddrain）
の高濃度拡散層を形成するため注入される高濃度の不純
物イオン、１４はゲート電極の側壁に形成されるサイド
ウォール酸化膜、１５ａは低濃度のソースドレイン拡散
層、１５ｂは高濃度のソースドレイン拡散層、１６はＳ
ＡＣ（Self Aligned Contact）用の高濃度の不純物イオ
ン、１７は層間絶縁膜、１８はシリサイド、１９はアル
ミ配線、２３はコンタクト用開口である。

【００２９】次に、実施の形態２の半導体装置のプロセ
スフローについて説明する。まず、図３（ａ）に示すよ
うに、半導体基板のウエル拡散層１上に素子分離用のフ
ィールド酸化膜２を形成し、標準（高速）ＭＯＳトラン
ジスタ領域Ａ及び高耐圧ＭＯＳトランジスタ領域Ｂ上に
ゲート酸化膜８ａを形成する。そして、ゲート電極形成
予定領域にゲート電極用のポリシリコン膜９およびシリ
サイド膜１０を形成した後、このゲート電極をマスクと
してトランジスタ領域にＬＤＤ（Lightly doped drai
n）の低濃度拡散層を形成するために、低濃度の不純物
イオン１２を注入する。

【００３０】次に、図３（ｂ）に示すように、ゲート電
極の両側壁にサイドウォール膜１４を形成した後、少な
くとも高耐圧ＭＯＳトランジスタ領域Ｂを被覆するよう
にレジスト膜６を形成し、このレジスト膜６をマスクに
して標準（高速）ＭＯＳトランジスタ領域Ａ上にのみ、
ＬＤＤ（Lightly doped drain）の高濃度拡散層を形成
するために、高濃度の不純物イオン１３を注入する。

【００３１】次に、図３（ｃ）に示すように、半導体基
板上に層間絶縁膜１７を形成した後、配線形成予定領域
の層間絶縁膜１７及びゲート酸化膜８ａを選択的にエッ
チングしてコンタクト用開口部２３を形成する。なおこ
の時、コンタクト用開口部２３の位置は、少なくともト
ランジスタのソース・ドレイン拡散層のフィールドエッ
ジ部に重ならないようにする。その後、コンタクト用開
口部２３を介して各トランジスタ領域上にＳＡＣ（Self
Aligned Contact；自己整合接続）用の高濃度の不純物
イオン５０を注入し、ソース・ドレイン拡散層とのコン
タクト抵抗の低減を図る。

【００３２】その後、図４（ａ）に示すように、コンタ
クト用開口部２３内に、配線のためのシリサイド１８及
びアルミ配線１９の形成を行う。

【００３３】以上のように、実施の形態２によれば、高
耐圧ＭＯＳトランジスタ領域Ｂのソースドレイン拡散層
は、そのフィールドエッジ部で低濃度拡散層１５ａとな
る。この構造により、ソース・ドレイン拡散層とウエル
間の耐圧は向上するため、ＭＯＳトランジスタの高耐圧
化が可能となる。

【００３４】実施の形態３．図５（ａ）はこの発明の実
施の形態３による半導体装置を示す平面図、図５（ｂ）
は図５（ａ）の半導体装置を示す側面断面図である。

【００３５】図において、１は半導体基板上のウエル拡
散層、２は素子分離用のフィールド酸化膜、Ａは標準
（高速）ＭＯＳトランジスタ領域、Ｂは高耐圧ＭＯＳト
ランジスタ領域、８ａはゲート酸化膜、９，１０はゲー
ト電極用のポリシリコン膜及びシリサイド膜、１４はサ
イドウォール酸化膜、１５ａは低濃度のソースドレイン
拡散層、１５ｂは高濃度のソースドレイン拡散層、２０
はトランジスタ活性領域、２１はゲート電極、２２はソ
ース・ドレイン形成用のレジスト膜である。

【００３６】次に、実施の形態３の半導体装置のプロセ
スフローについて説明する。まず、半導体基板のウエル
拡散層１上に素子分離用のフィールド酸化膜２を形成
し、標準（高速）ＭＯＳトランジスタ領域Ａ及び高耐圧
ＭＯＳトランジスタ領域Ｂ上にゲート酸化膜８ａを形成
する。そして、ゲート電極用のポリシリコン膜９および
シリサイド膜１０を形成した後、このゲート電極をマス
クとしてトランジスタ領域にＬＤＤ（Lightly doped dr
ain）の低濃度ソースドレイン拡散層１５ａを形成する
ために、低濃度の不純物イオンを注入する。このとき、
高耐圧ＭＯＳトランジスタ領域Ｂにおいては、トランジ
スタ活性領域２０のエッジ部とゲート電極の交わる部分
の近傍にレジスト膜２２を形成し、このレジスト膜２２
をマスクとして前記低濃度の不純物イオンの注入を行
う。

【００３７】次に、ゲート電極の両側壁にサイドウォー
ル膜１４を形成した後、ＬＤＤ（Lightly doped drai
n）の高濃度拡散層を形成するために、高濃度の不純物
イオンを注入する。このとき、高耐圧ＭＯＳトランジス
タ領域Ｂにおいては、トランジスタ活性領域２０のエッ
ジ部とゲート電極の交わる部分の近傍にレジスト膜２２
を形成し、このレジスト膜２２をマスクとして前記高濃
度の不純物イオンの注入を行う。

【００３８】図５（ｂ）は図５（ａ）のＣーＣ線断面図
を示しており、高耐圧ＭＯＳトランジスタ領域Ｂにおい
ては、トランジスタ活性領域２０のエッジ部とゲート電
極２１（ポリシリコン膜９及びシリサイド膜１０）の交
わる部分近傍には、ソースドレイン拡散層１５ａ及び１
５ｂは存在しないため、高耐圧化が図れる。なぜなら、
トランジスタ活性領域のエッジ部とゲート電極の交わる
部分には、電界が集中しやすく、耐圧が低下する原因と
なるからである。

【００３９】実施の形態４．図６（ａ）〜（ｃ）はこの
発明の実施の形態４による半導体装置の製造フローを示
す断面図である。

【００４０】図において、１は半導体基板のウエル拡散
層、２はフィールド酸化膜、Ａは標準（高速）ＭＯＳト
ランジスタ領域、Ｂは高耐圧ＭＯＳトランジスタ領域、
６はレジスト膜、８ａはゲート酸化膜、９，１０はゲー
ト電極用のポリシリコン膜及びシリサイド膜、１２は低
濃度の不純物イオン、１３は高濃度の不純物イオン、１
４はサイドウォール酸化膜、１５ａは低濃度のソースド
レイン拡散層、１５ｂは高濃度のソースドレイン拡散層
である。

【００４１】次に、実施の形態４の半導体装置のプロセ
スフローについて説明する。まず、図６（ａ）に示すよ
うに、半導体基板上のウエル拡散層１上に素子分離用の
フィールド酸化膜２を形成し、ゲート酸化膜８ａ、ゲー
ト電極用のポリシリコン膜９及びシリサイド膜１０を形
成した後、ゲート電極をマスクとして、ＬＤＤ（Lightl
y doped drain）の低濃度拡散層を形成するために低濃
度の不純物イオン１２を注入する。

【００４２】次に、図６（ｂ）に示すように、ゲート電
極の側壁にサイドウォール膜１４を形成すると共に、高
耐圧ＭＯＳトランジスタ領域Ｂの活性領域のエッジ部に
フォトレジスト膜６を形成する。そして、サイドウォー
ル膜１４及びレジスト膜６をマスクにして、ＬＤＤ（Li
ghtly doped drain）の高濃度拡散層を形成するため
に、高濃度の不純物イオン１３を注入する。

【００４３】その後、図６（ｃ）に示すように、レジス
ト膜６を除去すると、標準耐圧トランジスタ領域Ａのソ
ースドレイン拡散層は、高濃度の拡散層１５ｂで形成さ
れ、ゲート電極９，１０の一部に重なるように低濃度の
拡散層１５ａが広がっており、高耐圧トランジスタ領域
Ｂのソースドレイン拡散層は、高濃度の拡散層１５ｂが
主として形成され、低濃度の拡散層１５ａがフィールド
エッジ部に形成されるとともに、ゲート電極９，１０の
一部にかけても広がるようになる。

【００４４】以上のように、実施の形態４によれば、高
耐圧ＭＯＳトランジスタ領域Ｂのソースドレイン拡散層
は、そのフィールドエッジ部で低濃度拡散層１５ａとな
る。この構造により、ソース・ドレイン拡散層とウエル
間の耐圧は向上するため、ＭＯＳトランジスタの高耐圧
化が可能となる。

【００４５】なお、前記実施の形態では、ＭＯＳデバイ
スの場合について説明しているが、ＭＯＳデバイスのみ
ならずＢｉＣＭＯＳデバイスへの適用も可能である。

【００４６】

【発明の効果】以上のように請求項１記載の発明によれ
ば、高耐圧トランジスタ領域に、酸化促進物質を注入
し、注入した酸化促進物質の量によりゲート酸化時の酸
化速度を増速制御することにより、高耐圧トランジスタ
領域上には厚いゲート酸化膜が、標準トランジスタ領域
上には薄いゲート酸化膜が同時に形成される。その結
果、１の半導体基板（１チップ）上に標準トランジスタ
領域と高耐圧トランジスタ領域を混載させることがで
き、かつプロセス工程としては、１回のゲート酸化によ
り形成でき、従来のようにゲート酸化を２回行わなくて
も良い効果がある。

【００４７】請求項２〜４，７，８記載の発明によれ
ば、高耐圧ＭＯＳトランジスタ領域のソースドレイン拡
散層は、そのフィールドエッジ部で低濃度拡散層となる
ので、ソース・ドレイン拡散層とウエル間の耐圧は向上
し、トランジスタの高耐圧化が可能となる。

【００４８】請求項６記載の発明によれば、高耐圧ＭＯ
Ｓトランジスタ領域において、トランジスタ活性領域の
エッジ部とゲート電極の交わる部分近傍に、ソースドレ
イン拡散層が存在しないので、その部分での電界の集中
が防止でき、高耐圧化が図れる効果がある。

【図面の簡単な説明】

【図１】 この発明の実施の形態１による半導体装置の
製造フローを示す断面図である。

【図２】 この発明の実施の形態１による半導体装置の
製造フローを示す断面図である。

【図３】 この発明の実施の形態２による半導体装置の
製造フローを示す断面図である。

【図４】 この発明の実施の形態２による半導体装置の
製造フローを示す断面図である。

【図５】 この発明の実施の形態３による半導体装置を
示す平面図及び側面断面図である。

【図６】 この発明の実施の形態４による半導体装置の
製造フローを示す断面図である。

【図７】 従来の半導体装置の製造フローを示す断面図
である。

【符号の説明】

１ ウエル拡散層、２ フィールド酸化膜、６ レジス
ト膜、７ 酸化促進物質、８ａ，ｂ ゲート酸化膜、９
ポリシリコン膜、１０ シリサイド膜、１１ソースド
レイン拡散層、１２ 低濃度の不純物イオン、１３ 高
濃度の不純物イオン、１４ サイドウォール酸化膜、１
５ａ 低濃度のソースドレイン拡散層、１５ｂ 高濃度
のソースドレイン拡散層、１６ ＳＡＣ（Self Aligned
Contact）用の高濃度不純物イオン、１７ 層間絶縁
膜、１８ シリサイド、１９ アルミ配線、２０ トラ
ンジスタ活性領域、２１ ゲート電極、２２ ソース・
ドレイン形成用のレジスト膜、２３ コンタクト用開
口、Ａ 標準ＭＯＳトランジスタ領域、Ｂ 高耐圧ＭＯ
Ｓトランジスタ領域。

Claims (8)

【特許請求の範囲】
1. 【請求項１】 ２種以上の異なる耐圧を有するトランジ
   スタ領域が混載する半導体装置の製造方法において、 半導体基板上の高耐圧トランジスタ領域に選択的に酸化
   促進物質を注入する工程と、前記２種以上の耐圧を有す
   るトランジスタ領域上にゲート酸化を行い、高耐圧トラ
   ンジスタ領域のゲート酸化膜を標準耐圧トランジスタ領
   域のゲート酸化膜より厚く形成する工程からなる半導体
   装置の製造方法。
2. 【請求項２】 ２種以上の異なる耐圧を有するトランジ
   スタ領域が混載する半導体装置の製造方法において、 半導体基板上に、素子分離用のフィールド酸化膜と、ト
   ランジスタ領域上にゲート酸化膜と、ゲート電極形成予
   定領域にゲート電極を形成する工程と、 前記ゲート電極をマスクとしてトランジスタ領域に低濃
   度の不純物イオンを注入する工程と、 前記ゲート電極の側壁にサイドウォール膜を形成した
   後、高耐圧トランジスタ領域を被覆するようにレジスト
   膜を形成し、標準耐圧トランジスタ領域に高濃度の不純
   物イオンを注入する工程と、 少なくとも高耐圧トランジスタ領域のソースドレイン拡
   散層に高濃度の不純物を注入し、その上に配線層を形成
   する工程とからなる半導体装置の製造方法。
3. 【請求項３】 請求項２において、高耐圧トランジスタ
   領域のソースドレイン拡散層に高濃度の不純物を自己整
   合的に注入することを特徴とする請求項２記載の半導体
   装置の製造方法。
4. 【請求項４】 ２種以上の異なる耐圧を有するトランジ
   スタ領域が混載する半導体装置において、 高耐圧トランジスタ領域のソースドレイン拡散層は、そ
   のフィールドエッジ部において低濃度の拡散層で形成さ
   れていることを特徴とする半導体装置。
5. 【請求項５】 ２種以上の異なる耐圧を有するトランジ
   スタ領域が混載する半導体装置において、 標準耐圧トランジスタ領域のソースドレイン拡散層は、
   高濃度の拡散層で形成され、ゲート電極の一部に重なる
   ように低濃度の拡散層が広がっており、 高耐圧トランジスタ領域のソースドレイン拡散層は、低
   濃度の拡散層で形成され、この低濃度の拡散層がゲート
   電極の一部にかけて広がっているとともに、 少なくとも高耐圧トランジスタ領域のソースドレイン拡
   散層には、高濃度の不純物が注入されてその上に配線層
   が形成されていることを特徴とする半導体装置。
6. 【請求項６】 ２種以上の異なる耐圧を有するトランジ
   スタ領域が混載する半導体装置において、 高耐圧トランジスタ領域のソースドレイン拡散層は、ゲ
   ート電極とトランジスタ活性領域の交わる近傍には形成
   されていないことを特徴とする半導体装置。
7. 【請求項７】 ２種以上の異なる耐圧を有するトランジ
   スタ領域が混載する半導体装置の製造方法において、 半導体基板上に、素子分離用のフィールド酸化膜と、ト
   ランジスタ領域上にゲート酸化膜と、ゲート電極形成予
   定領域にゲート電極を形成する工程と、 前記ゲート電極をマスクとしてトランジスタ領域に低濃
   度の不純物イオンを注入する工程と、 前記ゲート電極の側壁にサイドウォール膜を形成した
   後、高耐圧トランジスタ領域のフィールドエッジ部を被
   覆するようにレジスト膜を形成し、高濃度の不純物イオ
   ンを注入する工程とからなる半導体装置の製造方法。
8. 【請求項８】 ２種以上の異なる耐圧を有するトランジ
   スタ領域が混載する半導体装置において、 標準耐圧トランジスタ領域のソースドレイン拡散層は、
   高濃度の拡散層で形成され、ゲート電極の一部に重なる
   ように低濃度の拡散層が広がっており、 高耐圧トランジスタ領域のソースドレイン拡散層は、高
   濃度の拡散層が主として形成され、低濃度の拡散層がフ
   ィールドエッジ部に形成されるとともに、ゲート電極の
   一部にかけて広がっていることを特徴とする半導体装
   置。