JPH10270634A5 - - Google Patents

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JPH10270634A5
JPH10270634A5 JP1997069688A JP6968897A JPH10270634A5 JP H10270634 A5 JPH10270634 A5 JP H10270634A5 JP 1997069688 A JP1997069688 A JP 1997069688A JP 6968897 A JP6968897 A JP 6968897A JP H10270634 A5 JPH10270634 A5 JP H10270634A5
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Description

【０００９】
【課題を解決するための手段】
本第１の発明に係るメモリモジュールは、外部からのアドレス信号をデコードするデコーダと、該デコーダからの出力信号で制御されるＩＣメモリを備えたメモリモジュールにおいて、上記デコーダ及びＩＣメモリを実装するように配線パターンが形成され、少なくとも１つのＩＣメモリが実装された複数の配線基板と、該各配線基板にそれぞれ実装され、デコーダから出力される制御信号が対応するＩＣメモリに入力されるように、デコーダに接続される配線パターンとＩＣメモリに接続される配線パターンとの接続を切り換える切換部と、上記各配線基板を多層に重畳させると共に各配線基板の接続を行う接続部とを備え、上記デコーダは、各配線基板のいずれか１つに実装されるものである。
【００１５】
本第７の発明に係るメモリモジュールは、第１から第４の発明において、各配線基板の位置に複数の貫通穴と、該各貫通穴の周りに所定の配線パターンに接続されるパッドとをそれぞれ形成し、各配線基板に対応して形成された各貫通穴にそれぞれ導線を通すと共に、該導線と各パッドとをそれぞれ電気的に接続することによって、上記デコーダと、デコーダが実装されていない配線基板の切換部との接続を行う。

Claims (2)

  1. 外部からのアドレス信号をデコードするデコーダと、該デコーダからの出力信号で制御されるＩＣメモリを備えたメモリモジュールにおいて、
    上記デコーダ及びＩＣメモリを実装するように配線パターンが形成され、少なくとも１つのＩＣメモリが実装された複数の配線基板と、
    該各配線基板にそれぞれ実装され、デコーダから出力される制御信号が対応するＩＣメモリに入力されるように、デコーダに接続される配線パターンとＩＣメモリに接続される配線パターンとの接続を切り換える切換部と、
    上記各配線基板を多層に重畳させると共に各配線基板の接続を行う接続部とを備え、
    上記デコーダは、各配線基板のいずれか１つに実装されることを特徴とするメモリモジュール。
  2. 各配線基板の位置に複数の貫通穴と、該各貫通穴の周りに所定の配線パターンに接続されるパッドとをそれぞれ形成し、各配線基板に対応して形成された各貫通穴にそれぞれ導線を通すと共に、該導線と各パッドとをそれぞれ電気的に接続することによって、上記デコーダと、デコーダが実装されていない配線基板の切換部との接続を行うことを特徴とする請求項１から請求項４のいずれかに記載のメモリモジュール。
JP9069688A 1997-03-24 1997-03-24 メモリモジュール Pending JPH10270634A (ja)

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