JPH04138510A

JPH04138510A - バス結合型マルチプロセッサ装置

Info

Publication number: JPH04138510A
Application number: JP2260775A
Authority: JP
Inventors: Shinji Takahashi; 伸治高橋; Kazuhito Yamada; 和仁山田
Original assignee: Ibiden Co Ltd
Current assignee: Ibiden Co Ltd
Priority date: 1990-09-29
Filing date: 1990-09-29
Publication date: 1992-05-13
Anticipated expiration: 2015-06-05
Also published as: JP3049339B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、複数のプロセッサをバスを介して連結したバ
ス結合型マルチプロセッサ装置に関する。

（従来の技術）バス結合型マルチプロセッサ装置とは１、セントラル・
プロセッシング・ユニット（以下、ｃＰＵという）と、
ローカルメモリ（以下、ＬＭといい、ＲＯＭ及びＲＡＭ
より構成されている）と、インターフェース（以下、ｌ
／Ｆという）等とを備えたＣＰＵモジュールのように、
その中の命令コードによって独立して作動する複数のプ
ロセッサを、データバス、アドレスバス、制御信号バス
等の各種のバスによって連結し、これらのバスを介して
各プロセッサ間でデータの授受を行い、所望の演算処理
を行う装置である。

この様なバス結合型マルチプロセッサ装置は、従来から
第７図又は第８図に示すように構成されているのが一般
的である。即ち、第７図に示すバス結合型マルチプロセ
ッサ装置にあっては、ｃＰＵＳＬＭ１１／Ｆ等をプリン
ト配線板上に実装してＣＰＵボード（プロセッサ）を構
成し、このＣＰＵボードをラック内に複数個収納すると
共に、コネクタを介して共有バス等によって接続し、各
ＣＰＵボード間でデータの授受を行うようにしたもので
ある。また、第８図に示すバス結合型マルチプロセッサ
装置にあっては、ＣＰＵＳＬＭ。

１／Ｆ等を備えた複数のＣＰＵモジュール（プロセッサ
）をマザーボード上に実装し、このマザーボード上に形
成されたバスを介して、データの授受を行うようにした
ものである。

（発明が解決しようとする課題）しかしながら、第７図又は第８図に示した従来のバス結
合型マルチプロセッサ装置にあっては、ＣＰＵボードや
ＣＰＵモジュールの数が増えて（ると、つまりプロセッ
サの数が増えてくると、バスラインのための配線が長く
なって、電気的負荷が重くなったり、これにより信号遅
延が発生したりするといった問題が生じ、また、装置全
体が大型化するといった体積的デメリットも生じること
になる。

そこで案出されたのか本発明であって、その目的とする
ところは、小型化が可能であって、電気的負荷が重（な
ったり信号遅延が生じたりするといった問題を回避する
ことが可能なバス結合型マルチプロセッサ装置を提供す
ることにある。

（課題を解決するための手段）以上のような課題を解決するために、本発明が採った手
段は、実施例に対応する符号を付して説明すると、［複数のプロセッサ（１１）をバス（２２）（３２）（
４１）を介して連結したバス結合型マルチプロセッサ装
置（１００）であって、前記各プロセッサ（１１）が実装された実装層（１０）
と、前記各プロセッサ（１１）に電源を供給する電源ラ
イン（２１）が一方向に配線された電源層（２０）と、
前記各プロセッサ（１１）のグランドライン（３１）が
前記電源ライン（２１）と直交する方向に配線されたグ
ランド層（３０）とより構成すると共に、前記電源層（
２０）における各電源ライン（２１）の間及び前記グラ
ンド層（３０）における各グランドライン（３１）の間
に前記各プロセッサ（１１）を連結するバスライン（２
２）　（３２）を設けたことを特徴とするバス結合型マ
ルチプロセッサ装置（１００）　Ｊをその要旨とするも
のである。

づまり、本発明に係るバス結合型マルチプロセッサ装置
（１００）は、第１図に示すように、少なくとも実装層
（ｌＯ）、電源層（２０）及びグランド層（３０）から
なる多層プリント配線板によって構成し、実装層（１０
）には、ＣＰＵ、ＬＭＳＩ／Ｆ等からなるプロセッサ（
１１）を実装し、電源層（２０）及びグランド層（３０
）には、各プロセッサ（１１）に電源を供給する電源ラ
イン（２１）及びグランドライン（３１）を形成したも
のである。そして、電源ライン（２１）は、一方向（例
えばＸ方向）のみに向かう配線パターンにより形成し、
グランドライン（３１）は、電源ライン（２１）と直交
する方向（例えばｙ方向）のみに向かう配線パターンに
より形成し、さらに、各電源ライン（２１）及びグラン
ドライン（３１）の間の配線エリアに各プロセッサ（１
１）を連結するデータバス（２２）やアドレスバス（３
２）等のバスラインを設けたのである。なお、４層目に
はバスラインの内の制御信号バス（４１）が設けである
。

（発明の作用）上記のように構成することにより、本発明に係るバス結
合型マルチプロセッサ装置（１００）には、次のような
作用がある。

すなわち、第１図〜第５図に示すように、電源層（２０
）における電源ライン（２１）は、一方向（Ｘ方向）の
みに向かう配線パターンにより形成されているため、各
電源ライン（２１）の間には、広範囲にわたって表面上
の余裕ができ、同様にグランド層（３０）におけるグラ
ンドライン（３１）は、電源ライン（２１）に直交する
方向（ｙ方向）のみに向かう配線パターンにより形成さ
れているため、各グランドライン（３１）の間にも広範
囲にわたって表面上の余裕ができる。従って、この空い
た部分にバスライン（２２）　（３２）を設けることが
でき、つまり、電源ライン（２１）又はグランドライン
（３１）とバスライン（２２）（３２）とを同一層上に
設けることができ、よって、バスライン（２２）（３２
）の配線を短くしたり、各ラインの配線パターンを簡素
にすることが可能となるのである。また、バスライン（
２２）（３２）の配線を短くすることができるため、装
置全体を小型化することが可能となるのである。

また、上記のように構成することにより、本発明は、２
次元的なプロセッサ（１１）の配置接続ができるため、
格子型バス結合によるバス結合型マルチプロセッサ装置
（１００）にも有効なものとなるのである。

（実施例）次に、本発明に係るバス結合型マルチプロセッサ装置ｔ
　（１００）を図面に示す一実施例に従って説明する。

まず、本実施例に係るバス結合型マルチプロセッサ装置
（１００）は、第１図〜第５図に示すように、実装層（
１０）、電源層（２０）、グランド層（３０）及び制御
層（４０）からなる４層のプリント配線板から構成され
ている。

実装層（１０）には、第２図及び第６図に示すように、
ＣＰＵ、、ＬＭ、、Ｉ／Ｆ等の各回路よりなるＣＰＵモ
ジュール（本発明におけるプロセッサ（１１））が多数
形成されており、これらの各プロセッサ（１１）はバス
を介してデータの授受を行えるように構成されると共に
、各回路に電源を供給するためのＶｃｅ端子及びＧＮＤ
端子を有し、これらの各端子から後述する電源ライン（
２１）及びグランドライン（３１）に各々接続されるよ
うになっている。

電源層（２０）には、前記の各プロセッサ（１１）に電
源を供給する電源ライン（２１）が左方より右方に向か
って（図面Ｘ方向に向かって）、各プロセッサ（１１）
に対応する位置に形成されており、また、これらの各電
源ライン（２１）の間には、前記の各プロセッサ（１１
）とのデータの授受を行うデータバスライン（２２）か
左方より右方に向かって（図面逆Ｘ方向に向かって）、
各プロセッサ（１１）に対応する位置に形成されている
。つまり、各電源ライン（２１）の間の配線エリアにデ
ータバスライン（２２）が形成されているのである。

次に、グランド層（３０）には、電源層（２０）と同様
に前記の各プロセッサ（１１）のグランドライン（３１
）が下方より上方に向かって（図面ｙ方向に向かって、
つまり、前述の電源ライン（２１）と直交する向きに向
かって）、各プロセッサ（１１）に対応する位置に形成
されており、また、これらの各グランドライン（３１）
の間には、前記各プロセッサ（１１）のアドレスを指定
するアドレスバスライン（３２）が上方より下方に向か
って（図面逆ｙ方向に向かって）、各プロセッサ（１１
）に対応する位置に形成されている。つまり、データバ
スライン（２２）と同様に、各グランドライン（３１）
の間の配線エリアにアドレスバスライン（３２）が形成
されているのである。

なお、制御層（４０）には、各プロセッサ（１１）を制
御するための制御信号バスライン（４１）が左方から右
方に向かって形成されている。

以上のように構成された各層（２０）（３０）（４０）
における各ライン（２１）　（３２）　（４１）は、ス
ルーホール（５０）を介して各プロセッサ（１１）に接
続されており、これにより、各プロセッサ（１１）の間
でのデータの授受を行い、所望の演算処理を行うように
なっている。

（発明の効果）以上詳述したように、本発明に係るバス結合型マルチプ
ロセッサ装置は、「複数のプロセッサをバスを介して連
結したバス結合型マルチプロセッサ装置であって、前記
各プロセッサが実装された実装層と、前記各プロセッサ
に電源を供給する電源ラインが一方向に配線された電源
層と、前記各プロセッサのグランドラインが前記電源ラ
インと直交する方向に配線されたグランド層とより構成
すると共に、前記電源層における各電源ラインの間及び
前記グランド層における各グランドラインの間に前記各
プロセッサを連結するバスラインを設けたこと」をその
構成上の特徴としている。

従って、このバス結合型マルチプロセッサ装置によれば
、各電源ラインの間及び各グランドラインの間に配線エ
リアを設けることができ、この配線エリアにバスライン
を設けることによって、ノ＜スラインの配線を短くした
り、各ラインの配線パターンを簡素化できるため１．従
来のような電気的負荷が重くなったり、信号遅延が生じ
たりするという不都合を回避することができる。また、
バスラインの配線を短くすることができるため、装置全
体を小型化することもできる。

また、上記のように構成することにより、本発明は、２
次元的なプロセッサの配置接続ができるため、格子型バ
ス結合によるバス結合型マルチプロセッサ装置にも有効
である。

【図面の簡単な説明】

第１図は本発明に係るバス結合型マルチプロセッサ装置
の一実施例を示す分解斜視図、第２図は第１図に示した
実施例の実装層のみを示す平面図、第３図は第１図に示
した実施例の電源層のみを示す平面図、第４図は第１図
に示した実施例のグランド層のみを示す平面図、第５図
は第１図に示した実施例の制御信号層のみを示す平面図
、第６図は第１図に示した実装層における各プロセッサ
の構成を示す平面図、第７図は従来のバス結合型マルチ
プロセッサ装置の一例を示す斜視図、第８図は別の従来
のバス結合型マルチプロセッサ装置を示す斜視図である
。符　　号　　の　　説　　明１００・・・バス結合型マルチプロセッサ装置、ＩＯ・
・・実装層、１１・・・プロセッサ、２０・・・電源層
、２１・・・電源ライン、２２・・・データバスライン
、３０・・・グランド層、３１・・・グランドライン、
３２・・・アドレスバスライン、４０・・・ｆ１４Ｉｊ
層、４１・・・１ｍｌ信号バスライン、５０・・、スル
ーホール。以　　上

Claims

【特許請求の範囲】

　複数のプロセッサをバスを介して連結したバス結合型
マルチプロセッサ装置であって、前記各プロセッサが実
装された実装層と、前記各プロセッサに電源を供給する
電源ラインが一方向に配線された電源層と、前記各プロ
セッサのグランドラインが前記電源ラインと直交する方
向に配線されたグランド層とより構成すると共に、前記
電源層における各電源ラインの間及び前記グランド層に
おける各グランドラインの間に前記各プロセッサを連結
するバスラインを設けたことを特徴とするバス結合型マ
ルチプロセッサ装置。