JPH10270680A - Ｍｏｓゲート半導体装置 - Google Patents
Ｍｏｓゲート半導体装置Info
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- JPH10270680A JPH10270680A JP10075111A JP7511198A JPH10270680A JP H10270680 A JPH10270680 A JP H10270680A JP 10075111 A JP10075111 A JP 10075111A JP 7511198 A JP7511198 A JP 7511198A JP H10270680 A JPH10270680 A JP H10270680A
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- H10D12/01—Manufacture or treatment
- H10D12/031—Manufacture or treatment of IGBTs
- H10D12/032—Manufacture or treatment of IGBTs of vertical IGBTs
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D62/393—Body regions of DMOS transistors or IGBTs
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- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
ＭＯＳゲート半導体装置のゲート電極制御構造は４つの
ドープ領域を含む。封入コンポジット領域とともの第１
Ｐ−Ｎ接合を形成する第１領域、このコンポジット領域
に含まれる第２の軽ドープ（チャネル）領域、第２領域
に全体的に封入されており、第１領域を部分的に封じて
いる第３の重ドープ（ボディ）領域、第３領域とともに
Ｐ−Ｎ接合を形成する第４（ドレイン）領域の４つであ
る。ゲート電極制御構造は公知のゲート電極セルフアラ
インメントドーピングプロセスを用いて製造されている
が、第３の重ドープ領域を形成するプロセスでは、ゲー
ト電極の上にスペーサ層を設けて、第３領域とチャネル
領域との間のスペースを規定している。
ドープ領域を含む。封入コンポジット領域とともの第１
Ｐ−Ｎ接合を形成する第１領域、このコンポジット領域
に含まれる第２の軽ドープ（チャネル）領域、第２領域
に全体的に封入されており、第１領域を部分的に封じて
いる第３の重ドープ（ボディ）領域、第３領域とともに
Ｐ−Ｎ接合を形成する第４（ドレイン）領域の４つであ
る。ゲート電極制御構造は公知のゲート電極セルフアラ
インメントドーピングプロセスを用いて製造されている
が、第３の重ドープ領域を形成するプロセスでは、ゲー
ト電極の上にスペーサ層を設けて、第３領域とチャネル
領域との間のスペースを規定している。
Description
【０００１】
【発明を適用する技術分野】本発明はＭＯＳゲート半導
体装置に関するものであり、特に、この半導体装置の部
品をを小型化するための改良手段およびこの半導体装置
の電気的な性能を改良する手段に関するものである。
体装置に関するものであり、特に、この半導体装置の部
品をを小型化するための改良手段およびこの半導体装置
の電気的な性能を改良する手段に関するものである。
【０００２】
【従来の技術】現在は、様々なタイプの金属−酸化物−
半導体（ＭＯＳ）ゲート制御構造を用いた半導体装置が
存在する。例えば小信号用の相補型ＭＯＳ装置（ＣＭＯ
Ｓ）やＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥ
Ｔ）、絶縁ゲートバイポーラトランジスタ（ＩＧＢ
Ｔ）、ＭＯＳ制御サイリスタ（ＭＣＴ）などのパワー装
置などであり、このような半導体装置は、半導体基板の
表面に薄い誘電層（酸化膜）を設け、この上に金属電極
を具えるゲート制御構造を利用しており、ゲート電極の
下に設けられ、ゲート制御構造のソース領域とドレイン
領域の間に延在するチャネル領域を有している。
半導体（ＭＯＳ）ゲート制御構造を用いた半導体装置が
存在する。例えば小信号用の相補型ＭＯＳ装置（ＣＭＯ
Ｓ）やＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥ
Ｔ）、絶縁ゲートバイポーラトランジスタ（ＩＧＢ
Ｔ）、ＭＯＳ制御サイリスタ（ＭＣＴ）などのパワー装
置などであり、このような半導体装置は、半導体基板の
表面に薄い誘電層（酸化膜）を設け、この上に金属電極
を具えるゲート制御構造を利用しており、ゲート電極の
下に設けられ、ゲート制御構造のソース領域とドレイン
領域の間に延在するチャネル領域を有している。
【０００３】半導体装置のパッキング密度を最大にし
て、高速の回路動作を得るためには、ゲート制御構造を
できるだけ小さくする必要がある。電力を扱う容量を得
るために一般的に大きなコンポジット構造が要求される
パワー装置においても、ゲート制御構造部分をできるだ
け小さくして、コンポジットパワー装置の中で多数のゲ
ート制御構造を並列に接続する事によって、より良い電
気的特徴が得られる。
て、高速の回路動作を得るためには、ゲート制御構造を
できるだけ小さくする必要がある。電力を扱う容量を得
るために一般的に大きなコンポジット構造が要求される
パワー装置においても、ゲート制御構造部分をできるだ
け小さくして、コンポジットパワー装置の中で多数のゲ
ート制御構造を並列に接続する事によって、より良い電
気的特徴が得られる。
【０００４】
【発明が解決しようとする課題】様々なゲート制御構造
を製造するのに現在好ましいとされているプロセスに
は、マスク層の使用と、このマスクを介して正確な寸法
を有し正確に位置決めされたウインドを提供して下の基
板にドーパントを導入するホトリソグラフィックパター
ンニング工程が含まれている。現在、ゲート制御構造を
いかに小さくかつ精密にできるかについての限界は、あ
るドーパントを基板内に位置させる正確さにかかってい
る。本発明は、少なくとも一つのドーパントの導入ステ
ップでの正確さを向上させるものであり、より小さくよ
り正確な寸法の装置を製造することができる。
を製造するのに現在好ましいとされているプロセスに
は、マスク層の使用と、このマスクを介して正確な寸法
を有し正確に位置決めされたウインドを提供して下の基
板にドーパントを導入するホトリソグラフィックパター
ンニング工程が含まれている。現在、ゲート制御構造を
いかに小さくかつ精密にできるかについての限界は、あ
るドーパントを基板内に位置させる正確さにかかってい
る。本発明は、少なくとも一つのドーパントの導入ステ
ップでの正確さを向上させるものであり、より小さくよ
り正確な寸法の装置を製造することができる。
【０００５】
【課題を解決するための手段】本発明に係るＭＯＳゲー
ト半導体装置の製造方法は、半導体基板の表面上にゲー
ト構造を形成する工程と、ドーパントマスクとしてこの
ゲート構造の縦壁を使用するプロセスで、前記基板の中
にドーパントを注入して前記ゲート構造の下に半導体表
面の第１のインターセプトを有する第１導電型の第１の
ドープ領域を形成し、次いで、再度ドーパントマスクと
して前記縦壁を使用するプロセスで、前記第１領域の中
に前記第１インターセプトから離れた基板表面第２イン
ターセプトを有する第２導電型の第２のドープ領域を形
成し、次いで、前記ゲート構造の前記縦壁と前記ゲート
構造に隣接してＰの前記第１及び第２の領域の上に位置
する前記基板表面の部分を前記ゲート構造より薄いマス
ク層にてコーティングし、前記基板表面の部分を被覆し
ている前記マスク層を貫通するには充分であるが、前記
縦壁を被覆している前記マスク層を貫通するには不十分
なエネルギーで前記基板表面に向けてイオンを当てて、
全体が前記第１のドープ領域の中にあり、前記第２の領
域の前記基板表面の第２のインターセプトを形成してい
る部分を除いて前記第２のドープ領域を囲む前記第１導
電型の第３のドープ領域を形成することを特徴とする。
ト半導体装置の製造方法は、半導体基板の表面上にゲー
ト構造を形成する工程と、ドーパントマスクとしてこの
ゲート構造の縦壁を使用するプロセスで、前記基板の中
にドーパントを注入して前記ゲート構造の下に半導体表
面の第１のインターセプトを有する第１導電型の第１の
ドープ領域を形成し、次いで、再度ドーパントマスクと
して前記縦壁を使用するプロセスで、前記第１領域の中
に前記第１インターセプトから離れた基板表面第２イン
ターセプトを有する第２導電型の第２のドープ領域を形
成し、次いで、前記ゲート構造の前記縦壁と前記ゲート
構造に隣接してＰの前記第１及び第２の領域の上に位置
する前記基板表面の部分を前記ゲート構造より薄いマス
ク層にてコーティングし、前記基板表面の部分を被覆し
ている前記マスク層を貫通するには充分であるが、前記
縦壁を被覆している前記マスク層を貫通するには不十分
なエネルギーで前記基板表面に向けてイオンを当てて、
全体が前記第１のドープ領域の中にあり、前記第２の領
域の前記基板表面の第２のインターセプトを形成してい
る部分を除いて前記第２のドープ領域を囲む前記第１導
電型の第３のドープ領域を形成することを特徴とする。
【０００６】ゲート制御構造が、半導体基板の表面部分
の上の酸化物層の上に正確に整列させた導電性材料でで
きた層を具えるゲート電極構造を具えており、このゲー
ト電極構造を公知のセルフアラインメント技術における
マスクとして使用して、基板にドーパントを導入してこ
のゲート制御構造の第１ドープ（チャネル）領域部分を
形成することが好ましい。次いで、このゲート電極構造
をマスクとして利用して再度基板内にドーパントを導入
して、全体が前記第１領域の中にある第２のドープ（ソ
ース）領域を形成する。次いで、従来の工程で使用され
ているホトリソグラフィックパターンニング工程をひと
つ減らすために、ゲート構造と先に形成したドープ領域
の基板表面上の部分をゲート電極構造の厚さより薄いマ
スキング材料層で被覆する。このマスキング層はゲート
電極構造の縦壁を被覆しており、したがって、少なくと
もマスキング層の厚さだけ壁が横方向に長くなる。次い
で、マスキング層をパターンニングすることなく、基板
表面（第３ドープ領域、本体領域）を被覆しているマス
キング層の厚さを貫通するには充分であるがゲート電極
構造の縦壁を被覆しているマスキング層の縦方向の厚さ
を貫通するには不十分なエネルギーで基板表面へ向けて
ドーパントイオンを当てる。すなわち、先に設けた第１
及び第２の領域に対して第３のドープ領域をより正確に
位置決めするために、横方向に寸法が延びたゲート電極
構造を再度マスクとして利用する。
の上の酸化物層の上に正確に整列させた導電性材料でで
きた層を具えるゲート電極構造を具えており、このゲー
ト電極構造を公知のセルフアラインメント技術における
マスクとして使用して、基板にドーパントを導入してこ
のゲート制御構造の第１ドープ（チャネル）領域部分を
形成することが好ましい。次いで、このゲート電極構造
をマスクとして利用して再度基板内にドーパントを導入
して、全体が前記第１領域の中にある第２のドープ（ソ
ース）領域を形成する。次いで、従来の工程で使用され
ているホトリソグラフィックパターンニング工程をひと
つ減らすために、ゲート構造と先に形成したドープ領域
の基板表面上の部分をゲート電極構造の厚さより薄いマ
スキング材料層で被覆する。このマスキング層はゲート
電極構造の縦壁を被覆しており、したがって、少なくと
もマスキング層の厚さだけ壁が横方向に長くなる。次い
で、マスキング層をパターンニングすることなく、基板
表面（第３ドープ領域、本体領域）を被覆しているマス
キング層の厚さを貫通するには充分であるがゲート電極
構造の縦壁を被覆しているマスキング層の縦方向の厚さ
を貫通するには不十分なエネルギーで基板表面へ向けて
ドーパントイオンを当てる。すなわち、先に設けた第１
及び第２の領域に対して第３のドープ領域をより正確に
位置決めするために、横方向に寸法が延びたゲート電極
構造を再度マスクとして利用する。
【０００７】
【発明の実施の形態】図面を参照して、本発明の実施の
形態を以下に説明する。
形態を以下に説明する。
【０００８】公知のＭＯＳゲート半導体装置１０の能動
領域の一例を図１に示す。図１は、内部にさまざまなド
ープ領域を有する半導体基板（通常はシリコン）１２を
示す。また、図１では、基板１２の上側表面１４の上の
層が順次カットされている。図に示す通り、金属層１６
が基板の下側面１８を被覆している。図２は、図１に示
す装置の一部分の断面図であり、ここでは、基板の上側
表面上に設けた層の最も底側の装置が一対だけ示されて
いる（より明確にする為に、上側の層は割愛されてい
る）。装置１０はＩＧＢＴ（絶縁ゲート型バイポーラト
ランジスタ）であり、図２は、基本的に、装置１０の表
面にいくつも設けられているゲート制御構造のひとつを
示す。このゲート制御構造は、上述したＣＭＯＳ、ＭＯ
ＳＦＥＴおよびＭＣＴ装置に用いられるゲート制御構造
の代表的なものである。
領域の一例を図１に示す。図１は、内部にさまざまなド
ープ領域を有する半導体基板（通常はシリコン）１２を
示す。また、図１では、基板１２の上側表面１４の上の
層が順次カットされている。図に示す通り、金属層１６
が基板の下側面１８を被覆している。図２は、図１に示
す装置の一部分の断面図であり、ここでは、基板の上側
表面上に設けた層の最も底側の装置が一対だけ示されて
いる（より明確にする為に、上側の層は割愛されてい
る）。装置１０はＩＧＢＴ（絶縁ゲート型バイポーラト
ランジスタ）であり、図２は、基本的に、装置１０の表
面にいくつも設けられているゲート制御構造のひとつを
示す。このゲート制御構造は、上述したＣＭＯＳ、ＭＯ
ＳＦＥＴおよびＭＣＴ装置に用いられるゲート制御構造
の代表的なものである。
【０００９】装置１０は１組のターミナルを有するシン
グルデバイスであるが、互いに並列に接続された独立セ
ルを複数具えている。このひとつであるセルＣが図２に
断面図として示されており、このセルは図１示す基板部
分の前後に全体に亘って延在している。各セルは、基板
１２の表面１４に一体的に接合されている下層２４（代
表的なものとしては２酸化シリコン）に正確に整合され
た金属層２２（代表的なものとしてはドープした多結晶
シリコン）を具える明確な「ゲート電極構造２０」を具
えている。（ずべてのゲート構造は、接続金属層によっ
て並列に接続されているが、ここには示されていない）
グルデバイスであるが、互いに並列に接続された独立セ
ルを複数具えている。このひとつであるセルＣが図２に
断面図として示されており、このセルは図１示す基板部
分の前後に全体に亘って延在している。各セルは、基板
１２の表面１４に一体的に接合されている下層２４（代
表的なものとしては２酸化シリコン）に正確に整合され
た金属層２２（代表的なものとしてはドープした多結晶
シリコン）を具える明確な「ゲート電極構造２０」を具
えている。（ずべてのゲート構造は、接続金属層によっ
て並列に接続されているが、ここには示されていない）
【００１０】ゲート電極構造２０はゲート制御構造の一
部を成しており、このゲート制御構造はＰ-領域３０と
Ｐ+領域３２とを含むＰ型コンポジット領域によってＮ-
ドレイン領域２８から離隔して配置されているソース領
域２６（本例ではＮ+導電型）を含む。
部を成しており、このゲート制御構造はＰ-領域３０と
Ｐ+領域３２とを含むＰ型コンポジット領域によってＮ-
ドレイン領域２８から離隔して配置されているソース領
域２６（本例ではＮ+導電型）を含む。
【００１１】Ｐ-領域の基板表面１４に隣接する部分
は、ＭＯＳ制御構造のチャンネル領域３４を構成してお
り、ソース領域２６の下のＰ+領域３２は本体領域とさ
れる。
は、ＭＯＳ制御構造のチャンネル領域３４を構成してお
り、ソース領域２６の下のＰ+領域３２は本体領域とさ
れる。
【００１２】上述した通り、様々な層が基板１２の上に
設けられている。このような層のひとつである層３５
は、例えば、アルミニウムなどの金属でできており、下
側に延在部分３６を有している（図１）。この延在部分
３６は基板１２の表面１４でＮ+領域２６に接続してお
り、更に、Ｎ+領域２６を縦に貫通する部分３８を介し
てＰ+領域３２に接続している。
設けられている。このような層のひとつである層３５
は、例えば、アルミニウムなどの金属でできており、下
側に延在部分３６を有している（図１）。この延在部分
３６は基板１２の表面１４でＮ+領域２６に接続してお
り、更に、Ｎ+領域２６を縦に貫通する部分３８を介し
てＰ+領域３２に接続している。
【００１３】図１は、Ｎ-領域２８が装置の全セルの下
に延在しているとともに、より導電性が高いＮ領域４０
の上に延在しており、この領域４０は装置のＰ+領域４
２とＰ−Ｎ接合を形成していることを示している。
に延在しているとともに、より導電性が高いＮ領域４０
の上に延在しており、この領域４０は装置のＰ+領域４
２とＰ−Ｎ接合を形成していることを示している。
【００１４】装置１０は、図１及び２に示す装置とゲー
ト制御構造はほぼ同じであるが、ゲート制御構造の下の
ドープ領域の配列が異なるＭＯＳゲート装置の他のタイ
プの特性を示している。例えば、図１に示すＮ-領域２
８と金属層１６との間に配置されているＮ領域４０とＰ
+領域４２を、単一のＮ+領域に置き換えることによっ
て、ＭＯＳＦＥＴ装置になる。
ト制御構造はほぼ同じであるが、ゲート制御構造の下の
ドープ領域の配列が異なるＭＯＳゲート装置の他のタイ
プの特性を示している。例えば、図１に示すＮ-領域２
８と金属層１６との間に配置されているＮ領域４０とＰ
+領域４２を、単一のＮ+領域に置き換えることによっ
て、ＭＯＳＦＥＴ装置になる。
【００１５】本発明はこのようなＭＯＳゲートを有する
すべての装置に使用できるゲート制御構造を提供する。
すべての装置に使用できるゲート制御構造を提供する。
【００１６】ＭＯＳ構造のチャネル３４（図２）は、Ｎ
+ソース領域２６とＮ-ドレイン領域２８の間に配置され
ているＰ-領域の上側部分によって構成される。Ｐ+領域
３２がＮ+領域２６の下に配設されており、完全にでは
ないがほとんどチャネル領域２６へ延在している。この
Ｐ+領域を設ける目的は、知られているように、Ｎ型ソ
ース領域２６、Ｐ型コンポシット領域３０，３２および
Ｎ型ドレイン領域２８によって構成される縦型寄生ＮＰ
Ｎバイポーラトランジスタのゲインを小さくするためで
ある。この目的のために、（導電性が高い）Ｐ+領域３
２をＮ+ソース領域２６とＰ-領域３０の間に形成されて
いるＰ−Ｎ接合の全長に亘って配設することが好ましい
（Ｎ+Ｐ+結合におけるエミッタはＮ+Ｐ-結合におけるエ
ミッタよりはるかに効果が劣る）。反対に、チャネル領
域３４の導通の制御に望ましい低いスレッシュホールド
電圧を得る為に、チャネル領域３４はドーピング濃度が
低くなくてはならない（Ｐ-）。従って、受け入れるこ
とのできる妥協は、あらかじめ選択された近い距離まで
チャネル領域３４へ延在するがその中までは入り込んで
いないＰ+領域３２を設けることである。
+ソース領域２６とＮ-ドレイン領域２８の間に配置され
ているＰ-領域の上側部分によって構成される。Ｐ+領域
３２がＮ+領域２６の下に配設されており、完全にでは
ないがほとんどチャネル領域２６へ延在している。この
Ｐ+領域を設ける目的は、知られているように、Ｎ型ソ
ース領域２６、Ｐ型コンポシット領域３０，３２および
Ｎ型ドレイン領域２８によって構成される縦型寄生ＮＰ
Ｎバイポーラトランジスタのゲインを小さくするためで
ある。この目的のために、（導電性が高い）Ｐ+領域３
２をＮ+ソース領域２６とＰ-領域３０の間に形成されて
いるＰ−Ｎ接合の全長に亘って配設することが好ましい
（Ｎ+Ｐ+結合におけるエミッタはＮ+Ｐ-結合におけるエ
ミッタよりはるかに効果が劣る）。反対に、チャネル領
域３４の導通の制御に望ましい低いスレッシュホールド
電圧を得る為に、チャネル領域３４はドーピング濃度が
低くなくてはならない（Ｐ-）。従って、受け入れるこ
とのできる妥協は、あらかじめ選択された近い距離まで
チャネル領域３４へ延在するがその中までは入り込んで
いないＰ+領域３２を設けることである。
【００１７】どのような装置でも、特に大量生産ベース
の装置では絶対的な精度を出すことはできない。また、
現実の設計あるいはチャネル領域３４に対するＰ+領域
３２の位置決めは、使用する製造プロセスによる寸法上
の誤差を考慮して行なわなければならない。チャネル領
域３４に対するＰ+領域３２の位置についての重要な条
件は、Ｐ+領域３２がチャネル領域３４内に入り込まな
いことである。Ｐ+領域３２とチャネル領域３４との名
目距離Ｄは最適な距離よりわずかに大きい距離を故意に
選択する。所望の目的は、前もって必要な超過距離Ｄを
小さくする手段である。
の装置では絶対的な精度を出すことはできない。また、
現実の設計あるいはチャネル領域３４に対するＰ+領域
３２の位置決めは、使用する製造プロセスによる寸法上
の誤差を考慮して行なわなければならない。チャネル領
域３４に対するＰ+領域３２の位置についての重要な条
件は、Ｐ+領域３２がチャネル領域３４内に入り込まな
いことである。Ｐ+領域３２とチャネル領域３４との名
目距離Ｄは最適な距離よりわずかに大きい距離を故意に
選択する。所望の目的は、前もって必要な超過距離Ｄを
小さくする手段である。
【００１８】距離Ｄを小さくするもうひとつの理由は、
距離Ｄが各セルＣの全幅におけるファクタであることで
ある。セル幅は、例えば、使用する製造プロセスによっ
て決定されるＰ+領域３２とチャネル領域３４の幅は得
られうる最小幅とすることによってすでに可能な限り小
さくされているとすると、距離Ｄが長くなるほどセル幅
が長くなる。成し得る最小幅のセルＣが要求される。
距離Ｄが各セルＣの全幅におけるファクタであることで
ある。セル幅は、例えば、使用する製造プロセスによっ
て決定されるＰ+領域３２とチャネル領域３４の幅は得
られうる最小幅とすることによってすでに可能な限り小
さくされているとすると、距離Ｄが長くなるほどセル幅
が長くなる。成し得る最小幅のセルＣが要求される。
【００１９】図３から７は、図２に示すゲート制御構造
を製造する好ましいプロセスの一連の工程を示す図であ
る。
を製造する好ましいプロセスの一連の工程を示す図であ
る。
【００２０】図３は、公知のプロセスを用いて製造され
たワークピースを示す。製造プロセスにおけるこの時点
で、図１に示す装置の下側の層２８、４０及び４２がゲ
ート電極構造２０及びＰ-領域３０と共にすでに形成さ
れている。Ｐ-領域３０はゲート電極構造２０をマスク
として使用してイオン注入によって形成されており、従
ってＰ-領域３０の端面５２はゲート電極構造２０の縦
壁５４と正確に整合されている。
たワークピースを示す。製造プロセスにおけるこの時点
で、図１に示す装置の下側の層２８、４０及び４２がゲ
ート電極構造２０及びＰ-領域３０と共にすでに形成さ
れている。Ｐ-領域３０はゲート電極構造２０をマスク
として使用してイオン注入によって形成されており、従
ってＰ-領域３０の端面５２はゲート電極構造２０の縦
壁５４と正確に整合されている。
【００２１】次いで、公知のホトリソグラフィックプロ
セス技術を用いてＰ+領域３２（図２に示す）が形成さ
れる。この工程は基板のワークピースの上側表面全体を
ホトレシズト層で覆い、ホトマスクを用いてホトレジス
ト層を露出してこのホトレジストに領域を規定する工程
を含む。次いで、この領域のホトレジストは除去され
て、ホトレジスト層５８の中に図４に示すウインドウ５
６などのウインドウを設けて、基板表面の領域を露出す
る。
セス技術を用いてＰ+領域３２（図２に示す）が形成さ
れる。この工程は基板のワークピースの上側表面全体を
ホトレシズト層で覆い、ホトマスクを用いてホトレジス
ト層を露出してこのホトレジストに領域を規定する工程
を含む。次いで、この領域のホトレジストは除去され
て、ホトレジスト層５８の中に図４に示すウインドウ５
６などのウインドウを設けて、基板表面の領域を露出す
る。
【００２２】図１及び２において、Ｐ-領域３０の端面
５２は、チャネル領域３４（図２）のドレイン端を規定
している。したがって、Ｐ+領域３２の端面６０は、Ｐ-
領域３０の端面５２から充分に離れていなくてはならな
い。このスペースは、ホトレジスト層５８に形成された
ウィンドウ５６の端面６２とゲート構造２０の縦壁５４
との間の距離Ｅによって決まる。
５２は、チャネル領域３４（図２）のドレイン端を規定
している。したがって、Ｐ+領域３２の端面６０は、Ｐ-
領域３０の端面５２から充分に離れていなくてはならな
い。このスペースは、ホトレジスト層５８に形成された
ウィンドウ５６の端面６２とゲート構造２０の縦壁５４
との間の距離Ｅによって決まる。
【００２３】公知のポトリソグラフィックプロセスは、
極めて正確ではあるが、いくらかの誤差が生じる。ま
た、上述した通り、ウインドウの端面６２と電極構造の
端面５４との間の距離Ｅは、最適距離よりいくらか大き
くとる必要がある。
極めて正確ではあるが、いくらかの誤差が生じる。ま
た、上述した通り、ウインドウの端面６２と電極構造の
端面５４との間の距離Ｅは、最適距離よりいくらか大き
くとる必要がある。
【００２４】ここで、Ｐ+領域３２が正しい位置にある
状態でワークピースを加熱すると、領域３０と３２に拡
散が生じてＰ-領域３０の端面５２はゲート構造２０の
下へ移動するが、Ｐ+領域３２の端面６０はゲート構造
２０の下までは移動しない。その結果を図５に示す。
状態でワークピースを加熱すると、領域３０と３２に拡
散が生じてＰ-領域３０の端面５２はゲート構造２０の
下へ移動するが、Ｐ+領域３２の端面６０はゲート構造
２０の下までは移動しない。その結果を図５に示す。
【００２５】ついで（図６）、ゲート構造２０を用いて
イオン注入ウインドウ６８を規定して、Ｎ型導電性のイ
オンを基板１２に注入して、Ｎ+領域２６を形成する。
イオン注入ウインドウ６８を規定して、Ｎ型導電性のイ
オンを基板１２に注入して、Ｎ+領域２６を形成する。
【００２６】ゲート電極構造２０が、Ｎ+領域２６とＰ-
領域３０の端面を位置決めする為のマスクとして用いら
れているので、チャネル領域３４は高精度をもって規定
される。反対に、パターンが形成されたホトレジスト層
５８に設けたウインドウ５６の端面６２（図４）がＰ+
領域３２の端面６０を規定するのに使用されているの
で、ここでは得られうる精度が若干劣ることになる。
領域３０の端面を位置決めする為のマスクとして用いら
れているので、チャネル領域３４は高精度をもって規定
される。反対に、パターンが形成されたホトレジスト層
５８に設けたウインドウ５６の端面６２（図４）がＰ+
領域３２の端面６０を規定するのに使用されているの
で、ここでは得られうる精度が若干劣ることになる。
【００２７】次の工程で、ワークピースを加熱して図７
に示す位置にドープ領域を拡散させる。Ｎ+領域２６の
端面６９はゲート構造２０の下へ移動し、Ｐ-領域３０
の基板表面のインターセプト５２ａから正確に間隔を空
けて設けたライン６９ａに沿って基板表面１４をインタ
ーセプトする。
に示す位置にドープ領域を拡散させる。Ｎ+領域２６の
端面６９はゲート構造２０の下へ移動し、Ｐ-領域３０
の基板表面のインターセプト５２ａから正確に間隔を空
けて設けたライン６９ａに沿って基板表面１４をインタ
ーセプトする。
【００２８】半導体基板のワークピースが、まず図３に
示す状態までは公知のプロセスで処理される。次いで、
むしろ直ちに図４及び５に示すＰ+領域３２が形成さ
れ、従来技術に基づいてＮ+領域２６（図６）を形成
し、一連の工程を逆に行い、これに加えてプロセス技術
が使用される。
示す状態までは公知のプロセスで処理される。次いで、
むしろ直ちに図４及び５に示すＰ+領域３２が形成さ
れ、従来技術に基づいてＮ+領域２６（図６）を形成
し、一連の工程を逆に行い、これに加えてプロセス技術
が使用される。
【００２９】まず、図３に示すワークピースから始め
て、このワークピースを加熱してＰ-領域３０を正確に
拡散させて（図８）、その深さを所望の値にすると共
に、図３においてゲート構造２０に正確に整合している
Ｐ-領域３０の端面５２を移動させて、ゲート構造２０
の下の公知の位置に正確に位置させる。
て、このワークピースを加熱してＰ-領域３０を正確に
拡散させて（図８）、その深さを所望の値にすると共
に、図３においてゲート構造２０に正確に整合している
Ｐ-領域３０の端面５２を移動させて、ゲート構造２０
の下の公知の位置に正確に位置させる。
【００３０】次に（図９）、ゲート構造をマスクとして
用いて、Ｎ型導電性の不純物を注入してＮ+領域２６を
形成する。電極構造２０の側壁５４がマスクとして使用
されている為、Ｎ+領域２６の端面６９はＰ-領域３０の
端面５２に対して正確に位置決めされる。これらの領域
面６９と５２の間の基板表面１４に隣接しているＰ-領
域３０の部分がチャネル領域３４である。
用いて、Ｎ型導電性の不純物を注入してＮ+領域２６を
形成する。電極構造２０の側壁５４がマスクとして使用
されている為、Ｎ+領域２６の端面６９はＰ-領域３０の
端面５２に対して正確に位置決めされる。これらの領域
面６９と５２の間の基板表面１４に隣接しているＰ-領
域３０の部分がチャネル領域３４である。
【００３１】次いで、マスク材料層７６（図１０）をワ
ークピースの上に蒸着する。本実施例では、シリコン基
板１２と、ポリシリコンゲート電極２２と二酸化シリコ
ン層２４とを用いる。マスク層７６は好ましくは、公知
の低温蒸着プロセスで蒸着した二酸化シリコンでなり、
結果としてできた層７６は、「低温酸化物（ＬＴＯ）」
と呼ばれる。好ましいＬＴＯ蒸着プロセスは、反応器内
で酸素とシランガスを反応させ、ワークピースの上に二
酸化シリコンの微細粒子を蒸着させる工程を含む。
ークピースの上に蒸着する。本実施例では、シリコン基
板１２と、ポリシリコンゲート電極２２と二酸化シリコ
ン層２４とを用いる。マスク層７６は好ましくは、公知
の低温蒸着プロセスで蒸着した二酸化シリコンでなり、
結果としてできた層７６は、「低温酸化物（ＬＴＯ）」
と呼ばれる。好ましいＬＴＯ蒸着プロセスは、反応器内
で酸素とシランガスを反応させ、ワークピースの上に二
酸化シリコンの微細粒子を蒸着させる工程を含む。
【００３２】蒸着させる際、ＬＴＯ層７６は、粒子形状
であり、従ってワークピースを加熱して層７６を活性化
する。比較的低い加熱温度（例えば９００℃程度）が要
求されるのみであり、これは先に注意深く位置決めした
領域２６と３０の拡散を少量に抑えるために重要であ
る。Ｎ+領域の表面インターセプト６９ａがゲート構造
２０の縦壁５４を超えて内側に配置されるときに、チャ
ネル領域３４の長さが短くなりすぎると、装置の動作特
性が変わってしまうため、このことは大変重要である。
であり、従ってワークピースを加熱して層７６を活性化
する。比較的低い加熱温度（例えば９００℃程度）が要
求されるのみであり、これは先に注意深く位置決めした
領域２６と３０の拡散を少量に抑えるために重要であ
る。Ｎ+領域の表面インターセプト６９ａがゲート構造
２０の縦壁５４を超えて内側に配置されるときに、チャ
ネル領域３４の長さが短くなりすぎると、装置の動作特
性が変わってしまうため、このことは大変重要である。
【００３３】ＬＴＯ層７６の重要な特徴は、正確な厚
さ、例えば許容誤差±５％（すなわち、厚さ１５００オ
ングストロームのＬＴＯ層７６に対して７５オングスト
ロームまたはそれ以下）で、ＬＴＯの厚さを、例えば５
００ないし３０００オングストローム、代表的なものと
しては１，５００オングストローム（約９０００オング
ストロームのゲート構造２０に比して）と極めて薄くこ
とができ、かつ均一な厚さで電極構造の縦壁５４に密着
させられることである。
さ、例えば許容誤差±５％（すなわち、厚さ１５００オ
ングストロームのＬＴＯ層７６に対して７５オングスト
ロームまたはそれ以下）で、ＬＴＯの厚さを、例えば５
００ないし３０００オングストローム、代表的なものと
しては１，５００オングストローム（約９０００オング
ストロームのゲート構造２０に比して）と極めて薄くこ
とができ、かつ均一な厚さで電極構造の縦壁５４に密着
させられることである。
【００３４】ＬＴＯ層７６をその後パターン化しないこ
とは重要な意味を持つ。むしろ、正しい位置にあるＬＴ
Ｏ層７６を用いて、公知のイオン注入プロセスを用いて
Ｐ型不純物ドーパントイオン（例えば、ボロン）を基板
１４側に当てる。ここで使用されるイオン注入エネルギ
ーは、基板１２の表面１４の上に直接のっているＬＴＯ
層７６の水平方向に延びる部分を貫通するのに充分なエ
ネルギーである。これに対して、イオンは、主に、基板
表面１４に垂直にかつゲート構造の縦壁５４に平行な方
向に基板に向けて当てられるので、イオンはＬＴＯ層７
６の縦の長さ方向には貫通しない。従って、極めて薄い
ＬＴＯ層７６が、ゲート構造２０の横の部分を効果的に
大きくしており、その結果、このように注入されたＰ+
領域３２が基板１２内へＬＴＯ７６の厚さと等しい距離
だけ壁５４の突出部から離れることになる。
とは重要な意味を持つ。むしろ、正しい位置にあるＬＴ
Ｏ層７６を用いて、公知のイオン注入プロセスを用いて
Ｐ型不純物ドーパントイオン（例えば、ボロン）を基板
１４側に当てる。ここで使用されるイオン注入エネルギ
ーは、基板１２の表面１４の上に直接のっているＬＴＯ
層７６の水平方向に延びる部分を貫通するのに充分なエ
ネルギーである。これに対して、イオンは、主に、基板
表面１４に垂直にかつゲート構造の縦壁５４に平行な方
向に基板に向けて当てられるので、イオンはＬＴＯ層７
６の縦の長さ方向には貫通しない。従って、極めて薄い
ＬＴＯ層７６が、ゲート構造２０の横の部分を効果的に
大きくしており、その結果、このように注入されたＰ+
領域３２が基板１２内へＬＴＯ７６の厚さと等しい距離
だけ壁５４の突出部から離れることになる。
【００３５】注入プロセスのイオンビームエネルギー
は、Ｎ+領域２６を通って、下のＰ-領域３０の中にＰ型
ドーパントイオンをドライブするのに充分なエネルギー
をもつ。このように注入されたイオンはＰ-領域３０内
のＰ+領域３２として示される。
は、Ｎ+領域２６を通って、下のＰ-領域３０の中にＰ型
ドーパントイオンをドライブするのに充分なエネルギー
をもつ。このように注入されたイオンはＰ-領域３０内
のＰ+領域３２として示される。
【００３６】重要なのは、Ｐ+領域３２の端面６０とＮ+
領域２６の端面６９との間のスペースが、主に、電極構
造２０の上のＬＴＯ層７６の厚さと、Ｐ+領域を注入す
る工程の前のＬＴＯ低温層を加熱する工程中に生じるＮ
+領域のわずかな拡散によって決まることである。図１
０に示す本発明のプロセスから生じる構造を図７に示す
従来技術のプロセスから生じる構造と比較すると、一見
両構造ともにほぼ同じように見えるが、Ｎ+領域２６に
対するＰ+領域３２の位置決め精度が異なる。すなわ
ち、本発明のプロセスでは上述したＬＴＯ蒸着プロセス
（ホトリソグラフィック工程を用いていない）の機能に
よって位置決めをおこなうのに対して、従来技術におい
ては、上述したホトリソグラフィックパターンニング工
程の機能によって行われる点である。このＬＴＯプロセ
スにおける位置決めの許容誤差は、例えば±７５オーム
ストロングまたはそれ以下であり、ホトリソグラフィッ
クの許容誤差（例えば、５０００オームストロングまた
はそれ以上）より小さい。したがって、本発明の工程を
用いることによって、Ｐ+領域の端面６０を、その許容
誤差、例えば約５０００オームストロングの差分だけ、
Ｎ+領域の端面６９に近づけることができる。
領域２６の端面６９との間のスペースが、主に、電極構
造２０の上のＬＴＯ層７６の厚さと、Ｐ+領域を注入す
る工程の前のＬＴＯ低温層を加熱する工程中に生じるＮ
+領域のわずかな拡散によって決まることである。図１
０に示す本発明のプロセスから生じる構造を図７に示す
従来技術のプロセスから生じる構造と比較すると、一見
両構造ともにほぼ同じように見えるが、Ｎ+領域２６に
対するＰ+領域３２の位置決め精度が異なる。すなわ
ち、本発明のプロセスでは上述したＬＴＯ蒸着プロセス
（ホトリソグラフィック工程を用いていない）の機能に
よって位置決めをおこなうのに対して、従来技術におい
ては、上述したホトリソグラフィックパターンニング工
程の機能によって行われる点である。このＬＴＯプロセ
スにおける位置決めの許容誤差は、例えば±７５オーム
ストロングまたはそれ以下であり、ホトリソグラフィッ
クの許容誤差（例えば、５０００オームストロングまた
はそれ以上）より小さい。したがって、本発明の工程を
用いることによって、Ｐ+領域の端面６０を、その許容
誤差、例えば約５０００オームストロングの差分だけ、
Ｎ+領域の端面６９に近づけることができる。
【００３７】従って、また、図２の説明に関連してすで
に述べた通り、Ｎ+領域２６の側部端面６９にＰ+領域３
２をより近づけることによって、より狭いセルＣ、代表
的なものとしては１０％狭いセルＣとこれに対応するよ
り優れた性能のデバイスを実現することができる。これ
に加えて、また、すでに述べた通り、Ｐ+領域３２の端
面６０をＮ+領域２６の端面６９により近づけて配置す
ることが可能となり、したがって、Ｎ+領域２６とＰ-領
域３０の間の接合部分の長さを最小にすることによっ
て、チャネル領域３４に隣接する寄生ＮＰＮバイポーラ
トランジスタのゲインを下げることができる。
に述べた通り、Ｎ+領域２６の側部端面６９にＰ+領域３
２をより近づけることによって、より狭いセルＣ、代表
的なものとしては１０％狭いセルＣとこれに対応するよ
り優れた性能のデバイスを実現することができる。これ
に加えて、また、すでに述べた通り、Ｐ+領域３２の端
面６０をＮ+領域２６の端面６９により近づけて配置す
ることが可能となり、したがって、Ｎ+領域２６とＰ-領
域３０の間の接合部分の長さを最小にすることによっ
て、チャネル領域３４に隣接する寄生ＮＰＮバイポーラ
トランジスタのゲインを下げることができる。
【００３８】たとえば、層７６は公知の比較的低温の蒸
着プロセスを利用して窒化シリコンで作ることができ
る。例えば、ボロン−ホスホシリケート（ＢＰＳＧ）や
ホスホシリケイト（ＰＳＧ）などのパッシベーションの
目的で使用される様々なガラス層を使用することができ
る。また、例えば、ホトレジスト材料などの公知の有機
物を使用することができるが、上述した材料に似ていな
いものは、結局はワークピースから除去するべきであ
る。また、上述したＬＴＯ層７６は他の公知のプロセ
ス、例えば、公知の液体スピンオン工程を適用して形成
することもできる。ＭＯＳゲート半導体装置のゲート電
極制御構造は４つのドープ領域を含む。封入コンポジッ
ト領域とともの第１Ｐ−Ｎ接合を形成する第１領域、こ
のコンポジット領域に含まれる第２の軽ドープ（チャネ
ル）領域、第２領域に全体的に封入されており、第１領
域を部分的に封じている第３の重ドープ（ボディ）領
域、第３領域とともにＰ−Ｎ接合を形成する第４（ドレ
イン）領域の４つである。ゲート電極制御構造は公知の
ゲート電極セルフアラインメントドーピングプロセスを
用いて製造されているが、第３の重ドープ領域を形成す
るプロセスでは、ゲート電極の上にスペーサ層を設け
て、第３領域とチャネル領域との間のスペースを規定し
ている。
着プロセスを利用して窒化シリコンで作ることができ
る。例えば、ボロン−ホスホシリケート（ＢＰＳＧ）や
ホスホシリケイト（ＰＳＧ）などのパッシベーションの
目的で使用される様々なガラス層を使用することができ
る。また、例えば、ホトレジスト材料などの公知の有機
物を使用することができるが、上述した材料に似ていな
いものは、結局はワークピースから除去するべきであ
る。また、上述したＬＴＯ層７６は他の公知のプロセ
ス、例えば、公知の液体スピンオン工程を適用して形成
することもできる。ＭＯＳゲート半導体装置のゲート電
極制御構造は４つのドープ領域を含む。封入コンポジッ
ト領域とともの第１Ｐ−Ｎ接合を形成する第１領域、こ
のコンポジット領域に含まれる第２の軽ドープ（チャネ
ル）領域、第２領域に全体的に封入されており、第１領
域を部分的に封じている第３の重ドープ（ボディ）領
域、第３領域とともにＰ−Ｎ接合を形成する第４（ドレ
イン）領域の４つである。ゲート電極制御構造は公知の
ゲート電極セルフアラインメントドーピングプロセスを
用いて製造されているが、第３の重ドープ領域を形成す
るプロセスでは、ゲート電極の上にスペーサ層を設け
て、第３領域とチャネル領域との間のスペースを規定し
ている。
【図１】図１は，ＩＧＢＴ（絶縁ゲート型バイポーラト
ランジスタ）の一部分を示す斜視図である。
ランジスタ）の一部分を示す斜視図である。
【図２】図２は、図１における２−２線に沿った断面図
である。
である。
【図３】図３は、図２に示す装置の一部に対応するワー
クピースの一部を示す図であり、図２に示す装置の製造
工程を示す。
クピースの一部を示す図であり、図２に示す装置の製造
工程を示す。
【図４】図４は、図２に示す装置の一部に対応するワー
クピースの一部を示す図であり、図２に示す装置の製造
工程を示す。
クピースの一部を示す図であり、図２に示す装置の製造
工程を示す。
【図５】図５は、図２に示す装置の一部に対応するワー
クピースの一部を示す図であり、図２に示す装置の製造
工程を示す。
クピースの一部を示す図であり、図２に示す装置の製造
工程を示す。
【図６】図６は、図２に示す装置の一部に対応するワー
クピースの一部を示す図であり、図２に示す装置の製造
工程を示す。
クピースの一部を示す図であり、図２に示す装置の製造
工程を示す。
【図７】図７は、図２に示す装置の一部に対応するワー
クピースの一部を示す図であり、図２に示す装置の製造
工程を示す。
クピースの一部を示す図であり、図２に示す装置の製造
工程を示す。
【図８】図８は、図２に示す装置の一部に対応するワー
クピースの一部を示す図であり、本発明による製造工程
を示す。
クピースの一部を示す図であり、本発明による製造工程
を示す。
【図９】図９は、図２に示す装置の一部に対応するワー
クピースの一部を示す図であり、本発明による製造工程
を示す。
クピースの一部を示す図であり、本発明による製造工程
を示す。
【図１０】図１０は、図２に示す装置の一部に対応する
ワークピースの一部を示す図であり、本発明による製造
工程を示す。
ワークピースの一部を示す図であり、本発明による製造
工程を示す。
１０ 絶縁ゲート型バイポーラトランジスタ １２ 半導体基板 １４ 基板上側表面 １６ 金属層 １８ 基板下側表面 ２０ ゲート電極構造 ２２ 金属層 ２４ 酸化膜 ２６ ソース領域 ２８ ドレイン領域 ３０、３２ コンポジット領域 ３４ チャネル領域 ５２ 端面 ５４ 縦壁 ６０ 端面 ６９ 端面 ７６ マスク層
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１０年４月１０日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正内容】
【図２】
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正内容】
【図３】
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正内容】
【図４】
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正内容】
【図５】
【手続補正６】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正内容】
【図６】
【手続補正７】
【補正対象書類名】図面
【補正対象項目名】図７
【補正方法】変更
【補正内容】
【図７】
【手続補正８】
【補正対象書類名】図面
【補正対象項目名】図８
【補正方法】変更
【補正内容】
【図８】
【手続補正９】
【補正対象書類名】図面
【補正対象項目名】図９
【補正方法】変更
【補正内容】
【図９】
【手続補正１０】
【補正対象書類名】図面
【補正対象項目名】図１０
【補正方法】変更
【補正内容】
【図１０】
───────────────────────────────────────────────────── フロントページの続き (72)発明者 リチャード・ダグラス ストークス アメリカ合衆国ペンシルバニア州 18708 −9766 シェイバータウン ジャクソンロ ード 1345 (72)発明者 リンダ・スーザン ブラッシュ アメリカ合衆国ペンシルバニア州 18707 マウンテントップ ヌアンゴラロード 605 (72)発明者 ジョン・ローレンス ベンジャミン アメリカ合衆国ペンシルバニア州 18707 マウンテントップ サザーランドドライ ブ 185 (72)発明者 ルイーズ・エレン スカーキー アメリカ合衆国ペンシルバニア州 18219 コニンハム オールドフォレストロード 18 (72)発明者 クリストファー・ローレンス レクサー アメリカ合衆国ペンシルバニア州 18707 マウンテントップ フェアウッドブール バード 225
Claims (5)
- 【請求項１】 半導体基板の表面にゲート構造を形成す
る工程を具えるＭＯＳゲート半導体装置の製造方法にお
いて、ドーパントマスクとして前記ゲート構造の縦壁を
用いるプロセス中に、ドーパントを基板内へ導入して、
基板表面の第１インターセプトを前記ゲート構造の下に
有する第１導電型の第１のドープ領域を形成し、ドーパ
ントマスクとして前記縦壁を再度用いるプロセス中に、
前記第１のインターセプトから離隔した基板表面第２イ
ンターセプトを有する第２導電型の第２ドープ領域を前
記第１の領域の中に形成し、前記ゲート構造の前記縦壁
と、前記ゲート構造に隣接し前記第１及び第２の領域の
上に位置する前記基板表面の部分とを、前記ゲート構造
より薄いマスキング層で被覆し、前記基板表面部分を被
覆しているマスキング層を貫通するには充分であるが、
前記縦壁を被覆しているマスキング層を貫通するには不
十分なエネルギーで前記基板表面に向けてイオンを当て
て、全体が前記第１のドープ領域の中にあり、前記第２
の領域の前記基板表面第２インターセプトを形成してい
る部分を除いて前第２のドープ領域を取り囲む前記第１
導電型の第３のドープ領域を形成することを特徴とする
ＭＯＳゲート半導体装置の製造方法。 - 【請求項２】 請求項１に記載のＭＯＳゲート半導体装
置の製造方法において、前記基板表面に対してほぼ垂直
で、前記基板表面にほぼ垂直な第１の面を規定する側壁
を有するゲート電極構造を具え、前記電極構造に隣接す
る前記基板の第２の表面部分の下に第１の導電型の第１
のドープ領域を形成し、このドープ領域が前記電極表面
の下に延在し、前記電極構造の下に、前記電極構造で規
定される前記第１の面にほぼ平行な第１のラインに沿っ
て前記基板表面と交差する端面を具え、前記第１のドー
プ領域内に第２導電型の第２のドープ領域を全体的に形
成し、この第２の領域が前記第１領域の前記第１のライ
ンの表面インターセプトに平行かつこのインターセプト
から離隔して、前記電極構造の下に延びる第２のライン
に沿って前記基板表面と交差する端面を有し、前記電極
構造の側壁と前記基板表面の第２の部分とを前記電極構
造より薄い第１のマスキング材料層で被覆し、前記電極
構造の側壁にほぼ平行な方向に前記基板表面に向けて、
前記基板表面を被覆している前記第１の層を貫通させて
前記第１のドープ領域内に全体が形成されており、前記
第２の領域を部分的に囲んでいる第１導電型の第３のド
ープ領域を形成するには充分であるが、前記平行な方向
において、前記電極構造あるいは前記電極構造の側壁を
被覆している前記第１の層を貫通するには不十分なエネ
ルギーでドーパントイオンを当てて第３のドープ領域を
形成し、前記第３の領域が前記第２の領域の第２ライン
の表面インターセプトから前記第１のマスキング層の厚
さと少なくとも同じ距離だけ離隔された位置に前記第２
の領域の端面と交差する端面を具えることを特徴とする
ＭＯＳゲート半導体装置の製造方法。 - 【請求項３】 請求項１又は２に記載の方法において、
前記電極構造が前記基板表面に垂直な方向に第１の厚さ
を有し、前記電極構造の側壁と前記側壁に隣接する前記
基板表面の第２部分とを、前記第１の厚さより薄い第２
の厚さを有するマスキング材料でできた第１層で被覆
し、前記基板表面に向けて、前記側壁にほぼ平行な方向
に、前記基板表面を被覆している前記第１の層を貫通し
て前記基板内にイオンを注入するには充分であるが、前
記電極構造または前記縦壁を被覆している前記第１の層
を貫通するには不十分なエネルギーでイオンを当てて、
この注入したイオンが前記基板内に第１導電型の第３ド
ープ領域を形成することを特徴とするＭＯＳゲート半導
体装置の製造方法。 - 【請求項４】 前記被服工程の前の前記電極構造に隣接
している前記基板の第２部分内に第２のドープ領域を形
成する工程を含む請求項２又は３に記載の方法におい
て、前記第２のドープ領域が、前記電極構造の下に延在
する第２の端面内で終了しており、前記電極構造の側壁
によって規定されている前記第１の表面にほぼ平行でこ
の第１の表面から離隔されている第２のラインに沿って
前記基板表面に交差していることを特徴とするＭＯＳゲ
ート半導体装置の製造方法。 - 【請求項５】 前記被服工程の前の前記第２領域を形成
する工程に続く、前記第２のドープ領域内に第３のドー
プ領域を全体的に形成する工程を含む請求項２ないし４
のいずれかに記載の方法において、前記第３のドープ領
域が第３の端面内で終了し、この第３の端面が前記第１
の表面の内側にほぼ存在し、前記第２のドープ領域の前
記第１ライン表面インターセプトから離隔された第２ラ
インに沿って前記基板表面に交差することを特徴とする
ＭＯＳゲート半導体装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/814,842 US5877044A (en) | 1997-03-11 | 1997-03-11 | Method of making MOS-gated semiconductor devices |
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