JPH10271151A - データ転送装置及び接点監視システム - Google Patents

Abstract

(57)【要約】 【課題】 親機と子機の１対多数の対話型の通信システ
ムをハードウェアとソフトウェアの両面で容易かつ低コ
ストで構築することができるデータ転送装置及び接点監
視システムを提供する。 【解決手段】 シリアルデータ転送装置は、送信用バッ
ファ１、レジスタ２、ループスイッチＡ３、ループスイ
ッチＢ４、受信用バッファ５、制御部６、送信出力（Ｔ
ＸＤ）ピン７及び受信入力（ＲＸＤ）ピン８を備え、受
信入力（ＲＸＤ）ピン８、レジスタ２、送信出力（ＴＸ
Ｄ）ピン７がループ上に配置される構成となっており、
制御部６によるループスイッチＡ３、ループスイッチＢ
４、送信用バッファ１及び受信用バッファ５の制御によ
り受信動作、送信動作又はループ動作が選択使用可能で
ある。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データ転送装置及
び接点監視システムに係り、詳細には、調歩同期方式に
よりビットシリアルなデータ転送を行う機能を備えたデ
ータ転送装置及び接点監視システムに関する。

【０００２】

【従来の技術】現在のマイクロコンピュータ応用技術の
中で、コンピュータシステム間の接続方式としてのシリ
アルデータ転送は、重要なインターフェース技術の一つ
となっている。

【０００３】シリアルデータ転送の方式についてＩＣの
特性面からみると、古くはＵＡＲＴ（universal asynch
ronous receiver transmitter）やＵＳＲＴ（universal
synchronous receiver transmitter）があり、最近で
はインサーネット等のＬＡＮ用のＩＣがある。このＵＡ
ＲＴやＵＳＲＴの場合、コンピュータシステム間を１対
１接続するには適しているが、多数のシステム間の接続
には適していない。また、インサーネットやアークネッ
ト等のＬＡＮ用のＩＣは、多数のシステムの相互通信用
に製作されており、このためにハードウェアが割高にな
ったりソフトウェアが複雑になったりする。

【０００４】ところで、現在必要とされているシステム
を考えてみると、例えば、多数の接点信号を監視してこ
の接点信号の入口に応じて接点のアクティブ回数をカウ
ントしたり、表示をしたり、また、リレーやソレノイド
のＯＮ／ＯＦＦを行うと言ったコンピュータシステムが
産業用や民生用として多数存在する。

【０００５】このような多数の接点信号を監視するシス
テムの多くは効率の良いシステムを構成するために、多
数の接点や場所の離れた接点を監視することを主目的と
した多数の子機と、実際にこの接点データを集中処理す
ることを主目的とする親機が、シリアルやパラレルの通
信回線で接続されいて、この通信回線を通してデータの
受け渡しやコマンドの受け渡しを行っている。

【０００６】以上のような親機と多数の子機を接続する
１対多数の対話型の通信システムは、他にも多く存在し
ている。

【０００７】

【発明が解決しようとする課題】このような親機と子機
の１対多数の対話型の通信システムでは、親機と子機の
間の通信回線の速さがシステムの応答性の良さとなると
ともに、親機と多数の子機とを要領の良い接続をするこ
とも重要なポイントとなってくる。

【０００８】しかしながら、上述したようにＵＡＲＴや
ＵＳＲＴは１対１の対話型であり、多数の接続を行う場
合には、ハードウェアやソフトウェアの負担は大きくな
る。また、インサーネットやアークネット等のＬＡＮ−
ＩＣを利用した場合には、すべての親機及び子機の相互
通信はできるものの、子機間の通信ができる分がオーバ
ースペックとなり、制御すべきハードウェアやソフトウ
ェアが複雑高価となってしまう。

【０００９】本発明は、親機と子機の１対多数の対話型
の通信システムをハードウェアとソフトウェアの両面で
容易かつ低コストで構築することができるデータ転送装
置及び接点監視システムを提供することを目的とする。

【００１０】

【課題を解決するための手段】請求項１に記載のデータ
転送装置は、シリアルデータを転送するデータ転送装置
において、受信データを、送信データとして送信側にル
ープさせるループ経路と、ループ経路上に設置され、送
受信データを一時的に格納するデータ保持手段と、デー
タ保持手段に接続されたスイッチ手段と、スイッチ手段
を切り替えることによって、データ保持手段のデータを
取り込む、またはデータ保持手段にデータを送出する若
しくは受信データを送信側にループさせるように制御す
る制御手段とを備えて構成する。

【００１１】請求項２に記載のデータ転送装置は、調歩
同期方式によりビットシリアルなデータ転送を行うデー
タ転送手段を備えたデータ転送装置であって、データ転
送手段は、自己を識別する識別符号（ＩＤ番号）が付加
されており、識別符号を読み取り、該当するデータのみ
を処理する処理手段と、複数の端末同士をループ状に接
続してループシステムを構築可能なループ経路と、ルー
プ経路上に設置され、送受信データを一時的に格納する
データ保持手段と、データ保持手段に接続されたスイッ
チ手段と、スイッチ手段を切り替えてデータ保持手段の
データを取り込む、またはデータ保持手段にデータを送
出する若しくは受信データを送信側にループさせるよう
に制御する制御手段とを備えて構成する。

【００１２】請求項３に記載のデータ転送装置は、デー
タ保持手段が、シリアルデータをパラレルデータとして
取り込むとともに、パラレルデータをシリアルデータと
して出力可能な送受信シフトレジスタであってもよい。

【００１３】請求項４に記載のデータ転送装置は、さら
に、入力データを最小クロックタイミングで出力可能な
レジスタを備え、ループ時にレジスタを経由して受信デ
ータを送信側にループさせるものであってもよい。

【００１４】請求項５に記載のデータ転送装置は、さら
に、送信データを一時的に蓄える複数の送信用バッファ
と、受信データを一時的に蓄える複数の受信用バッファ
とを備え、複数の送信用バッファのうち、１送信バッフ
ァが送信動作中に他の送信用バッファが送信データを書
き込み可能にするとともに、複数の受信用バッファのう
ち、１受信バッファが受信動作中に他の受信用バッファ
が読み取り可能にしたものであってもよい。

【００１５】請求項６に記載のデータ転送装置は、スイ
ッチ手段が、ループ経路上に設置された少なくとも１つ
以上のスイッチを備えたものであってもよい。

【００１６】請求項７に記載のデータ転送装置は、スイ
ッチ手段が、ループ経路上に設置され、送受信データを
一時的に格納する送受信シフトレジスタと、送受信シフ
トレジスタの入力側に設置された第１のループスイッチ
と、送受信シフトレジスタの出力側に設置された第２の
ループスイッチとを備え、第１のループスイッチ及び第
２のループスイッチを切り替えてループ経路上のデータ
を取り込む若しくはループ経路上にデータを送出するも
のであってもよい。

【００１７】請求項８に記載のデータ転送装置は、さら
に、スイッチ手段が、ループ経路上に設置され、入力デ
ータを最小クロックタイミングで出力可能なループ専用
レジスタと、ループ専用レジスタを切り替える第３のル
ープスイッチとを備え、少なくともループ時には、第３
のループスイッチを切り替えてデータがループ専用レジ
スタを経由して送信側に出力するようにしたものであっ
てもよい。

【００１８】請求項９に記載のデータ転送装置は、接点
信号を入力する接点入力ポートを備え、接点入力ポート
は、所定の時間幅より長い接点のパルス幅に応じた有効
回数を算出する有効回数算出手段と、有効回数算出手段
により算出された有効回数を蓄える接点カウント用バッ
ファとを備えたものであってもよい。

【００１９】請求項１０に記載のデータ転送装置は、親
機と１台以上の子機を、ループ回線を用いて接続し、親
機を、マスタに接続し、親機の接点データをマスタによ
り管理する接点監視システムであって、親機及び子機
は、請求項１乃至９の何かに記載のデータ転送装置によ
り構成したことを特徴とする。

【００２０】請求項１１に記載の接点監視システムは、
ループ回線が、光ファイバ及び光コネクタからなる光ケ
ーブルであってもよい。

【００２１】請求項１２に記載の接点監視システムは、
親機が、マスタからデータ及びコマンドを受信し、親機
はマスタからのコマンドに従った処理を行うことを特徴
とする。

【００２２】

【発明の実施の形態】本発明に係るデータ転送装置及び
接点監視システムは、シリアルデータを転送するシリア
ルデータ転送装置に適用することができる。

【００２３】第１の実施形態 図１は本発明の第１の実施形態に係るシリアルデータ転
送装置の基本構成を示すブロック図である。

【００２４】図１において、シリアルデータ転送装置
は、送信用バッファ１、レジスタ２（データ保持手
段）、ループスイッチＡ３（スイッチ手段）、ループス
イッチＢ４（スイッチ手段）、受信用バッファ５、制御
部６（制御手段）、送信出力（ＴＸＤ）ピン７及び受信
入力（ＲＸＤ）ピン８から構成される。

【００２５】上記受信入力（ＲＸＤ）ピン８からループ
スイッチＡ３、レジスタ２、ループスイッチＢ４を経て
送信出力（ＴＸＤ）ピン７に至る経路は、全体としてル
ープシステムを構築するためのループ経路を構成する。

【００２６】上記制御部６は、ＣＰＵ等によりセットさ
れ、受信動作、送信動作及びループ動作などに対応して
送信用バッファ１、ループスイッチＡ３、ループスイッ
チＢ４、受信用バッファ５を制御する。

【００２７】このように、本シリアルデータ転送装置
は、受信入力（ＲＸＤ）ピン８、レジスタ２、送信出力
（ＴＸＤ）ピン７がループ上に配置される構成となって
いる。

【００２８】以下、上述のように構成されたシリアルデ
ータ転送装置の動作を説明する。

【００２９】本シリアルデータ転送装置が受信する時に
は、予めループスイッチＡ３をＯＮし、ループスイッチ
Ｂ４をＯＦＦしておく。この状態で、受信入力（ＲＸ
Ｄ）ピン８に前もって指定されたパルス幅で入力された
シリアルデータは、ループスイッチＡ３を通りレジスタ
２に入力される。レジスタ２に入力されたデータは、レ
ジスタ２の中をシフトし、所定ビット数が満たされた時
に受信用バッファ５に一時的に蓄えられる。これにより
シリアルデータはパラレルデータに変換される。制御部
６は、このパラレルデータを受信用バッファ５から抜き
取るように制御する。

【００３０】また、本シリアルデータ転送装置が送信す
る時には、予めループスイッチＡ３をＯＦＦし、ループ
スイッチＢ４をＯＮしておく。この状態で、制御部６
は、データバスを通して転送したいデータを送信用バッ
ファ１にパラレル形式で書き込むように制御する。送信
用バッファ１に書き込まれたデータは、レジスタ２にロ
ードされ、シリアル形式として前もって指定されたパル
ス幅でループスイッチＢ４を通り、送信出力（ＴＸＤ）
ピン７から出力される。

【００３１】一方、本シリアルデータ転送装置を、ルー
プ回線上に接続し、上記送信動作も受信動作も行わず受
信入力（ＲＸＤ）ピン８より入力されたシリアルデータ
をそのまま送信出力（ＴＸＤ）ピン７に出力するような
ループ動作時には、予めループスイッチＡ３及び、ルー
プスイッチＢ４をＯＮしておく。このループ動作時に
は、レジスタ２はシリアルデータ通過用のシフトレジス
タとして動作し、また、受信入力（ＲＸＤ）ピン８に伝
送されてきたデータのパルスの歪みの波形修正も行う。

【００３２】さらに、例えばループ回線上に本装置が複
数接続されてループを形成しており、ある装置から他の
装置にデータを送信する場合、誤った操作等により何れ
の装置も受信しなかった場合には、ループ回線上でデー
タが永久ループすることになる。このような場合、ルー
プスイッチＡ３、ループスイッチＢ４のＯＦＦによっ
て、上記永久ループを防止することができる。

【００３３】以上説明したように、第１の実施形態に係
るシリアルデータ転送装置は、送信用バッファ１、レジ
スタ２、ループスイッチＡ３、ループスイッチＢ４、受
信用バッファ５、制御部６、送信出力（ＴＸＤ）ピン７
及び受信入力（ＲＸＤ）ピン８を備え、受信入力（ＲＸ
Ｄ）ピン８、レジスタ２、送信出力（ＴＸＤ）ピン７が
ループ上に配置される構成となっており、制御部６によ
るループスイッチＡ３、ループスイッチＢ４、送信用バ
ッファ１及び受信用バッファ５の制御により受信動作、
送信動作又はループ動作が選択使用可能である。すなわ
ち、本シリアルデータ転送装置は、シリアルデータの送
受信を行う装置であるとともに、入力されたシリアルデ
ータを波形整形してそのまま出力するループ動作を行う
データ転送装置としての機能を併せ持つものである。

【００３４】したがって、本シリアルデータ転送装置
を、ループ回線上に複数接続するようにすれば、極めて
簡易な構成で自由度の高いループシステムを構築するこ
とができる。

【００３５】従来例との比較により効果を説明する。

【００３６】図１６は従来のＵＡＲＴ（universal asyn
chronous receiver transmitter）の構成を示すブロッ
ク図である。図１６に示すように、従来のシリアル転送
装置であるＵＡＲＴは、送信用のＵＡＲＴと受信用のＵ
ＡＲＴを持ち１対１の送受信を行うものである。そのた
め、親機に複数の子機が接続されるようなシステムを構
築しようとすれば、送信用と受信用のＵＡＲＴを備えた
装置同士を、各々接続しなければならない。また、この
接続のためハブ（ＨＵＢ）が必要となる。

【００３７】これに対し、本シリアルデータ転送装置
は、受信入力（ＲＸＤ）ピン８、レジスタ２、送信出力
（ＴＸＤ）ピン７がループ上に配置されたループ構成を
とるため、制御部６による制御により受信動作、送信動
作又はループ動作が選択でき、ループ回線上に複数接続
する場合にも単に入出力端子を繋ぐだけでよい。したが
って、簡易な構成で自由度の高いループシステムを構築
することができる。

【００３８】ところで、本シリアルデータ転送装置にお
いて、受信や送信又はループ等の動作制御、及びループ
回線の効率をより高めるためには、以下(1)〜(4)のよう
な点について付加機能を設ければよい。

【００３９】(1)受信の判定を自動化するために、ＩＤ
機能や受信バイト数の自動化のための送信モード検出器
を追加する。

【００４０】(2)転送レートを上げた時のＣＰＵ制御を
容易にするために、送信バッファ及び受信バッファを適
切な容量で設ける。

【００４１】(3)送信完了や受信完了等の時に、割り込
み信号を発生させ、ＣＰＵによる各状態の検出を早くす
る。

【００４２】(4)送信バッファや受信バッファへの転送
時間を早くするために利用するＤＭＡＣ（direct memor
y access controller）との接続信号を設ける。

【００４３】以上のような機能を追加して回線効率を上
げ、各制御を自動化してＣＰＵによる制御の実効を高め
た例が、以下に述べる第２の実施形態である。第２の実
施形態では、上記シリアルデータ転送装置と、多種な機
能を持つＬＳＩを１チップ化したものあり、親機と子機
のデータ回線接続用装置として用いている。

【００４４】第２の実施形態 本発明に係るデータ転送装置及び接点監視システムは、
場所の離れた多数の接点を監視する複数の子機と、複数
の子機からの接点データを集中処理する親機を備えた接
点監視装置に適用することができる。

【００４５】図２は本発明の第２の実施形態に係るデー
タ転送装置及び接点監視システムの構成を示す図であ
り、本実施形態はデータ転送装置を１チップマイクロコ
ンピュータに組み込んだ構成例である。

【００４６】図２において、１０は１チップマイクロコ
ンピュータ（以下、１チップマイコンという）であり、
１チップマイコン１０は、８ビットＣＰＵコア１１（プ
ロセッサ）、専用高速ＵＡＲＴ１２（データ転送手
段）、ＤＭＡＣ（direct memoryaccess controller）１
３、ＣＴＣ（countor timer circuit）１４、ＳＩＯ（s
erial I/O）１５、ＰＩＯ（peripheral I/O）１６、接
点入力ポート１７、データバス１８、アドレスバス１９
から構成される。また、２０はコントロール信号、２１
はＲＯＭコントロール信号、２２はＲＡＭコントロール
信号、２３はイレーサブルメモリコントロール信号、２
４は表示機コントロール信号である。

【００４７】１チップマイコン１０外部には、上記各コ
ントロール信号によって制御されるＲＯＭ２５、メイン
ＲＡＭ２６、イレーサブルメモリ２７、及び表示機２８
が接続される。また、１チップマイコン１０内部のＰＩ
Ｏ１６は、ドライバ回路２９に接続され、ドライバ回路
２９によりリレーやソレノイド３０を駆動する。

【００４８】上記８ビットＣＰＵコア１１は、８ビット
マイクロプロセッサとして、例えばＺ８０ＣＰＵを用い
る。Ｚ８０ＣＰＵコア１１は、一般的な８ビットマイク
ロプロセッサであり、専用周辺ＬＳＩとして、上記ＤＭ
ＡＣ１３、ＣＴＣ１４、ＳＩＯ１５、ＰＩＯ１６を備え
るとともに、本実施形態特有の周辺ＬＳＩとして専用高
速ＵＡＲＴ１２及び接点入力ポート１７を備える。

【００４９】このＺ８０ＣＰＵコア１１は、数十接点の
データを収集し、専用高速ＵＡＲＴ１２を利用して親機
にこのカウントデータを送ったり、親機より、コマンド
を受けて出力する程度の規模の子機ＣＰＵには最適であ
り、ソフトウェアの作成も容易である。また、親機が比
較的小型の場合はメインＣＰＵとし、親機が大型の場合
はサブＣＰＵとして利用できる。

【００５０】上記専用高速ＵＡＲＴ１２は、第１の実施
形態のシリアルデータ転送装置に、後述する新たな機能
を付加してオリジナル開発したシリアルインタフェース
である。本専用高速ＵＡＲＴ１２を用いて、トスリンク
等の光コネクタと光ケーブルを取り付けて利用するよう
にすれば、親機と多数の子機の１対多数対話型の通信回
線が可能になる。本専用高速ＵＡＲＴ１２の機能につい
ては、図５により詳細に後述する。

【００５１】上記ＤＭＡＣ１３は、ＣＰＵを介さずに直
接にＩ／Ｏ機器とメモリ間でバスを通じてデータのやり
取りを行うＤＭＡ制御を行うものである。ここでは、主
にデータ容量が多い時にＣＰＵ動作によらず、メインＲ
ＡＭ２６から専用高速ＵＡＲＴ１２の内部の送信用バッ
ファへ、又は専用高速ＵＡＲＴ１２の内部の受信用バッ
ファからメインＲＡＭ２６に高速転送するために用い
る。高速・大容量のデータ転送がＣＰＵのオーバヘッド
を伴わずに可能になるため、システムの高速化の補助と
なる。

【００５２】上記ＣＴＣ（カウンタ・タイマ・コントロ
ーラ）１４は、内部のハードウェアロジックによりシス
テムの正確な時間管理をしたり、専用高速ＵＡＲＴ１２
の受信完了割り込みや送信完了割り込みの動作をするも
ので、システムの時間的円滑化を制御している。

【００５３】上記ＳＩＯ（シリアル・イン・アウト）１
５は、シリアル・イン・アウトを行うＩ／Ｏコントロー
ラであり、一般的なＲＳ２３２Ｃとして補助的に利用す
る。子機の周辺にあるＲＳ２３２Ｃのインターフェイス
を持つ小型端末を接続し、その小型端末のデータを専用
高速ＵＡＲＴ１２を通して親機に送る場合に有効であ
る。

【００５４】上記ＰＩＯ（プリフェラル・イン・アウ
ト）１６は、汎用のプログラム可能なパラレルインタフ
ェースＩ／Ｏコントローラであり、ソフトウェアのセッ
トの内容により、１ビット毎に入力や出力に利用できる
ＬＳＩである。汎用の簡単な入力として利用したり、ド
ライバ回路を通して、ソレノイドやリレーの出力制御を
行う時に有用である。

【００５５】上記接点入力ポート１７は、ノイズカット
式カウンタ・メモリ内蔵の接点入力ポートであり、所定
の時間幅より長い接点のパルス幅に応じた有効回数のみ
を自動的に蓄えるシリアルバッファを備え、ＣＰＵから
みて確実に多種多数の接点信号を取り込めるようにした
ものである。この接点入力ポート１７も、本実施形態の
特徴の１つであるため、接点を取り込む上で細かな処理
について図２により後述する。

【００５６】上記データバス１８、アドレスバス１９及
びコントロール信号２０は、Ｚ８０ＣＰＵコア１１に属
する重要な信号で、外部の外付け部品や機能の追加に必
要とされる基本的信号である。すなわち、データ・バス
１８は、Ｄ０からＤ７までのロジック回路系のデータ信
号であり、アドレス・バス１９は、Ａ０からＡ１５まで
の番地を指定する信号である。また、コントロール信号
２０は、コントロールバスに接続されるＲＤ（リー
ド）、ＷＲ（ライト）、ＩＯＲＱ（アイオーリクエス
ト）、ＭＥＲＱ（メモリリクエスト）及びＭ１（エムワ
ン）と、割り込みコントンロール信号のＩＮＴ（イン
ト）等の制御信号である。

【００５７】このような信号を１チップマイコンのピン
より出すことにより、メモリや周辺Ｉ／Ｏの増設を容易
にしている。

【００５８】上記ＲＯＭコントロール信号２１は、ＲＯ
Ｍ５を外付けする時に必要な制御信号であり、このＲＯ
Ｍ２５には、システムの基本動作のためのソフトウェア
が機械コード化されて内蔵されている。ＲＯＭ２５の場
合、内部の機械コードを変更するためには、物理的に入
れ変えることを必要とする。なお、このＲＯＭコントロ
ール信号２１は、メモリ番地の０番地より有効となる
が、終わり番地はソフトウェアにより可変である。

【００５９】上記ＲＡＭコントロール信号２２は、シス
テム用のメインＲＡＭ２６を外付けするために必要な信
号であり、このメインＲＡＭ２６は、システム動作のス
タックポインタや計算バッファとして利用したり、接点
データとして例えば上記接点入力ポート１７に内蔵され
た小型メモリより読み出した多数の接点の有効回数を記
憶する。

【００６０】上記イレーサブルメモリ・コントロール信
号２３は、フラッシュメモリやＥＥＰＲＯＭ（electric
ally erasable programmable ROM）等の電気的イレース
可能で不揮発性のイレーサブルメモリ２７を制御する信
号である。

【００６１】上記イレーサブルメモリ２７には、変更の
多い部分のソフトウェアを機械コード化して書き込むこ
とによりプログラム開発・修正時間の大幅な短縮を図っ
ている。すなわち、基本的な変更のないソフトウェア部
分はＲＯＭ２５を利用し、変更の多い部分は、このイレ
ーサブルメモリ２７を利用する。そして、このイレーサ
ブルメモリ２７に書き込むべき機械コードも、親機より
専用高速ＵＡＲＴ１２を通して子機に送出し、ＲＯＭ２
５上のソフトウェアで記述することもできる。このよう
にすれば、多数の子機のシステムソフトの変更時に手数
がかからない。

【００６２】また、上記イレーサブルメモリ・コントロ
ール信号２３に関しては、上記ＲＯＭコントロール信号
２０とイレーサブルメモリコントロール信号２１は、Ｒ
ＯＭエリア境界セットレジスタのソフトウェアのセット
内容により、有効エリアが可変となる。これにより、Ｒ
ＯＭ２５とイレーサブルメモリ２７のソフトウェアの容
量に柔軟性ができることとなる。

【００６３】図４はＲＯＭエリア境界セットレジスタに
よる有効エリアの可変状態を示す図である。図４に示す
ように、パワーＯＮ時、ＲＯＭ２５は００００Ｈ〜７Ｆ
ＦＦＨまで全て有効、イレーサブルメモリ２７は全て無
効であるが、ＲＯＭエリア境界セットレジスタに４００
０Ｈをセットすると、ＲＯＭエリア境界セットレジスタ
書込み後にはＲＯＭ２５は００００Ｈ〜３ＦＦＦＨが有
効、イレーサブルメモリ２７は４０００Ｈ〜７ＦＦＦＨ
が有効となり、有効エリアを可変にできる。

【００６４】上記表示機コントロール信号２４は、表示
機２８を外付けする時に必要な制御信号である。実際の
システムでは子機によっては、７セグメントや液晶表示
機という小型表示機を取り付けることがある。これは子
機周辺で、データの入力状況や親機からのコマンドに応
じた表示を必要とすることが多いからである。そこで、
７セグメントの場合は、７セグメント・ドライバＩＣへ
の書き込み用制御信号を１チップマイコン１０のピンよ
り出しておくようにする。また、液晶の場合には、液晶
の制御用信号を１チップマイコン１０より出しておくよ
うにする。これは、外付け回路で作成すると、多数のＩ
Ｃが必要となるため、内部にて作成し表示機コントロー
ル信号２４として出力すると、価格面で安価となり、プ
リント基板も小さくなる利点がある。

【００６５】図３は、上記ノイズカット式カウンタ・メ
モリ内蔵の接点入力ポート１７のブロック図である。

【００６６】図３において、接点入力ポート１７は、接
点入力をサンプリングする時分割サンプリング回路４
１、連続性の分布より有効性を判定する判定回路４２、
セットされた時間幅と有効時間幅を比較する比較回路４
３、＋１インクリメントする加算器４４、加算結果を格
納する小型メモリ４５（接点カウント用バッファ）、Ｃ
ＰＵ読み出しがあった時に小型メモリ４５内容をクリア
するクリア回路４６から構成されている。

【００６７】上記時分割サンプリング回路４１、判定回
路４２、比較回路４３及び加算器４４は、全体として所
定の時間幅より長い接点のパルス幅に応じた有効回数を
算出する有効回数算出手段４７を構成する。

【００６８】本接点入力ポート１７は、以下のような観
点から新たに開発したものである。すなわち、専用１チ
ップマイコンを利用したシステムでは、ＣＰＵの動作は
多様であり、常時多種多数の接点入力を監視することは
できない。このようなＣＰＵの動作の下で接点監視のた
めに汎用の入力回路を利用すると、接点の有効となった
タイミングを外してしまい、データを取りこぼす可能性
がある。

【００６９】そこで本実施形態では、１チップマイコン
１０の接点入力部として、図３に示す構成の接点入力ポ
ート１７を用いている。

【００７０】まず、時分割サンプリング回路４１及び判
定回路４２は、ノイズカット部分であり、接点入力信号
をｍｓ単位で取り込み、その信号の連続性の分布から信
号の有効性を判定するハードウェア・ロジックである。

【００７１】信号の有効性が判定された信号は、比較回
路４３に入力され、前もってソフトウェアで指定された
時間と前段からの信号の有効時間とが比較される。前段
からの信号の有効時間が長い場合には有効と判定して、
加算器４４によりカウント１を加算して小型メモリ４５
に追加する。

【００７２】この小型メモリ４５は、接点入力ピン１本
に１バイト毎に割り付けられていて、接点の実質的な有
効回数が自動的に書き込まれるようになっている。

【００７３】さらに、ＣＰＵはこの小型メモリ４５の内
容を読むことができ、読み出した後に、クリア回路４６
により小型メモリ４５の読み出し部分は０クリアされ
る。

【００７４】すなわち、ＣＰＵが接点の有効回数を自動
的に書き込まれた小型メモリ４５を読むと、前回読んだ
後から今回読みに行くまでの実質有効回数のみが読める
こととなる。

【００７５】このようなハードウェアロジックを備えた
接点入力ポート１７により、ＣＰＵの動作によらず、ソ
フトウェアでセットされた時間幅より長い接点のパルス
幅に応じた有効回数のみを自動的に蓄えるシリアルバッ
ファがあることになる。これにより、ＣＰＵは接点の監
視に時間を取られず、多種多数の接点信号を取り込むこ
とができるようになる。

【００７６】また、上記時間幅の単位で観測し、所定単
位（例えば、数倍）以上連続して有効状態が続いた時に
有効回数を１カウントする長時間パルスにも対応するこ
とができる。

【００７７】図５は、上記専用高速ＵＡＲＴ１２の構成
を示すブロック図である。図中、実線矢印は通常の信号
経路を、また破線矢印は制御内容の変更等の信号経路を
示す。

【００７８】図５において、専用高速ＵＡＲＴ１２は、
ディ・マルチプレクサ５１、送信バッファ切換えスイッ
チ（ＳＷ１）５２、１００バイト送信バッファＡ５３、
１００バイト送信バッファＢ５４、送信バッファ切換え
スイッチ（ＳＷ２）５５、マルチプレクサ５６、送信レ
ジスタ５７、送受信シフトレジスタ５８、ループレジス
タ２００、送信イネーブル制御部５９、ブレーク信号発
生器６０、ＣＲＣ計算機６１、スタートビット検出器６
２、ループスイッチＡ（ＳＷ５）６３（第１のループス
イッチ）、ループスイッチＢ（ＳＷ６）６４（第２のル
ープスイッチ）、ループスイッチＣ（ＳＷ７）２０１
（第３のループスイッチ）、ＩＤ検出器６５、送信モー
ド検出器６６、受信レジスタ６７、ディ・マルチプレク
サ６８、受信バッファ切換えスイッチＡ（ＳＷ４）６
９、１００バイト受信バッファＡ７０、１００バイト受
信バッファＢ７１、受信バッファ切換えスイッチＢ（Ｓ
Ｗ３）７２、マルチプレクサ７３、ブレーク信号検出器
７４、コントロールレジスタ７５、ステータスレジスタ
７６、自己ＩＤセットレジスタ７７、ＤＭＡ制御部７
８、割り込み制御部７９、ＴＸＥＮピン８０、送信出力
（ＴＸＤ）ピン８１、受信入力（ＲＸＤ）ピン８２、Ｄ
ＲＱピン８３、ＤＡＣＫピン８４及びＩＮＴＲＱピン８
５から構成される。

【００７９】上記受信入力（ＲＸＤ）ピン８２からスタ
ートビット検出器６２、ループスイッチＡ（ＳＷ５）６
３、送受信シフトレジスタ５８、ループスイッチＣ（Ｓ
Ｗ７）２０１、ループスイッチＢ（ＳＷ６）６４を経て
ＤＲＱピン８３に至る経路は、全体としてループシステ
ムを構築するためのループ経路（第１のループ経路）を
構成する。

【００８０】また、上記受信入力（ＲＸＤ）ピン８２か
らスタートビット検出器６２、ループレジスタ２００、
ループスイッチＣ（ＳＷ７）２０１（第３のループスイ
ッチ）、ループスイッチＢ（ＳＷ６）６４を経てＤＲＱ
ピン８３に至る経路も、全体としてループシステムを構
築するためのループ経路（第２のループ経路）を構成す
る。

【００８１】このループレジスタ２００、ループスイッ
チＣ（ＳＷ７）２０１を通るループ経路（第２のループ
経路）は、ループ時のみに利用するものである。すなわ
ち、送受信シフトレジスタ５８をループ時に使用する
と、８クロック分のタイム・ディレイとなるが、ループ
レジスタ２００、ループスイッチＣ（ＳＷ７）２０１を
通るループ経路では１クロック分のディレイで済むため
である。したがって、ループ時のみには、この第２のル
ープ経路を使用するようにする。

【００８２】このように、本実施形態では、ループ経路
上に、送受信データを一時的に格納する送受信シフトレ
ジスタ５８と、送受信シフトレジスタ５８の入力側にル
ープスイッチＡ（ＳＷ５）６３、その出力側にループス
イッチＢ（ＳＷ６）６４を設置し、２つのループスイッ
チＡ（ＳＷ５）６３，Ｂ（ＳＷ６）６４を切り替えてル
ープ経路上のデータを取り込む、あるいはデータを送出
するループバック制御を行う。これに加えて、ループレ
ジスタ２００、ループスイッチＣ（ＳＷ７）２０１を設
け、ループ時のみには、このループ経路を使用してディ
レイを最小（１クロック分）にしている。

【００８３】また、上記ＣＲＣ計算機６１は、１００バ
イト送信バッファＡ５３及び１００バイト送信バッファ
Ａ５４からの出力に対し誤り検出用のＣＲＣ（cyclic r
edundancy check:巡回冗長検査符号）によりＣＲＣ計算
を行う。また、ＣＲＣを解析することにより送られてき
たデータの誤りを検出し、これを修正する機能を有す
る。

【００８４】以下、上述のように構成された専用高速Ｕ
ＡＲＴ１２を備えた１チップマイコン１０の動作を説明
する。

【００８５】上記専用高速ＵＡＲＴ１２は、一般のＵＡ
ＲＴと異なり、１チップマイコン１０の重要な特徴の１
つである。特に、本専用高速ＵＡＲＴ１２は、ループシ
ステムを構築するための新たな機能を備えている。した
がって、まずこの送信時、受信時におけるループシステ
ムを、該当する回路部ごとに説明し、次いで、図５〜図
９を参照して上記ループシステム動作を前提とした送信
部、受信部、その他の機能部の動作を説明する。

【００８６】〔ループシステムにおける特徴的な動作〕
ループシステムを実現するための回路部動作を以下１．
〜４．で述べる。

【００８７】１．１００バイト送信バッファＡ５３、１
００バイト送信バッファＢ５４、送信バッファ切換えス
イッチ（ＳＷ１）５２及び送信バッファ切換えスイッチ
（ＳＷ２）５５の動作は以下のようになる。

【００８８】送られてきたデータリクエストが多種類に
なる場合、通常データを１００バイト送信バッファＡ５
３に蓄えておき、１００バイト送信バッファＢ５４は、
その他のデータリクエストに対する送信用バッファとし
て使用する。このように２つの送信バッファＡ５３，Ｂ
５４を用いることにより、リクエストから送信データの
書込みがソフト的にも時間的にもスムーズとなる。ま
た、１００バイト以上のデータの場合に、１００バイト
送信バッファＡ５３の内容を送信している間に１００バ
イト送信バッファＢ５４にデータを書き込むという使い
方もできる。

【００８９】送信バッファ切換えスイッチ（ＳＷ１）５
２は、ＣＰＵから書き込むべきバッファを選択する選択
スイッチであり、コントロールレジスタ７５への書き込
みによりセットできる。また、送信バッファ切換えスイ
ッチ（ＳＷ２）５５は、送信すべきバッファの選択スイ
ッチであり、コントロールレジスタ７５への書込みによ
りセットできる。

【００９０】２．一方、１００バイト受信バッファＡ７
０、１００バイト受信バッファＢ７１、受信バッファ切
換えスイッチＡ（ＳＷ４）６９及び受信バッファ切換え
スイッチＢ（ＳＷ３）７２の動作は以下のようになる。

【００９１】１００バイト受信バッファのデータを、Ｃ
ＰＵにより読み出す時には所定の時間が必要とされるの
で、一方の受信バッファが読み出し動作の時に他方の受
信バッファが受信できるようになっているとループ回線
の効率が上がることになる。例えば、１００バイト受信
バッファＡ７０が受信完了となった時に、受信バッファ
切換えスイッチＡ（ＳＷ４）６９は自動的に１００バイ
ト受信バッファＢ７１に接続される。また、受信バッフ
ァ切換えスイッチＢ（ＳＷ３）７２は、先に受信された
データを読むために１００バイト受信バッファＡ７０に
接続され、読み終わると自動的に１００バイト受信バッ
ファＢ７１に接続される。但し、受信バッファ切換えス
イッチＡ（ＳＷ４）６９と受信バッファ切換えスイッチ
Ｂ（ＳＷ３）７２は、コントロールレジスタ７５への書
き込みでも制御することができる。また、この接続状態
は、ステータスレジスタ７６により確認することができ
る。

【００９２】上記１．及び２．で述べたように、２つの
バッファを切換えて用いることによりループ回線の利用
効率を上げることが可能になる。

【００９３】３．スタートビット検出器６２は、一般的
な調歩同期方式のＵＡＲＴと同様に、スタートビットが
入力されるとボーレートで指定されたパルス幅の半分の
位置（中央ポジション）で有効性を確認し、有効である
とその時からボーレートで指定された時間単位で各デー
タやストップビットを読み込む動作をする。すなわち、
受信入力（ＲＸＤ）ピン８２に入力されたシリアルデー
タを、誤りの少ない各ビットの中央でサンプリングする
同期動作を行う。

【００９４】４．送信レジスタ５７、送受信シフトレジ
スタ５８、ループレジスタ２００、受信レジスタ６７、
ループスイッチＡ（ＳＷ５）６３、ループスイッチＢ
（ＳＷ６）６４及びループスイッチＣ（ＳＷ７）２０１
の、送信、受信、ループ時、ループＯＦＦ時の動作は以
下のようになる。

【００９５】送信時は、ループスイッチＡ（ＳＷ５）６
３ ＯＦＦ、ループスイッチＢ（ＳＷ６）６４ Ｏ
Ｎ、ループスイッチＣ（ＳＷ７）２０１ 送受信シフト
レジスタ５８側に接続し、データは送受信シフトレジス
タ５８から出力される。

【００９６】コントロールレジスタ７５により送信を指
定された１００バイト送信バッファ内のパラレルデータ
は、マルチプレクサ５６の機能により送信バッファ切換
えスイッチ（ＳＷ２）５５を通り送信レジスタ５７に送
られる。そして、送信レジスタ５７から送受信シフトレ
ジスタ５８へロードされる。この送受信シフトレジスタ
５８では、後述する図１０に示すように指定されたボー
レートでスタートビットやストップビットを付加してシ
リアルデータとして送り出される。この時、送信データ
の衝突を避けるためループスイッチＡ（ＳＷ５）６３は
ＯＦＦされ、ループスイッチＢ（ＳＷ６）６４はＯＮさ
れる。

【００９７】受信時は、ループスイッチＡ（ＳＷ５）６
３ ＯＮ、ループスイッチＢ（ＳＷ６）６４ ＯＮ
（ループ可）、ループスイッチＣ（ＳＷ７）２０１ ル
ープレジスタ２００側に接続し、データはループレジス
タ２００を通って小さなディレイで出力される（ループ
可）。

【００９８】スタートビット検出器６２を通った受信デ
ータのうちＩＤ検出器６５によって自己ＩＤと判定され
たデータ列のデータは、ループスイッチＡ（ＳＷ５）６
３を通り送受信シフトレジスタ５８まで到達する。ここ
で、ＩＤ検出器６５及び送信モード検出器６６の有効信
号により送受信シフトレジスタ５８がイネーブル状態に
あると、送受信シフトレジスタ５８のシリアルデータ
は、スタートビットやストップビットが削除されて削除
されたデータが受信レジスタ５７にロードされる。受信
レジスタ５７にロードされたデータは、パラレルデータ
として受信バッファ切換えスイッチＡ（ＳＷ４）６９を
通過して１００バイト受信バッファにストックされる。

【００９９】上記送受信時は、ループスイッチＡ（ＳＷ
５）６３及びループスイッチＢ（ＳＷ６）６４は、自動
切換えとなる。送受信時でない時は、ループスイッチＡ
（ＳＷ５）６３及びループスイッチＢ（ＳＷ６）６４
は、コントロールレジスタ７５の書き込みによりＯＮ／
ＯＦＦのセットができる。

【０１００】また、上記受信時でも、ループ可のセット
であれば、データはループし、親機カットされる。

【０１０１】ループ時は、ループスイッチＡ（ＳＷ５）
６３ ＯＮ、ループスイッチＢ（ＳＷ６）６４ Ｏ
Ｎ、ループスイッチＣ（ＳＷ７）２０１ ループレジス
タ２００側に接続し、データはループレジスタ２００を
通ってディレイなく出力される（ループ可）。

【０１０２】ループＯＦＦ時は、ループスイッチＡ（Ｓ
Ｗ５）６３ ＯＮ、ループスイッチＢ（ＳＷ６）６４
ＯＦＦ、ループスイッチＣ（ＳＷ７）２０１ デー
タはループスイッチＢ（ＳＷ６）６４でカットされる
（ループ不可）。

【０１０３】以下、上記ループシステム動作を前提とし
た送信部、受信部、その他の機能部の動作を説明する。
専用高速ＵＡＲＴ１２を用いた親機のループバックＯＦ
Ｆ、子機のループバックＯＮであるものとする。

【０１０４】〔送信部の動作〕図６は１００バイト送受
信バッファとＣＲＣ値のテーブル（送信モード１０）を
示す図である。

【０１０５】送信用のデータは、ＣＰＵによりディ・マ
ルチプレクサ５１を通して１００バイト送信バッファＡ
５３又は１００バイト送信バッファＢ５４に書き込まれ
る。そしてＣＲＣ計算機６１でＣＲＣ計算を行う。

【０１０６】上記ディ・マルチプレクサ５１は、図６に
示すように、ＣＰＵにより書き込まれた順に送信バッフ
ァに並べて書くためのアドレス指示器である。書きこむ
データの順番は、先頭に送り先のＩＤ、２番目にデータ
数を示す送信モード、以降データを、１番目より順次書
き込んで行く。ＣＰＵが書き込むデータ数は、先頭の送
り先ＩＤと２番目の送信モードと各データを含めて送信
モードの１０倍を書き込む。書き込み終わるとＣＲＣ計
算を行う。そのデータのテーブルは、送信モードが１０
の時には図６に示すようになる。ここで、図６におい
て、ＣＲＣ１からＣＲＣ１０は横方向の合計値であり、
ＣＲＣ１１からＣＲＣ２０までは縦方向の合計値であ
る。ＣＲＣ２１は、ＣＲＣ１からＣＲＣ１０の合計値で
あり、ＣＲＣ１１からＣＲＣ２０までの合計値とも等し
くなるはずである。

【０１０７】ＣＲＣ計算が終わった後、このデータ列は
マルチプレクサ７３により先頭のデータである送り先Ｉ
Ｄより順番に、送信レジスタ５７に一時的にロードさ
れ、その後送受信シフトレジスタ５８からシリアルに出
力される。送信モードが１０の時には図７に示すように
なる。

【０１０８】また、送信出力ピン（ＴＸＤ）８１から出
力される各データの形式はシリアルデータであり、図８
に示すように、スタートビットが１ビット、次にＤ０か
らＤ７までのデータ、次にストップビットが１ビットと
なる。このシリアルデータの１ビットのパルス幅は、送
信ボーレートが５Ｍｂｉｔ／ｓｅｃの時には２００ｎｓ
であり、１０Ｍｂｉｔ／ｓｅｃの時１００ｎｓである。
この送信ボーレートは、ＵＡＲＴとしては、かなり高速
である。そのために、この専用高速ＵＡＲＴ１２の信号
を伝達する配線は、トスリンク等の光コネクタと光ケー
ブルを利用することを基本としている。

【０１０９】以上が専用高速ＵＡＲＴ１２の送信の手順
である。この送信部の特徴としては、送信ボーレートが
５Ｍｂｉｔ／ｓｅｃから１０Ｍｂｉｔ／ｓｅｃと高速
で、最大１００バイトの送信バッファが２つあり、かつ
ＣＲＣ計算を自動計算する点が使い易いものとなってい
る。特に、２つの送信バッファＡ５３，Ｂ５４を切換え
て用いることによりループ回線の利用効率を上げること
ができる。

【０１１０】〔受信部の動作〕受信動作では、各専用高
速ＵＡＲＴ１２の自己ＩＤセットレジスタ７７には前も
ってＣＰＵにより自己のＩＤを書き込んでおく。

【０１１１】ここで、専用高速ＵＡＲＴ１２が親機に用
いられる場合にはループバックＯＦＦに、子機に用いら
れる場合にはループバックＯＮとなる動作シーケンスに
する。

【０１１２】受信時は、上述したように受信データのう
ちＩＤ検出器６５によって自己ＩＤと判定された時に、
送受信シフトレジスタ５８をイネーブルにし、そのデー
タ列のデータが受信時ＯＮのループスイッチＡ（ＳＷ
５）６３を通り送受信シフトレジスタ５８まで到達す
る。ここで、送受信シフトレジスタ５８がイネーブル状
態にあると、送受信シフトレジスタ５８のシリアルデー
タは、受信レジスタ５７にロードされる。受信レジスタ
５７にロードされたデータは、パラレルデータとして受
信バッファ切換えスイッチＡ（ＳＷ４）６９を通過して
１００バイト受信バッファにストックされる。

【０１１３】すなわち、データのループ時、受信入力ピ
ン（ＲＸＤ）８２より入力されたデータは、ループレジ
スタ２００、ループスイッチＣ（ＳＷ７）２０１及びル
ープスイッチＢ（ＳＷ６）６４を通り、送信出力ピン
（ＴＸＤ）８１から送出される。この時に先頭のデータ
が、ＩＤ検出器６５により自己ＩＤと判定された時のみ
受信入力ピン（ＲＸＤ）８２より入力されたデータは、
ループスイッチＡ（ＳＷ５）６３を通りイネーブルとな
っている送受信シフトレジスタ５８により内部に取り込
まれる。なお、一斉同報等の特定ＩＤの時は、上述した
経路で１００バイト受信バッファに取り込む場合でも同
様の経路を通ることとなる。

【０１１４】一方、親機においては受信時には、ループ
スイッチＡ（ＳＷ５）６３はＯＮ、ループスイッチＢ
（ＳＷ６）６４はＯＦＦしており、ループスイッチＢ
（ＳＷ６）６４のＯＦＦによりループバックをＯＦＦす
るとともに、ループスイッチＡ（ＳＷ５）６３のＯＮに
より送受信シフトレジスタ５８には送出したループデー
タを取り込んでデータ送出の可否を確認する。

【０１１５】上述した送信動作で出力されたシリアルデ
ータのデータ列は、送信用光コネクタや光ケーブル、受
信用光コネクタを通り、次の段の専用高速ＵＡＲＴの受
信入力ピン（ＲＸＤ）８２に入る。そしてスタートビッ
ト検出器６２、ループレジスタ２００、ループスイッチ
Ｃ（ＳＷ７）２０１、ループスイッチＢ（ＳＷ６）６４
からなるループバックラインを通してＴＸＤピン８１か
ら再び送出されて次の段に送られる。

【０１１６】この動作を繰り返して、結局データを出力
した親機の専用高速ＵＡＲＴのピン末までループするこ
ととなる。

【０１１７】図９は上記専用高速ＵＡＲＴ１２を用いた
ループ・システムを示す図であり、親機はループバック
ＯＦＦに、子機はループバックＯＮとする。

【０１１８】この図に示すように、送受信シフトレジス
タ５８を中心としたループが形成され、円形状に接続さ
れたループシステムが構築される。

【０１１９】図１０は１チップマイコンの専用高速ＵＡ
ＲＴを光ケーブルで結んだループ・システムを示す図で
ある。この図において、各１チップマイコン１０は、光
コネクタ９０及び光ケーブル９１を通して専用高速ＵＡ
ＲＴの送信出力ピン（ＴＸＤ）８１、受信入力ピン（Ｒ
ＸＤ）８２がそれぞれループ状に接続されている。

【０１２０】図１０に示す信号のループ動作の中で、送
信されたデータ列の先頭のデータである送り先ＩＤと、
ある専用高速ＵＡＲＴにセットされた自己ＩＤが同じに
なった時には、送信モード検出器６６が動作を開始し、
次のデータである送信モードの検出を行って、これより
取り込むべきデータの数を計算した後、カウントを行い
ながらデータを取り込む。この場合、例えばＩＤ２が出
力する時は、ＩＤ２で送信されたデータが一周した後再
びＩＤ２の送信出力ピン（ＴＸＤ）８１から出力されて
しまうのを防ぐために、ＩＤ２のループバックは不可に
し、他はループバック可能にする。また、回線の断線が
起きた時、そのケーブルの受信入力ピン（ＲＸＤ）８２
には、Ｌｏｗの信号が続きブレークとなる。

【０１２１】ここで、図８に示すように送り先ＩＤのみ
７ビット長であることから、データの先頭である送り先
ＩＤの検出は容易になっている。また、送信モードを検
出すると数１に示す式（１）によって、取り込むべきデ
ータ数を自動計算することができる。

【０１２２】

【数１】

【０１２３】取り込むべきデータ数を取り終えると、Ｉ
Ｄ検出器６５は再びＩＤ検出を始める。取り込まれたデ
ータ列はディ・マルチプレクサ６８により１００バイト
受信バッファＡ７０又は１００バイト受信バッファＢ７
１の中に、図６に示すように配置される。その後、ＣＲ
Ｃ計算機６１で各ＣＲＣを計算し、内部のＣＲＣチェッ
ク機で比較チェックされ、エラーが有ればＣＲＣ補正機
で修正される。

【０１２４】データが揃うと、専用高速ＵＡＲＴのステ
ータスレジスタ７６の受信完了ビットが有効となり、Ｃ
ＰＵに受信完了を示す。

【０１２５】また、コントロールレジスタ７５の受信割
り込みイネーブルビットがソフトウェアにて有効にセッ
トされていると、割り込み制御部７９が動作してＩＮＴ
ＲＱピン８５が有効な出力を出す。このＩＮＴＲＱピン
８５をＣＴＣのクロックトリガー入力ピンに接続するこ
とにより、受信完了を高速にＣＰＵに伝えることができ
る。

【０１２６】ＣＰＵは受信を感知すると、１００バイト
受信バッファＡ７０又は１００バイト受信バッファＢ７
１より、１番目のデータである送り先ＩＤより順次デー
タを取り込むこととなる。但し、データを読み出す時に
は、各ＣＲＣは無視される。また、ＣＰＵが２番目の送
信モードを読んで、データ数が多いと判断した時には、
ＤＭＡＣ１３に働きかけると共に、専用高速ＵＡＲＴ１
２のＤＲＱピン８３やＤＡＣＫピン８４を有効にするた
めのＤＭＡ制御部７８を動かすようにコントロールレジ
スタ７５のＤＭＡイネーブルのビットを有効にして、Ｄ
ＭＡ転送を行うこともする。これはＣＰＵによる動作よ
りも高速であり、システムの高速化に役にたつ。

【０１２７】このように受信部の特徴としては、歪んだ
波形を整形しながら、ループバックラインをソフトウェ
アにて有効／無効にできることがある。また、自己ＩＤ
をセットできることから、図９及び図１０に示すように
ループしたシステムを構成することができ、１対多数の
対話型のＵＡＲＴのインターフェイスが構築できる。因
みに、現在ある汎用のＵＡＲＴは、基本的にはＩＤはな
く１対１対話型であり、送受信のバッファも数バイトか
ら十数バイトである。これに対し、本実施形態に係る専
用高速ＵＡＲＴ１２を備えた１チップマイコン１０は、
最大１００バイトの受信バッファが実現でき、ボーレー
トと共に効率的なシステムとなる。

【０１２８】その他の機能としては、ブレーク信号検出
器７４やブレーク信号発生器７４等のブレーク制御系を
備えている。これは図１０に示すようなループ系のシス
テムにおける大きなトラブルであるループの断線に対応
するためにある。

【０１２９】すなわち、通常時は、専用高速ＵＡＲＴ１
２の送信出力ピン（ＴＸＤ）８１のレベルはＨｉｇｈと
なっている。また、データ送信時でも、ＨｉｇｈとＬｏ
ｗの両方のレベルはあるが、シリアルデータとデータの
間には、必ず１ビット以上のＨｉｇｈレベルであるアイ
ドリングがある。そこで光コネクタ９０が抜けた時や光
ケーブル９１が断線した時には、長時間のＬｏｗレベル
が続く。そのため、ブレーク信号検出器は、１ｍｓ以上
のＬｏｗレベルが続くと、回路のブレーク状態と判断
し、ステータスレジスタ６５のブレーク中を示すビット
を有効にしてＣＰＵにその意図を示す。また、割り込み
制御部７９に働きかけてＩＮＴＲＱピン８５を有効にし
て、高速でＣＰＵに回線のブレイクを伝える。ＣＰＵは
このことを検出判定した後に、回線のブレークを示す警
告出力を行い、回線の補修を促す。

【０１３０】また、ブレーク信号発生器６０は、ループ
状の通信回線のハンドシェイクミス等が発生して通信制
御不能となった時に、コントロールレジスタ７５のブレ
ーク発生ビットをＣＰＵにて有効にすると、ブレーク信
号のＬｏｗパルスがＴＸＤピン８１に１ｍｓ間出力され
る。このパルスを時間単位に数回出力して、回線の再構
築の合図とする。

【０１３１】以上により、ブレーク信号発生器６０とブ
レーク信号検出器７４を、ループ状の回線のトラブル対
策として利用することができる。

【０１３２】さらに、その他の機能として、送信イネー
ブル制御部５９とＴＸＥＮピン８０がある。これらは、
専用高速ＵＡＲＴ回線のノイズが小さい時に、ＲＳ４２
２などの差動信号で回線接続する時の差動信号出力用の
タイミング制御に利用する予備機能である。

【０１３３】以上説明したように、第２の実施形態に係
る１チップマイコン１０は、内部に８ビットＣＰＵコア
１１、専用高速ＵＡＲＴ１２、ＤＭＡＣ１３、ＣＴＣ１
４、ＳＩＯ１５、ＰＩＯ１６、接点入力ポート１７、デ
ータバス１８、アドレスバス１９を、外部には、各コン
トロール信号によって制御されるＲＯＭ２５、メインＲ
ＡＭ２６、イレーサブルメモリ２７、及び表示機２８等
を備え、専用高速ＵＡＲＴ１２は、ディ・マルチプレク
サ５１、送信バッファ切換えスイッチ（ＳＷ１）５２、
１００バイト送信バッファＡ５３、１００バイト送信バ
ッファＢ５４、送信バッファ切換えスイッチ（ＳＷ２）
５５、マルチプレクサ５６、送信レジスタ５７、送受信
シフトレジスタ５８、送信イネーブル制御部５９、ブレ
ーク信号発生器６０、ＣＲＣ計算機６１、スタートビッ
ト検出器６２、ループスイッチＡ（ＳＷ５）６３、ルー
プスイッチＢ（ＳＷ６）６４、ループスイッチＣ（ＳＷ
７）２０１、ＩＤ検出器６５、送信モード検出器６６、
受信レジスタ６７、ループレジスタ２００、ディ・マル
チプレクサ６８、受信バッファ切換えスイッチＡ（ＳＷ
４）６９、１００バイト受信バッファＡ７０、１００バ
イト受信バッファＢ７１、受信バッファ切換えスイッチ
Ｂ（ＳＷ３）７２、マルチプレクサ７３、ブレーク信号
検出器７４、コントロールレジスタ７５、ステータスレ
ジスタ７６、自己ＩＤセットレジスタ７７、ＤＭＡ制御
部７８、割り込み制御部７９、ＴＸＥＮピン８０、送信
出力（ＴＸＤ）ピン８１、受信入力（ＲＸＤ）ピン８
２、ＤＲＱピン８３、ＤＡＣＫピン８４及びＩＮＴＲＱ
ピン８５から構成され、専用高速ＵＡＲＴ１２は、光フ
ァイバ及び光コネクタからなる光ループ回線により外部
の他の専用高速ＵＡＲＴに接続されているので、受信信
号を高速にＣＰＵに伝えることができるとともに、信号
の波形整形しながら、ループバックラインをソフトウェ
アにて有効／無効にでき、また、自己ＩＤをセットでき
ることから、ループしたシステムを構成することができ
る。これにより、１対多数の対話型のＵＡＲＴのインタ
ーフェイスが構築できる。

【０１３４】また、ブレーク信号検出器７４やブレーク
信号発生器６０等のブレーク制御系によりループ系のシ
ステムにおける大きなトラブルであるループの断線に適
切に対応することができる。

【０１３５】また、第２の実施形態に係る１チップマイ
コン１０は、ノイズカット式カウンタ・メモリ内蔵の接
点入力ポート１７を備えている。この接点入力ポート１
７は、所定の時間幅より長い接点のパルス幅に応じた有
効回数のみを自動的に小型メモリ（接点カウント用バッ
ファ）４５に格納でき、ＣＰＵからみて任意のタイミン
グで確実に多種多数の接点信号を取り込むことができ
る。これにより、ＣＰＵは接点の監視に時間を取られ
ず、多種多数の接点信号を取り込むことができるように
なる。

【０１３６】なお、第２の実施形態では、専用高速ＵＡ
ＲＴのループスイッチ機能として、送受信シフトレジス
タ５８の入力側にループスイッチＡ（ＳＷ５）６３を、
その出力側にループスイッチＣ（ＳＷ７）２０１とルー
プスイッチＢ（ＳＷ６）６４を設置し、３つのループス
イッチＡ（ＳＷ５）６３，Ｂ（ＳＷ６）６４，Ｃ（ＳＷ
７）２０１を切り替えてループ経路上のデータを取り込
む、あるいはデータを送出するようにしている。

【０１３７】このような３つのループスイッチ構成をと
ることにより、信頼性の高いループシステムを実現する
ことができる。また、親機、子機ともハード的には同一
構成となるためより使い易く汎用性の高いループシステ
ムを構築することができる。しかし、ループを切り替え
るループスイッチ機能を有する専用高速ＵＡＲＴであれ
ば、どのような構成であってもよく、上記３つのループ
スイッチを備えた構成には限定されない。

【０１３８】例えば、親機のみ上記３つのループスイッ
チを備えた構成とし、子機は１つのループスイッチを備
えた構成（例えば、図５のループスイッチＡ（ＳＷ５）
６３を削除した構成）としてもよい。さらには、親機、
子機とも１つのループスイッチを備えた専用高速ＵＡＲ
Ｔを用いるものの、親機のみは送出専用の専用高速ＵＡ
ＲＴと、送出専用の専用高速ＵＡＲＴをそれぞれ専用に
２つ用いる態様であってもよい。

【０１３９】また、第２の実施形態では、データエラー
チェックとして、ＣＲＣ計算を行っているが、これに限
らず、例えばＳＵＭチェックであってもよい。

【０１４０】第３の実施形態 図１１は本発明の第３の実施形態に係る１チップマイク
ロコンピュータ及び接点監視システムの構成を示すブロ
ック図であり、本実施形態は、上記１チップマイコン１
０を、接点監視システムに応用した例である。第３の実
施形態に係る接点監視システムの説明にあたり前記図１
０と同一構成部分には同一符号を付して重複部分の説明
を省略する。

【０１４１】図１１において、１００は親機メインＣＰ
Ｕ（マスタ）、１０１は１チップマイコン１０からなる
複数の親機サブＣＰＵ、１０は前記専用高速ＵＡＲＴ１
２を備えた多数の子機としての１チップマイコンであ
り、各１チップマイコン１０及び親機サブＣＰＵ１０１
は、光コネクタ９０及び光ケーブル９１を通して専用高
速ＵＡＲＴの送信出力ピン（ＴＸＤ）８１、受信入力ピ
ン（ＲＸＤ）８２にそれぞれループ状に接続されてい
る。

【０１４２】また、親機メインＣＰＵ１００には、ハー
ドディスク等からなる大容量記憶装置１０２、ＣＲＴ，
大型ＬＣＤ等の表示機１０３、キーボード，マウス等の
入力装置１０４、インサーネット，ＲＳ２３２Ｃ，アー
クネット等の他の端末への入出力装置１０５が接続され
ている。また、複数の親機サブＣＰＵ１１０は、図示し
ない共有メモリ、ハンドシェイクＩ／Ｏを備えている。

【０１４３】また、多数の子機としてループ状に接続さ
れた１チップマイコン１０は、それぞれ多数の接点入力
１１０と、７セグメント出力１１１、液晶表示機出力１
１２、ソレノイド出力１１３、リレー出力１１４等の補
助出力端子を備えている。

【０１４４】上記親機サブＣＰＵ１０１は、サブＣＰＵ
として前記専用高速ＵＡＲＴを利用するため、子機の１
チップマイコン１０と同様、前記１チップマイコン１０
を利用する。

【０１４５】また、上記親機メインＣＰＵ１００として
は、高速大容量データ処理用１６ビット以上のＣＰＵ
（マスタ）を利用し、親機サブＣＰＵ１０１とは共有メ
モリやハンドシェイクＩ／Ｏを利用して、データやコマ
ンドのやり取りを行っている。

【０１４６】専用ＵＡＲＴについては、光ファイバケー
ブル９１や光コネクタ９０を利用して、親機サブＣＰＵ
１０１と多数の子機（１チップマイコン１０）をループ
状に接続しておく。

【０１４７】以下、上述のように構成された接点監視シ
ステムの動作手順を説明する。

【０１４８】ＩＤ番号は、親機サブＣＰＵ１をＩＤ１と
セットし、以降は子機１から子機１２６までを順にＩＤ
２〜ＩＤ１２７とセットしておく。また、ループバック
ラインは、親機サブＣＰＵ１（以下、サブＣＰＵ１とい
う）のみＯＦＦにセットしておく。

【０１４９】一方、子機では、通常の動作として、時間
毎に多数の接点有効回数のデータを、接点有効回数が自
動的に書き込まれる小型メモリ４５（前記図３参照）よ
り読み出し、メインＲＡＭ２６（前記図２参照）に加工
して蓄えておく。これはＵＡＲＴの送信バッファに蓄え
ることになる。以下に、そのシステムの動作手順を記述
する。

【０１５０】１．親機メインＣＰＵ１００は、サブＣＰ
Ｕ１に属している子機１の接点有効回数のデータを求め
るために、サブＣＰＵ１に共有メモリ等を通して、子機
１のデータリクエストのコマンドを送る。

【０１５１】２．サブＣＰＵ１は、共有メモリ等よりデ
ータリクエストを受けリクエストコマンドと判定する
と、ＩＤ２である子機１へ専用高速ＵＡＲＴを通してデ
ータリクエストのコマンドを送る。

【０１５２】３．サブＣＰＵ１より専用高速ＵＡＲＴを
通して送られたデータリクエストコマンドは、ＩＤ２で
ある子機１の専用高速ＵＡＲＴでのみ受信バッファに取
り込まれる。

【０１５３】４．子機１のＣＰＵは、専用高速ＵＡＲＴ
の受信割り込みで、データ受信を感知して、受信バッフ
ァよりデータを読み出した後、データリクエストのコマ
ンドを検出する。

【０１５４】５．子機１のＣＰＵは、この検出により親
機のＩＤを送り先ＩＤとして、データ量に応じた送信モ
ードを送信バッファに書き込む。

【０１５５】６．その次に、子機１のＣＰＵは、メイン
ＲＡＭ２６（前記図２参照）に蓄えている接点の有効回
数のデータを送信バッファに書き込む。データ量の多い
時は、ＤＭＡＣを利用して高速転送をする場合もある。

【０１５６】７．送信モードに対応したバイト数が送信
バッファに書き込まれると、ＣＲＣ計算後に子機１の専
用高速ＵＡＲＴより送信される。

【０１５７】８．送信されたデータは、子機２以降の光
コネクタ９０やループバックラインを通して親機まで転
送される。この中で、送り先ＩＤの一致する親機のサブ
ＣＰＵ１に属する専用高速ＵＡＲＴのみがデータを取り
込む。

【０１５８】９．受信された子機１の接点有効回数のデ
ータは、サブＣＰＵ１により受信バッファから取り出さ
れ、共有メモリ等により親機メインＣＰＵ１００に送ら
れて親機メインＣＰＵ１００で処理される。

【０１５９】１０．親機メインＣＰＵ１００で処理され
た後、サブＣＰＵ１の子機１において表示機やリレー等
の出力装置の出力が必要であると判断されると、親機メ
インＣＰＵ１００からサブＣＰＵ１に出力コマンドが送
られる。

【０１６０】１１．この出力コマンドは、上記２．から
上記４．の動作によりサブＣＰＵ１の子機１に送られ
て、子機１は、出力コマンドを検出した後に、液晶表示
機やセグメントに出力したり、リレーやソレノイドに出
力したりする。

【０１６１】このように、この応用システムは、１対多
数の対話型のループ回線を構築するのには非常に有効で
ある。

【０１６２】また、上記１チップマイコンを応用した接
点監視システムにおける追加機能は以下のようなもので
ある。

【０１６３】この応用システムを用いた時、全機受信モ
ードである送信モード０を用いると非常に効率の良い手
段が発生する。基本的に専用高速ＵＡＲＴの送信モード
は、送信モードの１０倍のデータが送受信できる。但
し、特殊モードとしての送信モード０は、接続されてい
る全ての専用高速ＵＡＲＴが１００バイトのデータを受
信する。

【０１６４】これにより、例えばイレーサブルメモリの
機械語の書き込み用に利用できる。

【０１６５】前述したように、ソフトウェアの変更の多
いプログラムは、フラッシュメモリやＥＥＰＲＯＭ等の
イレーサブルメモリを用いて、専用高速ＵＡＲＴを利用
してプログラムの機械語を書き変えるようになってい
る。この時には、送信モード０を利用して全ての子機
に、プログラムを送るようにする。このことは、時間的
に非常に有効である。

【０１６６】この時、子機はプログラム書き変えコマン
ドを受けた後に、変更プログラムである機械語を専用高
速ＵＡＲＴより１００バイト単位で受信し書き変え作業
をする。但し、この動作時には、ＣＰＵは基本ソフトの
入っているＲＯＭより供給されたプログラムで動作する
ようになっている。

【０１６７】また、パワーＯＮ時やリセット後にＩＤ番
号の割り付けが自動的に行える。さらにループ状の回線
チェックが自動的にできる。

【０１６８】パワーＯＮ時やリセット後に、すべての親
機及び子機はループバックラインをＯＦＦになるように
ソフトウェアでセットする。その後に、親機は送信モー
ド０で子機１に対してＩＤセットコマンド２を送る。子
機１の高速専用ＵＡＲＴは自己ＩＤがセットされてなく
ても全機受信モードである送信モード０であるから、Ｉ
Ｄセットコマンド２を受信できる。

【０１６９】ＩＤセットコマンド２を受信すると、子機
１は自己ＩＤを「２」にセットし、ループバックライン
をＯＮにする。そして、子機２に対して送信モード０で
ＩＤセットコマンド（自己ＩＤ＋１）を送る。各子機が
順番に上記処理を実行すると、親機の所に送信モード０
で、ＩＤセットコマンド（子機の数＋１）が送られてく
る。親機はこのＩＤセットコマンドを判定することによ
り、子機の数の確認と、ループ状の回線にエラーがない
ことを確認することができる。また、この時には子機の
ＩＤが自動的に割り付けられてもいる。

【０１７０】次に、図１２〜図１５を参照して従来のＵ
ＡＲＴや他の伝送ＬＳＩを使ったシステムとの比較を行
う。

【０１７１】図１２は従来の汎用ＵＡＲＴの構成を示す
ブロック図である。

【０１７２】図１２に示すように、従来のＵＡＲＴには
ＩＤはなく１対１の対話型である。このため多数の子機
を接続しようとする場合には、親機として多数のＵＡＲ
Ｔが必要となり、従ってＵＡＲＴを構成するＩＣが多数
必要であり、ケーブル等も多数必要となる。

【０１７３】また、送信バッファや受信バッファは数バ
イトと小さいため大量のデータ転送は難しく時間がかか
る欠点があった。さらに、ＣＲＣチェックや補正機能も
なく受信データの信頼性も小さく、ブレーク信号につい
ても、ブレーク受信の検出のみである。

【０１７４】これに対し、本専用高速ＵＡＲＴは、１対
多数の対話型であり、ケーブルもループして利用する。
これにより、チップ数が減少し、ケーブルも短くなり安
価なシステムとなる。また、送受信のバッファが１００
バイトと大きく、ボーレートも５Ｍｂｉｔ／ｓｅｃから
１０Ｍｂｉｔ／ｓｅｃと高速であり、時間当りの大容量
データの転送もできる。受信データのＣＲＣチェックや
補正機能があり、受信データの信頼性を高めている。ま
た、ループ状の伝送ラインのため、ブレーク検出だけで
なく、ブレーク発生回路も備えている。

【０１７５】ここで、一般にあるアークネットＩＣと比
較する。

【０１７６】図１３はアークネットＩＣを使った光ケー
ブルによる結線を示す図であり、図１４は本専用高速Ｕ
ＡＲＴによるループのケーブル結線を示す図である。

【０１７７】図１３に示すアークネットＩＣも多チャン
ネル対話型のＬＡＮＩＣであるが、トークンリング方式
を取っている。これは、ＩＤ番号の順番に出力可能時間
が決まっており、送信データをセットしてから送信でき
るまでのタイムラグが多い。本専用高速ＵＡＲＴは、１
対多数の対話型であり、親機と多数の子機の利用法で
は、システムの応答性が良い。

【０１７８】また、アークネットのシステムで光コネク
タや光ケーブルで接続すると、図１３のようになり、図
１４に示すループ状の専用高速ＵＡＲＴシステムに比べ
て、約２倍のコネクタやケーブルが必要となる。さら
に、アークネットと専用高速ＵＡＲＴの伝送信号の比較
を図１５に示すように、伝送ライン上の信号において、
アークネットはリターン・ゼロの信号であり、専用高速
ＵＡＲＴはノット・リターン・ゼロの信号となる。した
がって、光コネクタの必要周波数特性は約半分となり、
安価なコネクタが利用できる。

【０１７９】ところで、最近汎用使用されているＬＡＮ
ＩＣであるインサーネットＩＣと比較してみる。インサ
ーネットＩＣは、非常に高速で多チャンネル対話型であ
る。しかし１６ビット以上で作られていて、多数の子機
に用いるとハードウェアの面でコストが高くなる。さら
に、インサーネット回線ドライブ用ＴＣΡ／ＩＰ（Tran
smission Control Protocol/Internet Protocol）等の
ソフトウェアは難しく、ドライブ用のソフトウェアパッ
ケージを利用すると著作料金が必要となる。これに対
し、専用高速ＵＡＲＴのシステムは８ビットで１チップ
化できるためにハードウェア面で安価であり、また、ソ
フトウェアの面でも作り易いシステムである。

【０１８０】以上説明したように、第３の実施形態に係
る接点監視システムは、親機メインＣＰＵ（マスタ）１
００、１チップマイコン１０からなる複数の親機サブＣ
ＰＵ１０１、専用高速ＵＡＲＴ１２を備えた多数の子機
としての１チップマイコン１０を備え、各１チップマイ
コン１０及び親機サブＣＰＵ１０１は、光コネクタ９０
及び光ケーブル９１を通して専用高速ＵＡＲＴの送信出
力ピン（ＴＸＤ）８１、受信入力ピン（ＲＸＤ）８２に
それぞれループ状に接続して構成したので、１チップマ
イコン１０の専用高速ＵＡＲＴ１２は、１対多数の対話
型であり、ケーブルもループして利用できるため、回路
が単純化されて安価なシステムが実現できる。

【０１８１】また、送受信のバッファが１００バイトと
大きく、ボーレートも５Ｍｂｉｔ／ｓｅｃから１０Ｍｂ
ｉｔ／ｓｅｃと高速であり、時間当りの大容量データの
転送もできる。さらに、受信データのＣＲＣチェックや
補正機能があり、受信データの信頼性を高めることがで
きる。また、ループ状の伝送ラインのため、ブレーク検
出だけでなく、ブレーク発生回路も付いているので保守
が容易になる。

【０１８２】上記効果に加えて、１チップマイコン１０
の専用高速ＵＡＲＴ１２は、１対多数の対話型であり、
親機に多数の子機を接続する利用法、例えば接点監視シ
ステムに応用すると、システムの応答性が良く、１対１
のものに比べコネクタやケーブル等を大幅に減少させる
ことができる。また、例えばアークネットと専用高速Ｕ
ＡＲＴ１２の伝送信号を比較した場合、アークネットは
リターン・ゼロの信号であり、専用高速ＵＡＲＴはノッ
ト・リターン・ゼロの信号であるため、光コネクタの必
要周波数特性は約半分となり、安価なコネクタが利用で
きる。

【０１８３】さらに、専用高速ＵＡＲＴのシステムは８
ビットで１チップ化できるために、インサーネットＩＣ
等による高機能な多チャンネル対話型に比べハードウェ
ア面で安価であり、また、ソフトウェアの面でも作り易
いシステムである。

【０１８４】したがって、このような優れた特長を有す
る１チップマイクロコンピュータ及び接点監視システム
を、多種多数の接点信号を監視する多数の子機と、その
データを集中処理する親機を、高速通信回線で接続する
接点監視システムに適用すれば、この接点監視システム
において性能、コスト及び運用面で極めて優れたシステ
ムを構築することができる。

【０１８５】例えば、パチンコ遊技機を設置した遊技場
で、種々の目的でパチンコ玉を計数し、計数結果をデー
タ管理機に送り、データ管理機は、遊技場における出
玉、持ち玉数などのデータを蓄積し、分析に供するもの
である。さらに、遊技場では上記のほか、遊技機のアウ
ト玉を計数したり、景品交換の際に遊技者が獲得したパ
チンコ玉を計数するものがある。このような各計数値を
算出している子機間同士の通信は、ほとんど必要としな
いタイプである。パチンコ玉管理装置に上記ＬＡＮを用
いてデータ収集することは非常に有効な利用法となる。

【０１８６】すなわち、前記図９に示すように各遊技機
の台枠の付近に子機１〜７を設置するとともに、例えば
島設備毎に親機を設置し、多数の子機１〜７と親機を光
ケーブルでループ状に接続し、さらに親機とデータ管理
機（メイン）を高速通信回線で接続して、子機データを
親機及びデータ管理機により集中処理する接点監視シス
テムに適用して好適である。パチンコ遊技施設における
計数は、計数によるデータのデータ量は少ないものの計
数データ数、及び接続される子機数が多く、しかも低コ
ストで高信頼性が要求される。

【０１８７】特に、モータ，ソレノイド、携帯電話機等
から発生するノイズ等の影響を受けないことは勿論のこ
と、システムの設置及び保守の点で必ずしも十分な知識
技能を持たない人が設置・運用することも多い。このよ
うな場合において、本接点監視システムは、多数の子機
及び親機が光ケーブルでループ状に接続するシステム
上、本質的に耐ノイズに勝れたものとなっているばかり
か、設置に際し単純に子機同士を光ケーブルでつなぐだ
けであるため、設置、保守及び拡張変更が極めて容易で
あり特殊な技術は必要とされない。この点で設置、保守
等のコストをも低減することができる。

【０１８８】さらに、１対多数のＬＡＮシステムである
ことから、システムの変更も容易に行うことができる。
例えば、全端末に同時に受信できるＩＤを用いてこの共
通ＩＤで全端末にプログラム又はデータを送ることがで
きる。また、各パチンコ台に適応したプログラムは、セ
ンタから一斉又は個別にダウンロードすることができ
る。

【０１８９】なお、上記各実施形態では、場所の離れた
多数の接点を監視する複数の子機と、複数の子機からの
接点データを集中処理する親機を備えた接点監視装置に
適用した例を説明したが、これに限らず、ビットシリア
ルなデータ転送を行うＵＡＲＴ機能を備えた１チップマ
イクロコンピュータを有する装置であればどのような用
途にも応用することができる。

【０１９０】また、上記各実施形態に係るデータ転送装
置及び接点監視システムを、上述したようなパチンコ玉
計数装置のＬＡＮシステムに適用することもできるが、
勿論これには限定されず、種々計数情報を送受する通信
システムであれば全ての装置（例えば、ホテル客室の設
備管理システム）に適用可能であることは言うまでもな
い。

【０１９１】さらに、上記１チップマイクロコンピュー
タ及び接点監視システムを構成する各種回路、レジスタ
等の種類、数、接続方法などは前述した実施形態に限ら
れないことは言うまでもない。

【０１９２】また、上述の構成では、データ転送装置
を、例えばマイクロコントローラに適用することもでき
るが、マイクロコントローラ等に組み込まれる回路の一
部であってもよい。

【０１９３】また、上記各実施形態では、外部メモリと
して、ＲＯＭを用いているが、これには限定されず、例
えば外部メモリとしてＥＰＲＯＭ（erasable programma
bleROM），ＥＥＰＲＯＭ（electrically erasable prog
rammable ROM）、フラッシュメモリ等を用いることも可
能である。また、外部からプログラムを供給する供給手
段として外部メモリを用いているが、プログラムを供給
できるものであれば外部メモリには限らない。

【０１９４】さらに、上記１チップマイクロコンピュー
タ及び接点監視システムを構成する各種回路、レジスタ
等の種類、数、接続方法などは前述した実施形態に限ら
れないことは言うまでもない。

【０１９５】

【発明の効果】請求項１に記載のデータ転送装置では、
受信データを、送信データとして送信側にループさせる
ループ経路と、ループ経路上に設置され、送受信データ
を一時的に格納するデータ保持手段と、データ保持手段
に接続されたスイッチ手段と、スイッチ手段を切り替え
ることによって、データ保持手段のデータを取り込む、
またはデータ保持手段にデータを送出する若しくは受信
データを送信側にループさせるように制御する制御手段
とを備えて構成したので、子機間の通信をほとんど必要
としないようなループ回線上に複数接続する場合に、極
めて簡易な構成で自由度の高いループシステムを構築す
ることができる。

【０１９６】したがって、子機間の通信をほとんど必要
としない１対多数の対話型通信システムに適用して非常
に有効である。

【０１９７】請求項２に記載のデータ転送装置では、デ
ータ転送手段は、自己を識別する識別符号（ＩＤ番号）
が付加されており、識別符号を読み取り、該当するデー
タのみを処理する処理手段と、複数の端末同士をループ
状に接続してループシステムを構築可能なループ経路
と、ループ経路上に設置され、送受信データを一時的に
格納するデータ保持手段と、データ保持手段に接続され
たスイッチ手段と、スイッチ手段を切り替えてデータ保
持手段のデータを取り込む、またはデータ保持手段にデ
ータを送出する若しくは受信データを送信側にループさ
せるように制御する制御手段とを備えて構成したので、
ループしたシステムを構成することができ、多種多数の
データに対応して１対多数の対話型のインターフェイス
を構築できる。

【０１９８】請求項３に記載のデータ転送装置では、デ
ータ保持手段が、シリアルデータをパラレルデータとし
て取り込むとともに、パラレルデータをシリアルデータ
として出力可能な送受信シフトレジスタにより構成した
ので、ループ時のみならず、通常のシリアルデータ転送
を簡単に行うことができる。

【０１９９】請求項４に記載のデータ転送装置は、デー
タ保持手段が、入力データを最小クロックタイミングで
出力可能なレジスタにより構成したので、ループ時にこ
のレジスタを経由してデータを転送することによってデ
ィレイの非常に少ないデータ転送を行うことができる。

【０２００】請求項５に記載のデータ転送装置では、さ
らに、送信データを一時的に蓄える複数の送信用バッフ
ァと、受信データを一時的に蓄える複数の受信用バッフ
ァとを備え、複数の送信用バッファのうち、１送信バッ
ファが送信動作中に他の送信用バッファが送信データを
書き込み可能にするとともに、複数の受信用バッファの
うち、１受信バッファが受信動作中に他の受信用バッフ
ァが読み取り可能にしたので、複数の送受信バッファを
切換えて用いることによりループ回線の利用効率を上げ
ることが可能になる。

【０２０１】請求項６に記載のデータ転送装置では、ス
イッチ手段が、ループ経路上に設置された少なくとも１
つ以上のスイッチを備えているので、ループバックライ
ンをソフトウェアにて有効／無効にでき、また、例えば
自己識別符号をセットするようにすれば、ループしたシ
ステムを構成することができ、またループバックライン
をソフトウェアにて有効／無効にすることができる。

【０２０２】請求項７に記載のデータ転送装置では、ス
イッチ手段が、ループ経路上に設置され、送受信データ
を一時的に格納する送受信シフトレジスタと、送受信シ
フトレジスタの入力側に設置された第１のループスイッ
チと、送受信シフトレジスタの出力側に設置された第２
のループスイッチとを備え、第１のループスイッチ及び
第２のループスイッチを切り替えてループ経路上のデー
タを取り込む若しくはループ経路上にデータを送出する
ようにしているので、信頼性が高く、使い勝手のよいル
ープシステムを実現することができる。

【０２０３】請求項８に記載のデータ転送装置では、さ
らに、スイッチ手段が、ループ経路上に設置され、入力
データを最小クロックタイミングで出力可能なループ専
用レジスタと、ループ専用レジスタを切り替える第３の
ループスイッチとを備え、少なくともループ時には、第
３のループスイッチを切り替えてデータがループ専用レ
ジスタを経由して送信側に出力するようにしているの
で、ループ時のディレイが最小で済む効果を得ることが
できる。

【０２０４】請求項９に記載のデータ転送装置では、接
点信号を入力する接点入力ポートを備え、接点入力ポー
トは、所定の時間幅より長い接点のパルス幅に応じた有
効回数を算出する有効回数算出手段と、有効回数算出手
段により算出された有効回数を蓄える接点カウント用バ
ッファとを備えて構成したので、外部から任意のタイミ
ングで確実に多種多数の接点信号を取り込むことがで
き、例えばＣＰＵは接点の監視に時間を取られず、多種
多数の接点信号を取り込むことができる。したがって、
接点の監視に時間を取られなくなるため、汎用システム
の構築が可能になる。

【０２０５】請求項１０に記載のデータ転送装置では、
親機と１台以上の子機を、ループ回線を用いて接続し、
親機を、マスタに接続し、親機の接点データをマスタに
より管理する接点監視システムであって、親機及び子機
は、上述したデータ転送装置により構成したので、シス
テムの応答性が良く、コネクタやケーブル等を大幅に減
少させるとともに、安価なコネクタが利用でき、さら
に、例えば８ビットで１チップ化できるために、ハード
ウェア面で安価であり、ソフトウェアの面でも作り易い
システムが実現できる。

【０２０６】請求項１１に記載の接点監視システムで
は、ループ回線が、光ファイバ及び光コネクタからなる
光ケーブルにより構成したので、ノイズ等の悪影響を防
止することができ、システムの設置及び保守を簡易に行
うことができる。

【０２０７】請求項１２に記載の接点監視システムで
は、親機が、マスタからデータ及びコマンドを受信し、
親機はマスタからのコマンドに従った処理を行うように
構成したので、システムの変更を簡単に行うことができ
る。

【図面の簡単な説明】

【図１】本発明を適用した第１の実施形態に係るデータ
転送装置の構成を示すブロック図である。

【図２】本発明を適用した第２の実施形態に係る１チッ
プマイクロコンピュータ及び接点監視システムの構成を
示す図である。

【図３】上記１チップマイクロコンピュータのノイズカ
ット式カウンタ・メモリ内蔵の接点入力ポートのブロッ
ク図である。

【図４】上記１チップマイクロコンピュータのＲＯＭエ
リア境界セットレジスタによる有効エリアを示す図であ
る。

【図５】上記１チップマイクロコンピュータの専用高速
ＵＡＲＴの構成を示すブロック図である。

【図６】上記１チップマイクロコンピュータの１００バ
イト送受信バッファとＣＲＣ値のテーブル（送信モード
１０）を示す図である。

【図７】上記１チップマイクロコンピュータの送信モー
ド１０の時の回線上のデータ列を示す図である。

【図８】上記１チップマイクロコンピュータの送信出力
ピン（ＴＸＤ）から出力されるシリアルデータの形式を
示す図である。

【図９】上記１チップマイクロコンピュータの専用高速
ＵＡＲＴを用いたループ・システムを示す図である。

【図１０】上記１チップマイクロコンピュータの専用高
速ＵＡＲＴを用いたループ・システムを示す図である。

【図１１】本発明を適用した第３の実施形態に係る１チ
ップマイクロコンピュータ及び接点監視システムの構成
を示す図である。

【図１２】上記接点監視システムの効果を説明するため
に従来の汎用ＵＡＲＴの構成を示すブロック図である。

【図１３】上記接点監視システムの効果を説明するため
にアークネットＩＣを使った光ケーブルによる結線を示
す図である。

【図１４】上記接点監視システムの専用高速ＵＡＲＴに
よるループのケーブル結線を示す図である。

【図１５】上記接点監視システムの効果を説明するため
にアークネットと専用高速ＵＡＲＴの伝送信号の比較を
示す図である。

【図１６】従来のＵＡＲＴのブロック図である。

【符号の説明】

１ 送信用バッファ、２ レジスタ（データ保持手
段）、３ ループスイッチＡ（スイッチ手段）、４ ル
ープスイッチＢ（スイッチ手段）、５ 受信用バッフ
ァ、６制御部（制御手段）、７ 送信出力（ＴＸＤ）ピ
ン、８ 受信入力（ＲＸＤ）ピン、１０ １チップマイ
クロコンピュータ、１１ ８ビットＣＰＵコア（プロセ
ッサ）、１２ 専用高速ＵＡＲＴ（データ転送手段）、
１７ 接点入力ポート、４５ 小型メモリ（接点カウン
ト用バッファ）、５２ 送信バッファ切換えスイッチ
（ＳＷ１）、５３ １００バイト送信バッファＡ、５４
１００バイト送信バッファＢ、５５ 送信バッファ切
換えスイッチ（ＳＷ２）、５７ 送信レジスタ、５８
送受信シフトレジスタ、６３ ループスイッチＡ（ＳＷ
５）、６４ ループスイッチＢ（ＳＷ６）、６５ ＩＤ
検出器、６６ 送信モード検出器、６７ 受信レジス
タ、６９ 受信バッファ切換えスイッチＡ（ＳＷ４）、
７０ １００バイト受信バッファＡ、７１ １００バイ
ト受信バッファＢ、７２受信バッファ切換えスイッチＢ
（ＳＷ３）、７７ 自己ＩＤセットレジスタ、８０ Ｔ
ＸＥＮピン、８１ 送信出力（ＴＸＤ）ピン、８２ 受
信入力（ＲＸＤ）ピン、ループレジスタ２００、ループ
スイッチＣ（ＳＷ７）２０１（第３のループスイッチ）

Claims (12)

【特許請求の範囲】
1. 【請求項１】 シリアルデータを転送するデータ転送装
   置において、 受信データを、送信データとして送信側にループさせる
   ループ経路と、 前記ループ経路上に設置され、送受信データを一時的に
   格納するデータ保持手段と、 前記データ保持手段に接続されたスイッチ手段と、 前記スイッチ手段を切り替えることによって、前記デー
   タ保持手段のデータを取り込む、または前記データ保持
   手段にデータを送出する若しくは受信データを送信側に
   ループさせるように制御する制御手段とを備えたことを
   特徴とするデータ転送装置。
2. 【請求項２】 調歩同期方式によりビットシリアルなデ
   ータ転送を行うデータ転送手段を備えたデータ転送装置
   であって、 前記データ転送手段は、自己を識別する識別符号（ＩＤ
   番号）が付加されており、 前記識別符号を読み取り、該当するデータのみを処理す
   る処理手段と、 複数の端末同士をループ状に接続してループシステムを
   構築可能なループ経路と、 前記ループ経路上に設置され、送受信データを一時的に
   格納するデータ保持手段と、 前記データ保持手段に接続されたスイッチ手段と、 前記スイッチ手段を切り替えて前記データ保持手段のデ
   ータを取り込む、または前記データ保持手段にデータを
   送出する若しくは受信データを送信側にループさせるよ
   うに制御する制御手段とを備えたことを特徴とするデー
   タ転送装置。
3. 【請求項３】 前記データ保持手段は、シリアルデータ
   をパラレルデータとして取り込むとともに、パラレルデ
   ータをシリアルデータとして出力可能な送受信シフトレ
   ジスタであることを特徴とする請求項１又は２に記載の
   データ転送装置。
4. 【請求項４】 さらに、入力データを最小クロックタイ
   ミングで出力可能なレジスタを備え、 ループ時に前記レジスタを経由して受信データを送信側
   にループさせることを特徴とする請求項１又は２に記載
   のデータ転送装置。
5. 【請求項５】 さらに、送信データを一時的に蓄える複
   数の送信用バッファと、 受信データを一時的に蓄える複数の受信用バッファとを
   備え、 前記複数の送信用バッファのうち、１送信バッファが送
   信動作中に他の送信用バッファが送信データを書き込み
   可能にするとともに、 前記複数の受信用バッファのうち、１受信バッファが受
   信動作中に他の受信用バッファが読み取り可能にしたこ
   とを特徴とする請求項１又は２に記載のデータ転送装
   置。
6. 【請求項６】 前記スイッチ手段は、前記ループ経路上
   に設置された少なくとも１つ以上のスイッチを備えたこ
   とを特徴とする請求項１又は２記載のデータ転送装置。
7. 【請求項７】 前記スイッチ手段は、前記ループ経路上
   に設置され、送受信データを一時的に格納する送受信シ
   フトレジスタと、 前記送受信シフトレジスタの入力側に設置された第１の
   ループスイッチと、 前記送受信シフトレジスタの出力側に設置された第２の
   ループスイッチとを備え、 前記第１のループスイッチ及び前記第２のループスイッ
   チを切り替えて前記ループ経路上のデータを取り込む若
   しくは前記ループ経路上にデータを送出することを特徴
   とする請求項１、２又は６に記載のデータ転送装置。
8. 【請求項８】 さらに、前記スイッチ手段は、前記ルー
   プ経路上に設置され、入力データを最小クロックタイミ
   ングで出力可能なループ専用レジスタと、 前記ループ専用レジスタを切り替える第３のループスイ
   ッチとを備え、 少なくともループ時には、前記第３のループスイッチを
   切り替えてデータが前記ループ専用レジスタを経由して
   送信側に出力するようにしたことを特徴とする請求項
   １、２、６又は７に記載のデータ転送装置。
9. 【請求項９】 上記請求項１又は２に記載のデータ転送
   装置において、 接点信号を入力する接点入力ポートを備え、 前記接点入力ポートは、所定の時間幅より長い接点のパ
   ルス幅に応じた有効回数を算出する有効回数算出手段
   と、 前記有効回数算出手段により算出された有効回数を蓄え
   る接点カウント用バッファとを備えたことを特徴とする
   データ転送装置。
10. 【請求項１０】 親機と１台以上の子機を、ループ回線
    を用いて接続し、前記親機を、マスタに接続し、前記親
    機の接点データを前記マスタにより管理する接点監視シ
    ステムであって、 前記親機及び子機は、請求項１乃至９の何かに記載のデ
    ータ転送装置により構成したことを特徴とする接点監視
    システム。
11. 【請求項１１】 前記ループ回線は、光ファイバ及び光
    コネクタからなる光ケーブルであることを特徴とする請
    求項１０記載の接点監視システム。
12. 【請求項１２】 前記親機は、前記マスタからデータ及
    びコマンドを受信し、前記親機は前記マスタからのコマ
    ンドに従った処理を行うことを特徴とする請求項１０又
    は１１に記載の接点監視システム。