JPH0450623B2 - - Google Patents

Description

【発明の詳細な説明】

Ａ 産業上の利用分野 本発明はプロセツサと、外部装置からのアクセ
スが要求されるメモリと、を有するシステムにお
いて利用されるDAMコントローラおよび割込み
コントローラに関し、さらに詳しくいえば、複数
の通信チヤネルの各々に対しDAMモード及び割
込みモードのいずれのオペレーシヨンをも処理す
る技術に関する。 Ｂ 従来技術および問題点 通信回線に介してデータの受信及び送信ができ
るシステムにおいては、そのアーキテクチヤを実
現するハードウエアに関して第１に考えなければ
ならないのは、受信側と送信側との間で用いられ
るデータ転送のメカニズムである。そのためのア
プローチは２通りある。１つはキヤラクタ割り込
み駆動方式、もう１つは直接メモリアクセス方式
である。これらの両者は互いに共通する部分もあ
れば共通でない部分もある。 キヤラクタ割り込み駆動方式においては、通信
装置（代表的には、同期式／非同期式送受信装置
「USART」である）は、データキヤラクタの送
信又は受信の準備が裏了したときプロセツサに割
り込みとかける。プロセツサは、割り込みをかけ
てきた装置を認識すると（たとえばその装置から
供給される割り込みベクトルによつて認識する）
割り込みサービスルーチンに入つて、最終的には
USARTのためのデータ転送を実行する。普通、
プロセツサに関連したRAMにおけるバツフア領
域との間でデータの転送を行うことが望ましい。
したがつて、割り込みをかけてきた装置が受信装
置であるときには、プロセツサは受信したデータ
をアクセスしてそれを適切なメモリロケーシヨン
に書き込む。一方、割り込みをかけてきた装置が
送信装置であるときは、プロセツサは適切なメモ
リロケーシヨンをアクセスしてデータをその送信
装置に転送する。このメカニズムは設計としては
比較的簡単であるが、所与の転送を行うたびに数
個のプロセツサ・サイクルを要するということを
考えるとコスト高である。 一方、直接メモリアクセス方式においては、特
別のDMAコントローラが使用される。これは、
主プロセツサがメモリを利用せずバスの制御権を
放棄できるとき主プロセツサからその制御権を取
得するというプロセツサである。こうしてDMA
コントローラは、送信装置又は受信装置とシステ
ム・メモリとの間のデータ転送を行う。主プロセ
ツサに転送の終了又は新しい転送の要求を知らせ
るための割り込みをかける前に、データブロツク
全体の転送を行うことができる。この方式はブロ
ツクデータの転送が主として行われるような通信
チヤネルを取り扱うときには非常に効率的である
が、この方式は複雑でしかも調歩式プロトコルの
ような低速のキヤラクタ転送オペレーシヨンの要
件には合わないためシステム全体としても融通性
は低くなる。このような欠点は、システムが
DMAモードで多数のチヤネルを処理する必要が
あるときにはさらに顕著となる。複数のチヤネル
用のDMAコントローラも知られているが、能力
の大きいものでもサポートできるチヤネルの数は
比較的少なく、４つ程度である。 Ｃ 問題点を解決するための手段 したがつて本発明は、複数の種々の通信装置が
存在する通信システムにおいてシステム全体とし
て効率のよいデータ転送を行えるようにすること
を目的とする。 この目的を達成するため、本発明は、複数の通
信装置を有する多重ポート通信システムにおいて
(a)上記通信装置ごとにあらかじめ設定されるモー
ド情報に基づいて所与の通信装置からのデータ転
送要求についてモードの選択を行うデータ転送モ
ード選択手段と、(b)上記データ転送モード選択手
段によつてDMAデータ転送モードが選択された
ときのDMAデータ転送を遂行するDMAデータ
転送手段と、(c)上記データ転送モード選択手段に
よつて割り込みデータ転送モードが選択されたと
き割込みデータ転送を遂行する割り込みデータ転
送手段と、を具備することを特徴とする。 以下、本発明の作用を実施例と共に説明する。 Ｄ 実施例 D1 実施例の概要 はじめに本発明の実施例の概要を述べる。 所与のチヤネルに関する転送の最適な方法は
そのチヤネルに企図された通信のタイプに依拠
するので、本構成はDMAモードまたは割込み
駆動モードのいずれのデータ転送モードもプロ
グラムで選択できるように企図されている。本
構成は好適には単一のVLSIチツプで実現され
る。本構成は、データ転送オペレーシヨンに関
して複数の通信チヤネルからの要求を受け取る
ために接続されたアービタを用いる。このアー
ビタはシステムのユーザの選択に応じてプログ
ラミングにより各チヤネルごとのデータ転送モ
ードを割り当てるように構成されている。競合
する要求の調停はそのための調停手段によつて
行れ、適切なDMA要求またはキヤラクタ割込
み要求がDMA割込みコントローラまたはキヤ
ラクタ割込みコントローラに供給される。これ
らのコントローラは上記VLSIチツプの中にそ
れぞれ独立して存在する。DMAデータ転送モ
ード・プロセツサ、割込みデータ転送モード・
プロセツサ、および要求アービタは本構成の基
本をなすものである。DMAデータ転送モー
ド・プロセツサはメモリアクセス選択制御論理
および内部サイクル制御装置と共に専用の内部
RAMを利用する。そうして、これらはこの
RAMへのアクセスがその前回のアクセスから
のDMA転送がサービスされている間に進行す
るようなパイプラインで動作する。このように
すると、スループツトの低下が妨げる。 以下、詳細に説明する前に本発明の幾つかの
実施例を簡単に列挙しておく。 (イ) 下記の(a)ないし(d)の手段を具備する多重ポ
ート通信システム (a) 複数の通信ポートに接続され該複数の通
信ポートから同時的なデータ転送要求を受
け取る要求調停手段（該要求調停手段は、
その複数の同時的なデータ転送要求の中か
ら優先順位最高のものを識別する手段と、
そのチヤネル識別子を発生する手段とを含
む） (b) 上記要求調停手段に接続され、上記チヤ
ネル識別子に応答してDMAバス要求を出
すDMA制御手段 (c) プロセツサからのバス許可信号に応答し
て、読取りデータ又は書込みデータのメモ
リロケーシヨンを識別するDMAアドレス
を上記プロセツサに発生し、通信ポートの
サービス制御信号を発生する手段 (d) 上記要求調停手段からのチヤネル識別子
に応答して上記プロセツサに割込み信号を
発生する割込み制御手段（この割込み制御
手段は上記プロセツサからの割込み肯定応
答信号に応答してその割込みを処理するた
めのメモリ基底アドレスを発生する） ここで上記DMA制御手段は次のものを含
む。 （）DMA（）RAMアクセス制御手段
（）DMAサイクル制御手段（このDMA制御
手段は上記チヤネル識別子で上記RAMをアク
セスしてシステムメモリアドレスを検索し、上
記プロセツサから上記バス許可信号を受け取つ
たとき、上記システムメモリアドレスをDMA
アドレスとして発生する） ここで上記DMA制御手段(b)はさらに次のも
のを含む。 () RAMアクセス選択手段 () 上記チヤネル識別子を受け取る手段 () 上記RAMアクセス選択手段に上記チ
ヤネル識別子を通すために制御信号を発生
する手段 () RAMの出入力バツフア（この入力バ
ツフアはRAMに接続され、このRAMか
ら上記DMA制御手段に起点アドレスまた
は宛先アドレスを供給する） () DMAデータ転送の終了を知らせるた
めのRAMアドレスを増減手段 ここで上記DMAサイクル制御手段はさらに次
のものを含む。 () 上記RAM入出力バツフアおよび上記
DMAアクセス制御手段に接続され、上記
DMAアドレスを受け取るDMAアドレス
レジスタ （) 上記チヤネル識別子を受け取るため
のバスマスタ識別レジスタ () 上記バスマスタ識別レジスタに接続さ
れ、上記チヤネル識別子をデコードして、
上記プロセツサおよび上記メモリシステム
の上記バスに対しどのチヤネルがバスマス
タであるかを示すバスマスタ識別子を発生
するバスマスタ識別デコーダ ここで上記RAMは次のものを含む。 () 各チヤネルごとに関連する制御ブロツ
ク情報（この制御ブロツク情報は、各チヤ
ネルに応じたデータ転送モードを示す情報
と、各チヤネルの上記メモリシステムにお
けるロケーシヨンを示す情報とを有する） （） 上記制御ブロツク情報を構成するた
め上記RAMの読み書きを制御する手段 ここで上記DMA制御手段はさらに次のも
のを含む。 （）上記DMA制御手段と上記プロセツ
サおよび上記メモリシステムのバスとに接続
され、該バスにDMAアドレスおよび制御情
報を供給するシステムインターフエース論理
手段（このシステムインターフエース論理手
段は上記RAMのRAMアクセス手段が接続
され、上記プロセツサおよび上記メモリシス
テムの制御の下で上記RAMの読取り又は書
込みを行うため上記バスを介して上記RAM
におけるデータ情報、アドレス情報、および
制御情報を上記RAMに供給する） ここで上記割込み制御手段は次のものを含
む。 () 上記要求調停手段に接続されそこから
上記チヤネル識別子を受け取るキヤラクタ
割込み制御手段 () 上記DMA制御手段に接続されるDMA
割込み制御手段 これにより上記割込み制御手段は上記プロ
セツサおよび上記メモリシステムに割込み信
号を供給する。 ここで上記DMA割込み制御手段はさらに
次のものを含む。 () 現バスマスタの識別子を受け取つてこ
れを通すゲート手段 () 上記識別子を受け取つてこれを記憶す
る記憶手段 () 上記記憶手段に接続され、プロセツサ
割込みを知らせる割込み通知手段 () 上記記憶手段に接続され、上記プロセ
ツサに上記バスマスタのためのサービスル
ーチンを開始させる目的で、その基底アド
レスの１部として出力するため上記識別子
をコード化するエントコード手段 ここで上記キヤラクタ割込み制御手段はさ
らに次のものを含む。 () チヤネルからの要求を受け取るための
記憶手段 () チヤネルの割込みモード付勢信号を受
け取るためシステムデータバスに接続され
たキヤラクタ割込み付勢手段 () 上記記憶手段と上記キヤラクタ割込み
付勢手段とに接続され、チヤネルの要求が
上記キヤラクタ割込み付勢手段における上
記チヤネルの割込みモード付勢信号と一致
するとき上記プロセツサにその旨通知する
ための比較手段 () 上記比較手段に接続され、付勢された
チヤネルのためのサービスルーチンが存在
するメモリシステムにおける基底アドレス
の一部の標識を供給するコード化手段 ここで上記DMA制御手段はさらに次のも
のを含む。 （）複数の待機中のDMA要求の発生する
確立を大きくする手段 (ロ) 下記(a)ないし(c)の手段を具備する多重ポー
ト通信システム (a) 多重ポート通信システムにおける複数の
通信装置の各々に対してあらかじめ設定さ
れたモード情報に基づいて所与の通信装置
からのデータ転送要求についてモードの選
択を行うデータ転送モード選択手段 (b) 上記データ転送モード選択手段によつて
DMAデータ転送モードが選択されたとき
DMAデータ転送を遂行するDMAデータ
転送手段 (c) 上記データ転送モード選択手段によつて
割込みデータ転送モードが選択されたとき
割込みデータ転送を遂行する割込みデータ
転送手段 ここで上記割込みデータ転送手段は、次の
ものを含む。 () 同時的な競合する要求の中で優先順位
最高の割込みデータ転送要求を処理するこ
とを選択するための割込みデータ転送要求
アービタ ここで上記割込みデータ転送手段は、さら
に次のものを含む。 () システムのプロセツサに割込みを発し
そのプロセツサからの割込み肯定応答に応
答して上記割込みを上記プロセツサに処理
させるための必要な基底アドレス及び制御
情報を発生するキヤラクタ割込み手段 ここで上記DMAデータ転送手段は次のも
のを含む。 () 同時的に競合する要求の中で優位順位
最高のDMAデータ転送要求を処理するこ
とを選択するためのDMAデータ転送要求
アービタ ここで上記DMAデータ転送手段は、さら
に次のものを含む。 内部サイクル制御手段と、RAMと、
DMAサイクル制御手段と、DMAサイクル
制御手段の割込み手段と、バスアクセス論理 上記内部サイクル制御手段は上記RAMを
アクセスして、上記優先順位最高のDMAデ
ータ転送要求の使用する制御情報を取り出
す。 また上記内部サイクル制御手段は直接メモ
リアクセス（DMA）を開始して上記バスア
クセス論理を制御する。 ここで上記DMAデータ転送要求アービタ
は次のものを含む。 ()上記DMAデータ転送要求アービタに
（）複数の未処理のDMAデータ転送要
求を蓄積させる手段 D2 プログラム可能な多重ポート通信アダプタ 本節で説明する全体的な構成は、プログラム
記憶式に調節可能なプロトコル・アダプタおよ
びポート・インターフエースを含む通信コント
ローラ（以下、「多重ポート通信アダプタ」と
いう）である。これは、マイクロプロセツサを
ベースとするマシンであり、プロトコル変換、
データブロツク化、エラー処理、エラー回復、
システム通信制御等の様々な機能をプログラム
記憶式に制御することができるものである。こ
の多重ポート通信アダプタは、複数のDMA要
求および複数の割り込み要求の競合を調停する
要求処理装置（以下、「DIAC」という）を含
む。さらに、この多重ポート通信アダプタにイ
ンターフエース制御論理を付加することにより
無走査式（scanless）の他の通信コントローラ
を介してホスト・システムとの相互接続が可能
となる。 この多重ポート通信アダプタは、それぞれ送
信チヤネルと受信チヤネルとを備えた10個のポ
ート（すなわち合計20本のチヤネル）に関して
ポートごとにDMA要求および割り込み要求の
個別的調停機能を備えている。その他に、送信
モードまたは受信モードで同じ10個のポートお
よび20本のチヤネルにDMA／割り込み要求信
号手段が設けられている。各チヤネルに対する
キヤラクタサービスモードも、プログラム制御
下で選択できる。これは、プロセツサに割り込
むことなく直接メモリ・アクセスによつて、同
期式／非同期式送受信モジユール（以下、
「USART」という）の受信バツフアと、プロ
グラム記憶式に調節できる多重ポート通信アダ
プタに含まれているRAMとの間のキヤラクタ
転送で可能となる。別法として、受信または送
信されたキヤラクタをDMAによつて転送する
ことができ、割り込みがプロセツサに提示され
る。もう一つの別法では、DMAを使わず、そ
の代りに割り込みがプロセツサに提示され、プ
ロセツサが割り込みサービス・ルーチンを呼び
出して、所与の受信側USARTまたは送信側
USARTにUSARTのバツフアの読取りまたは
書込みのためのメモリマツプ式入出力オペレー
シヨンをサービスするようにプロセツサに指示
する。 このアーキテクチヤには融通性があるので、
プログラマはハードウエア・パフオーマンスが
最大になるように各通信チヤネルごとにオペレ
ーシヨンをカストマイズすることができる。た
とえば、所与のポートを調歩式プロトコルで動
作させる場合、プログラマは、各キヤラクタを
受け取つたとき多重ポート通信アダプタのプロ
セツサが割り込まれる受信モードで所与のその
ポートのオペレーシヨンを選択することができ
る。一方、同じポートの送信チヤネルは、
DMAモードおよび調歩式プロトコルで動作す
るようにプログラミングすることができる。す
なわち、チヤネルごとにプログラムすることが
できる。したがつて、プロセツサ中のプログラ
ムによつて、受信した各キヤラクタの妥当性、
正確さ、パリテイなどを検査することができ、
訂正されたアウトバウンド・メツセージは、メ
ツセージ全体が送信されるまでプロセツサに割
り込むことなく直接に送信できる。 もう一つの例として、SDLCプロトコルでは
送受信両方のチヤネルで高速のブロツク転送を
使用しているので、SDLCプロトコルに基づく
ポートを送受信両チヤネルに対しDMAモード
でサービスすることもできる。 一般に、データ転送手段、すなわち20本のチ
ヤネルのいずれかを介するプロトコルおよびメ
モリ・アクセスの方法は、プログラム記憶式命
令によつてメモリマツプ式入出力キヤラクタサ
ービス割り込みモードまたは直接メモリ・アク
セスモードのいずれも選択できる。直接メモ
リ・アクセスモードを選択した場合、さらに、
DMAによつて転送される各キヤラクタに関す
る割り込みをプロセツサに提示すべきかどうか
もプログラムで選択できる。DMAオペレーシ
ヨンは、ある時間にあるキヤラクタをUSART
（汎用同期／非同期送受信モジユール）から
RAMにまたはメモリからUSARTに転送する
ように指示するDIACによつて制御される。 たとえばDMAモードのオペレーシヨンを呼
び出したと仮定すると、USARTはその受信バ
ツフア中においてあるキヤラクタを受け取つた
とき、DMA受信要求を活動化し、送信バツフ
アが空のときDMA送信要求を活動化する。プ
ログラムがDIACをどのように構成したかに応
じて、DMA要求は、DIACによつて、DMA要
求、割り込み要求またはその双方の要求として
処理される。すなわち、各通信ポート上の受信
チヤネルと送信チヤネルは、メモリマツプ式入
出力コマンドの実行によつて別のキヤラクタま
たはキヤラクタブロツクを転送するようプロセ
ツサに合図するために、DMAデータ転送また
は割り込み方式転送を使つて動作するように構
成できる。 所与のチヤネルがDMAモードで動作する場
合、そのチヤネルに対する起点アドレスとバイ
ト・カウントをセツトアツプするようにプログ
ラムを構成する。次にDIACは、受信バイト・
カウントがゼロになつたとき、または送信バイ
ト・カウントがゼロになつたとき、割り込みに
よつてプロセツサにこれを合図する。あるメツ
セージに関するフアイルキヤラクタの終りを受
信すると、上流のUSARTが割り込みによつて
プロセツサに、メツセージの送信または受信が
完了したことを合図する。データ・ブロツクの
全体が下流のUSARTで組み立てられると、
DMAプロセツサはプロセツサから通知を受け
て、プロセツサが指定したメモリのバツフア・
アドレスから上流送信をスタートする。DIAC
は、プロセツサからのメモリマツプ式入出力オ
ペレーシヨンによつてセツトアツプされる。 D2.1 データ流れ全体の初期設定 第６図（すなわち第６Ａ図及び第６Ｂ図）
に移つて、次に送信チヤネル10本と、送信チ
ヤネル10本からなる20本までのチヤネルから
のサービス要求を処理する多重ポート通信ア
ダプタの構成について説明する。DIAC３
は、EIAドライバ・レシーバの存するポート
１からの20本までの送受信チヤネルの各々の
サービス要求を処理する。ポート＃１、ポー
ト＃２等のEIAドライバ・レシーバ対で表さ
れる10個のポートの各々に、受信チヤネルと
送信チヤネルが１本ずつある。複数個の
USART２が、ポート１でEIAドライバ・レ
シーバに接続されている。各USART２は、
２個のポートを処理し、したがつて２個のド
ライバ・レシーバ対を処理できる。DIAC３
は後でより詳しく説明するように20本の各チ
ヤネル用に、24ビツト・アドレス・レジスタ
と16ビツト・バイト・カウント・レジスタを
備えている。レジスタは、後で説明するよう
にDIAC３の内部に含まれる局所的なメモリ
の形をとる。 各チヤネルは、制御プログラムによつて
DMAモードまたはキヤラクタサービス割込
みモードで選択的に動作できる。DMAモー
ドでは、所与のUSART２とRAM６の間で
のキヤラクタ転送は、DIAC３の制御下で行
われる。キヤラクタサービスモードでは、
USARTとRAM６の間でのキヤラクタ転送
は、プロセツサ５で制御される。プロセツサ
５は、どんな形もとれるが、良好な実施例で
は、モトローラMC68000マイクロプロセツ
サを使用したので、ここでは実例としてこれ
を使うことにする。 初期設定は、システム・リセツト機能から
始まり、次にプロセツサ５で動作する制御プ
ログラムを使つて、各チヤネルのオペレーシ
ヨンをプログラマの選択に応じてDMAモー
ドまたはキヤラクタサービス割込みモードで
初期設定する。DMAモードで動作する構成
の各チヤネルでは、そのチヤネルのアドレ
ス・レジスタを起点アドレスにセツト・アツ
プし、そのチヤネルのバイト・カウント・レ
ジスタにバイト・カウントを与えるために、
制御プログラムをコード化しなければならな
い。これらのレジスタは、上記のように
DIAC３の内部に含まれるDIAC３の局所的
なメモリの一部分である。これについては、
後でより詳しく説明する。 所与のチヤネルのバイト・カウント・レジ
スタが受信オペレーシヨンまたは送信オペレ
ーシヨンで０まで減分されると、第６図のレ
ベル４割り込み線LVL４で示されるように
レベル４の割り込みがDIAC３によつて発生
される。次に、プロセツサ５が、レベル４の
割り込み肯定応答サイクルを実行し、割り込
み制御論理４にレベル４割り込み肯定応答信
号を出させる。同時に、DIAC３が割り込み
肯定応答信号に応答して、そのバイト・カウ
ントが０まで増分された特定のチヤネルを識
別するため、システム・データ・バス上に一
意的なベクトル値を置く。これによつて、プ
ロセツサ５中の制御プログラムがDIAC３で
発生されたベクトル値にもとづいて、特定の
チヤネルにサービスできるようになる。この
ベクトル値でRAM６中の起点アドレスが識
別されるので、各ポートで所与のタイプのチ
ヤネルオペレーシヨンに対して、様々な事前
プログラム式制御ルーチンおよびサービス・
ルーチンを選択的に実現できる。このため、
インバウンドキヤラクタまたはアウトバウン
ドキヤラクタに対する適当な処理ルーチンを
選択することによつて、たとえば調歩式もし
くはSDLCから２進テープ同期式もしくは調
歩式へのプロトコル交換又はその逆のプロト
コル変換のように、同期式相互間、非同期式
相互間および同期式、非同期式相互間のプロ
トコル変換が容易にできるようになる。 キヤラクタサービス割り込みモードで動作
するチヤネルは、USART２がその特定チヤ
ネルに関するキヤラクタサービスを要求する
毎に、DIAC３によつてレベル３の割り込み
を生成させる。次にプロセツサ５がレベル３
の割り込み肯定応答サイクルを実行し、割り
込み制御論理回路４にレベル３割り込み肯定
応答信号を出させる。それに応答して、
DIAC３が、そのときキヤラクタサビスが要
求されている特定チヤネルを識別するため、
システム・データ・バス上に一意的なベクト
ル値を載せる。これによつてプロセツサ５の
制御プログラムが、DIAC３により生成され
るベクトル値にもとづいてそのチヤネルにサ
ービスできるようになる。 D2.2 受信オペレーシヨンのデータ流れ 第１図に示すように、各ポート毎にEIAレ
シーバ・ドライバ対が存在する。この回路構
成では、調歩式通信ラインなどを使つてモデ
ムまたは直接付加信号からデータ信号を受け
取り、EIA RS−232C電圧レベルからTTL
電圧レベルにデータを変換する。USART２
は、逐次データを受け取り、８ビツト・バイ
トのデータを蓄積する。次にUSART２は所
与の受信チヤネルに関するその要求線を活動
化して、データ・バイトが使用可能なことを
DIAC３に指示する。DIAC３は、要求を
DMA要求として処理するようにあらかじめ
プログラミングすることもできるし、要求を
割り込み要求として処理するようにあらかじ
めプログラミングすることもできる。 まず、DIAC３が所与のチヤネルの要求を
DMA要求として処理するようにプログラミ
ングされている場合について考察する。
DIAC３に含まれているDMA要求アービタ
（後出）が、20本までのチヤネルに関する要
求を受け取る。いずれかのチヤネルがDMA
データ転送に関するアクテイブな要求をもつ
ている場合、DIACはプロセツサ５に通じる
DMAバス要求信号を活動化する。プロセツ
サ５がDMA許可信号を活動化し、DIAC３
は、自分がバス・マスターであることを示す
DMAバス許可肯定応答信号を出して応答す
る。これによりプロセツサ５は、システム・
バス上にデータを出せなくなる。バス許可が
アクテイブな間に以前のマシンサイクルから
のストローブがアクテイブでなくなると、
DIACからDMAバス許可肯定応答信号が出
る。 所与のUSART２が、優先順位が最高の要
求とみなされる受信要求をもつている場合、
DIACは、次のようにしてUSART２の受信
データの転送を処理するように構成される。
DIACは、まず自分のRAM（以下、内部
RAMという）からDMAアドレスを取り出
す。これは、RAM６でUSART２の受信キ
ヤラクタデータが記憶される起点位置のアド
レスである。DIAC３は、このアドレスを使
つてシステム・アドレス・バスを活動化す
る。DIAC３は、アドレスが偶数であれば
USARTの１バイト幅のデータ・バスがシス
テムの上位バイト・アドレス・バスに接続さ
れ、アドレスが奇数であればシステムの下位
バイト・アドレス・バスに接続されるよう
に、バイト選択論理９を条件付ける。データ
はUSART２からRAM６に転送されるので、
データをUSART２からRAM６に向けるよ
うにバイト選択論理９の方向制御情報がセツ
トされる。次に、DIAC３はUSART２に関
する読取りオペレーシヨンを実行する。これ
によりUSARTはそのバツフアの内容を、受
信したデータ・バイトとしてデータ・バス上
に載せる。次にDIAC３はRAM６への書込
みサイクルを実行する。これによりUSART
２からのデータがRAM６の以前に与えられ
た選択されたアドレスに書き込まれる。次に
DIAC３は、その内部RAMに記憶されてい
るDMAアドレスを増分し、その中に記憶さ
れているそのチヤネルに関するDMAバイ
ト・カウント減分する。これらのアドレス・
フイールドおよびバイト・カウント・フイー
ルドは、DIAC３の内部RAMにおける所与
のチヤネルに関する制御ブロツクとして指定
されているセクシヨンに位置指定される。こ
れについては後で説明する。USART２から
RAM６へのデータ転送が完了すると、
DIAC３はプロセツサ５へのDMAバス許可
肯定応答信号を非活動化する。DIAC３中の
DMA要求アービタは、USART２からの要
求信号を監視し続ける。 処理されるUSARTが、待機中の優先順位
が最高の要求を待つと仮定したことに留意さ
れたい。優先順位を判定する手段についても
後でより詳しく説明するが、簡単にいえば、
これはDIAC３との接続の物理的な位置関係
に基づくもので、現在の要求を有する最高の
数の要求線が最高の優先順位となるものであ
る。 次に、DIAC３がそのチヤネルに関する所
与のUSARTの受信要求をキヤラクタサービ
ス割り込み要求として処理するようにプログ
ラミングされている場合について考察する。
DIAC３に含まれる割り込み要求アービタ
（後出）は、割り込み要求用としてプログラ
ミングされている20本までのチヤネルに関す
る要求を受け取る。いずれかのチヤネルがア
クテイブな割り込み要求を待つている場合、
DIAC３は割り込み制御論理４へのレベル３
割り込み要求信号を活動化する。レベル３の
割り込み要求が、プロセツサ５へのアクテイ
ブな最高レベルの割り込みになると、プロセ
ツサ５はレベル３の割り込みに関する割り込
み肯定応答サイクルを実行する。レベル３割
り込み肯定応答信号は、割り込み制御論理４
が出し、DIAC３に送られる。次に、DIAC
３はシステム・データ・バスに優先順位最高
の割り込みチヤネルを直接指示するベクトル
値を置く。次にそのUSARTのキヤラクタサ
ービス要求を処理するため、プロセツサ５中
で動作する制御プログラムが、RAM６、
EPROM８またはEEPROM７中の、そのコ
ードが常駐する起点位置に向けられる。次に
プロセツサ５がUSART２に関する読取りオ
ペレーシヨンを実行し、そのUSARTのバツ
フアからデータ・バイトを読み取る。次にプ
ロセツサ５はこのデータ・バイトをRAM６
中に記憶する。 受信オペレーシヨンにおけるデータ流れに
ついて簡単に説明したので、次に送信オペレ
ーシヨンにおけるデータ流れについて説明す
る。 D2.3 送信オペレーシヨンのデータ流れ 所与のUSART２の送信バツフアが空のと
き、USART２は当該のチヤネルに関する送
信オペレーシヨンの要求線を活動化する。前
述の如く、DIAC３は要求をDMA要求とし
て処理するようにあらかじめプログラミング
することもできるし、要求をキヤラクタサー
ビス割り込み要求として処理するようにプロ
グラミングしておくこともできる。 まず、DIAC３がチヤネル要求をDMA要
求として処理するようにプログラミングされ
ている場合を考察すると、DIAC３に含まれ
るDMA要求アービタは、20本までのチヤネ
ルの要求を受け取り、優先順位最高のチヤネ
ルを選択する。いずれかのチヤネルがDMA
転送に関してアクテイブな要求をもつている
場合、DIAC３はプロセツサ５へのDMAバ
ス要求信号を活動化する。プロセツサ５は、
DIAC３に戻るDMAバス許可信号を活動化
し、プロセツサ５の以前のマシンサイクルの
ストローグ期間がアクテイブでなくなつたと
き、DIAC３はDMAバス許可肯定応答信号
を出して応答する。DIAC３がDMAバス許
可信号応答信号を活動化すると、DIACがバ
ス・マスターであることが指示されるので、
プロセツサ５はシステム・バスにデータを出
さない。 所与のUSART２の送信要求がたまたまそ
のとき待機中の最高の優先順位をもつ場合、
DIAC３は、そのUSARTの送信データ転送
オペレーシヨンを処理するように構成され
る。DIAC３がその内部RAMからDMAアド
レスを取り出し、このアドレスを使つてシス
テム・アドレス・バスを活動化する。DMA
アドレスは、RAM６中でUSART２の送信
されるキヤラクタまたはデータが取り出され
るところのアドレスである。DIAC３はま
た、提示されるアドレスが偶数であれば所与
のUSART２の１バイト幅のデータ・バスを
システムの上位バイトに接続し、アドレスが
奇数であればシステムの下位バイトに接続す
るように、バイト選択論理９を活動化する。
データはRAMからUSART２に転送される
ので、データをRAM６からUSART２に向
けるために、バイト選択論理９の方向制御情
報がセツトされる。次にDIAC３はRAM６
に対する読取りオペレーシヨンを実行し、転
送される１データ・バイトをUSART２のデ
ータ・バスに向ける。次にDIAC３は
USART２への書込みサイクルを実行する。
これによりRAM６からのデータはUSART
２のバツフアに書き込まれる。次にDIAC３
はDMAアドレスを増分し、そのチヤネルに
関するDMAバイト・カウントを減分し、制
御情報をDIACの内部RAM中にあるそのチ
ヤネルに関する制御ブロツクに記憶する。
AM６からUSART２へのデータの転送が完
了すると、DIAC３はプロセツサ５への
DMAバス許可肯定応答信号を非活動化す
る。DIACに含まれているDMA要求アービ
タは、今サービスされたものを含めて
USARTからの要求信号を監視し続ける。次
に、DIAC３が所与のUSART２の送信チヤ
ネル要求をキヤラクタサービス割り込み要求
として処理するようにプログラミングされて
いる場合について考察する。DIAC３中の割
り込み要求アービタは、割り込み要求として
プログラミングされる20本までのチヤネルに
関する要求を受け取る。いずれかのチヤネル
がアクテイブな割り込み要求をもついる場
合、DIAC３は、割り込み制御論理４へのレ
ベル３の割り込み要求信号を活動化する。レ
ベル３の割り込み要求が、プロセツサ５に提
示されアクテイブとなつている最高のレベル
の割り込みになると、プロセツサ５はレベル
３の割り込み肯定応答サイクルを実行する。
次に割り込み制御論理４によつてレベル３割
り込み肯定応答信号が活動化され、DIAC３
に提示される。DIAC３がシステム・デー
タ・バス上に優先順位最高の割り込みチヤネ
ルを直接指示するベクトル値を載せる。次に
そのUSART２のキヤラクタサービス要求を
処理するコードをアクセスするため、プロセ
ツサ５中で動作する制御プログラムは、バス
上のアドレスで指定される位置に直接向か
う。プロセツサ５は、RAM６中で読取りオ
ペレーシヨンを実行して、RAM６からデー
タ・バイトを得る。次にプロセツサ５は書込
みオペレーシヨンを実行して、データ・バイ
トをUSART２の送信バツフアに転送する。 以上の説明は、最も広範なものであり、良
好な実施例として第６図に示した、プログラ
ム記憶式に調節できる多重ポート通信アダプ
タの全体的データ流れおよびアーキテクチヤ
として最も一般的なものである。各ポートで
使用される特定のプロトコルは、所与のポー
トからの要求に応答してEPROM８などの記
憶装置中のどのコード・ルーチンがアクセス
されるかによつて決定される。各チヤネルご
とにこれが割り当てられたとき、この選択を
行うのは、プロセツサ５で動作する制御プロ
グラムである。プログラマは、この選択をメ
ニユーまたはその他の適当な提示手段で事前
に行なうことができる。あるプロトコルから
別のプロトコルへの変換は、ヘツダの生成、
バイト形式の変換、SDLCの制御フイールド
とフラグ・フイールド、２進データ同期制御
キヤラクタおよび調歩式制御キヤラクタの生
成、ならびにそれらをそのポートに割り当て
られたプロトコルにもとづいて任意のポート
での送信または受信に適合できるよう適切な
順序で提示するために、EPROM８または
RAM６から適当なコード列を呼び出すこと
によつて同様に処理される。したがつて、こ
のアーキテクチヤ構造を使うと、高い融通性
が得られ、特定のタイプのキヤラクタサービ
スおよびポート・プロトコルを各チヤネルご
とに割り当てる際に大幅な選択の自由が与え
られる。先に指摘したように、それは送信チ
ヤネルと受信チヤネルで異なつていてもよ
い。このため、上記の論理によつてさらに高
い融通性が得られ、したがつてこのアーキテ
クチヤによれば、多重ポート通信アダプタを
一律に調節することができる。 第２図には、第６図に示したシステムとの
相互接続として示されたものの一部分となつ
ている追加的なデータ流れ制御が示されてい
る。マシン・チエツク・レジスタ１１には、
後述するように様々なソースからくるビツ
ト・エラー線１〜６が具備されている。マシ
ン・チエツク・レジスタ１１は、第１図の割
り込み制御論理４に、レベル７のマシン・チ
エツク割り込みまたはバス・エラー割り込み
を発する。第６図の割り込み制御論理４から
は、レベル７の割り込み肯定応答が戻され
る。マシン・チエツク・レジスタ１１は、シ
ステム・データ・バスに接続される。これに
ついては後で説明する。 アドレス比較、データ比較およびその他の
諸機能を有する比較機能レジスタ１２も、シ
ステム・データ・バスに接続され、レベル６
のアドレス／データ比較割り込みを生成（こ
の割り込みは第６図の割り込みを制御論理４
に提示されるものである）それに対するレベ
ル６の割り込み肯定応答信号を受け取る。ア
ドレスおよびデータを比較する機能は、プロ
グラムのデバツグのためプログラマがセツ
ト・アツプできる。 プログラム記憶式のタイマ１３がシステ
ム・データ・バスに接続されているが、これ
には、レベル４のタイミング割り込みを周期
的に出すよう所定のタイミングパラメータを
書き込むことができる。プログラム記憶式タ
イマ１３は、開始カウントがロードされ、内
部発振器によつて固定速度でそれを減分する
カウンタを含んでいる。比較回路がそのカウ
ントが０まで減分されたことを検出し、当業
者には自明のように開始カウントの大きさと
減分速度にもとづいて周期的にレベル４の割
り込みを行う。レベル１の1/4秒タイムアウ
ト割り込みを行うには、固定式の1/4秒タイ
マ１４が有用である。後でより詳しく説明す
るように、このプログラム記憶式のタイマ１
３を使つて、所与のチヤネルでの遷移間時間
を伝送速度の目安として測定する。 マシン・チエツク・レジスタ１１、比較機
能レジスタ１２、タイマ１３および1/4秒タ
イマ１４は、マイクロプロセツサをベースと
するシステムで一般に使用される構成要素で
あり、したがつてここでは詳しい説明は行わ
ない。 D2.4 多重ポート通信アダプタに関する基本的
構成の説明 プログラム記憶式に調節できる多重ポート
通信アダプタは、可能な限り市販のコンポー
ネントを使うように設計されている。多くの
ベンダーが類似の相当装置を供給しているの
で、これから挙げるリストは限定的なもので
はない。図面に示す良好な実施例では、プロ
セツサ５は、モトローラ社の68000マイクロ
プロセツサである。システム制御論理回路お
よび割り込み制御論理回路４は、高密度
VLSI回路である。その機能については、後
で詳しく説明する。 USART２は、アドヴアンスト・マイク
ロ・デバイス社の8530二重ポート通信制御装
置モジユールであり、その名前が示すよう
に、それぞれ２個のEIAドライバ・レシー
バ・ポートを処理することができる。 電気的に消去可能なPROM（EEPROM）
は、市販の8K×８モジユールである。 消去可能PROM（EPROM）は、市販の
32K×８紫外線消去可能PROMである。 ダイナミツクRAM６は、市販の64K×１
モジユールおよび64K×４モジユールであ
る。EIA RS 232Cインターフエース・ドラ
イバ・レシーバは、各ベンダーから市販され
ており、EIA RS 422インターフエース・ド
ライバ・レシーバも使用できる。 以上の構成要素は、直接リンクまたはモデ
ムを介してEIAドライバ・レシーバのポート
に接続できるエンドユーザー装置から、別の
ポートを介して接続できるホスト・コンピユ
ータに至るデータ・パスを提供する。 先に指摘したように、ポート１は、SDLC
プロトコル、ASCIIプロトコル、２進データ
同期プロトコル、調歩式プロトコルまたは適
当なその他のプロトコルなどのオペレーシヨ
ン用に構成でき、最高速度19200bpsまでの
速度で動作できる。内部クロツク、モデム・
クロツクまたはデータ誘導クロツクは、すべ
て提供されるモジユールでサポートされる。
最大伝送速度は、EIAドライバ・レシーバの
能力によつて決まる。 平面状回路板を使つて、マイクロプロセツ
サ、制御論理回路、USARTモジユール、ダ
イナミツクRAMモジユール、および
EEPROMを格納する。紫外線消去可能
EPROMは、後でより詳しく説明するよう
に、カストマの差し込み式カトーリツジに含
まれる。図面には示してないが、適当な論理
レベル電圧と読み書き電圧を供給するための
電源も回路板に含まれる。このシステムのア
ーキテクチヤは、次に説明するシステム可用
性、エラー検出、エラー分離、およびエラー
回復の諸機能を提供する。 プロセツサ５ モトローラMC68000マイクロプロセツサ
は、8MHzでブロツク化される16ビツト双方
向データ・バスおよび23ビツト・アドレス・
バス付きマシンである。上側データ・ストロ
ーブ信号と下側データ・ストローグ信号が、
16メガバイト以上のメモリ・アドレス範囲を
提供する。プロセツサ５は、32ビツト・デー
タ・レジスタ８個、32ビツト・アドレス・レ
ジスタ７個、ユーザ用スタツク・ポインタ、
監視用スタツク・ポインタ、32ビツト・プロ
グラム・カウンタおよび16ビツト・ステータ
ス・レジスタを提供する。データ・レジスタ
は、８ビツト・バイト・データ、16ビツト・
ワード・データおよび32ビツト・ロングワー
ド・データのオペレーシヨンに使用される。
アドレス・レジスタとシステム・スタツク・
ポインタは、ソフトウエア・スタツク・ポイ
ンタおよび基底アドレス・レジスタとして使
用できる。各レジスタは、ワード・アドレス
のオペレーシヨンにもロングワード・アドレ
スのオペレーシヨンにも使用できる。すべて
のレジスタは、インデツクス・レジスタとし
て使用できる。MC68000の完全な説明は、
ベンダーから入手できる。 システム制御論理回路 システム制御論理回路は、各サブシステム
やモジユールを互いに結合して、プロセツサ
５、EPROM８、EEPROM７、ダイナミツ
クRAM６、およびUSART２とのインター
フエースを行うために必要なすべての機能を
実行する。 システム論理回路は、論理回路で使用され
るＣクロツクおよびＢクロツク、プロセツ
サ・サイクル・クロツク、ならびにUSART
クロツクのクロツク生成機能を含んでいる。
付勢されているとき1/4秒毎に割り込み制御
論理４へ割り込みを発する1/4秒タイマも含
まれている。タイマ割り込みが２秒以内に肯
定応答されない場合、マシン・チエツク・レ
ベル７の割り込みがセツトされる。プロセツ
サのプログラムの実行にあたつては、1/4秒
タイマを周期284.4ミリ秒、解像度8.68マイ
クロ秒の経過時間インジケータとして利用さ
れる。 また、プログラム記憶式タイマ１３も含ま
れている。このタイマは、プログラムで付勢
されたとき選定した時間で割り込み制御論理
４に割り込みを発するようプログラミングで
きる。プロセツサ５で動作するプログラム
は、このタイマで16ビツトの情報を読み取る
ことができる。 システム初期設定論理回路は、リセツト制
御論理回路、システム初期設定ラツチ、マシ
ン作動不能ラツチ、EPROM基本保証テス
ト・ラツチおよびインターフエース付勢ラツ
チで構成されている。ブロツク４の割り込み
制御論理は、割り込みレベル・エンコーダ、
割り込み肯定応答デコーダおよび割り込み禁
止ラツチを含んでおり、システム初期設定論
理回路、プログラム記憶式タイマ、1/4秒タ
イマおよびクロツク生成回路と同じく、様々
なベンダから市販されている標準設計のもの
である。これらすべてのものは標準設計であ
り、したがつてここでは詳しく示さないが、
当業者にはこれらの構成要素の使い方は自明
であろう。 システム制御論理回路には、バス・エラ
ー／マシンチエツク・レジスタも使用されて
いる。パリテイ生成・検査装置、DIACチツ
プ自体、ダイナミツクRAMのインターフエ
ース論理回路、EPROMのインターフエース
論理回路、EEPROMのインターフエース論
理回路、メモリマツプ式入出力制御装置、
USART２のインターフエース制御装置、操
作盤制御論理回路および比較機能レジスタも
同様である。これらのうち、パリテイ生成検
査装置、メモリ・インターフエース論理回
路、メモリマツプ式入出力制御装置、
USARTインターフエース制御装置および操
作盤制御論理回路は、すべて標準品であり、
主として本システムの組み立てに使用する市
販モジユールの論理レベルとピン指定によつ
て定める。しかし、DIACチツプは、独自で
あるので後で詳しく説明する。次に、第２図
に示したアドレスおよびデータの比較および
その他の諸機能を、マシンチエツク・レジス
タ１１、比較機能レジスタ１２、プログラム
記憶式のタイマ１３および1/4秒タイマ１４
と共に説明する。 図面には示してないクロツク生成論理回路
中のシステム用基本クロツクは、14.7456M
Hzの水晶式発振器からなる。これはカウンタ
によつて7.3728MHzの周波数に分割され、プ
ロセツサ５用の基本クロツクとなる。論理シ
ステム制御クロツクは同じ周波数およびカウ
ント・ダウンされた3.6864MHzの周波数で生
成され、システム論理回路内のラツチオペレ
ーシヨンを制御するためのＣ論理クロツクと
Ｂ論理クロツクを提供する。Ｃクロツクおよ
びＢクロツクは重なり合わず、各論理回路の
各種ラツチをクロツクするのに使用される。
Ｂクロツクは通常論理回路の出力信号のクロ
ツキングと関連するレジスタをラツチするの
に使用される。Ｃクロツクは、レジスタ・ラ
ツチをシフトさせるための入力をラツチし、
一般に各論理回路への入力バイト信号のクロ
ツキングと関連している。3.6864MHzのクロ
ツクは、USARTをもクロツクするために生
成される。 システム・タイマ。1/4秒タイマは、プロ
セツサ５からのメモリマツプ式入出力命令に
よつて付勢または滅勢される。このタイマ
は、タイム・アウトしたとき、割り込み制御
論理４へのレベル１に割り込む。その後すべ
ての割り込みの初期タイミング割り込みは、
このタイマが最初に付勢されたときに対する
ものとなる。初期割り込みは、タイマが付勢
されてから約1/4秒後に発生し、その後の割
り込みは、タイマが付勢されている限り1/4
秒間隔で発生する。システムは、２秒以内に
割り込みが肯定応答されなかつたとき、レベ
ル７のマシン・チエツク割り込みが割り込み
制御論理４に送られるように設計されてい
る。プロセツサ５の制御プログラムは、メモ
リマツプ式入出力命令によつてタイマ回路中
のカウンタのビツト５〜２０を読み取るよう
に設計されている。このタイマがメモリマツ
プ式入出力命令によつて読み取られるとき、
このカウントのビツト５〜20は、システム・
データ・バスにビツト０〜15として載せられ
る。 第２図では、1/4秒タイマは論理ブロツク
としてしか示してないが、発振器によつて駆
動されるカウンタならびにメモリマツプ式入
出力命令を読み取りデータをデータ・バスに
置くために必要なインターフエース・ラツチ
および制御装置は当業者には自明の技術であ
る。 プログラム記憶式タイマ１３は、カウン
ト・モジユールをプロセツサ５において動作
する制御プログラムでプログラム記憶式にセ
ツトできる点以外は、同様の設計である。こ
の制御プログラムは、メモリマツプ式入出力
命令を供給し、このタイマの16ビツトをプロ
グラム記憶式タイマ１３からのシステム・デ
ータ・バスに載せることによつて、その16ビ
ツトを読み取ることもできる。 次に、システム全体の初期設定について簡
単に説明する。各種のラツチヤレジスタが出
てくるが、当業者なら理解できるようにそれ
らは標準設計のものであり、その機能や各種
コンポーネントへの接続は全く標準のもので
よいので、図面に示していない。 システムの初期設定は、電源投入リセツト
から始まる。それによつてプロセツサ５はシ
ステムをステツプ毎に動作させるための基本
保証テスト・プログラムを実行するために、
ダイナミツクRAM６またはEPROM８の固
定位置のアクセスを開始する。まずシステム
リセツトが起こり、次にすべてのDMA要
求、割り込み要求、レジスタおよびUSART
は、プログラムが各インターフエースを付勢
するまではゲートされない。 電源投入リセツトでプロセスが始まる。シ
ステム制御論理回路がプロセツサ５に対する
リセツト／停止信号を活動化して、少くとも
100ミリ秒間それをオフに保つ。電源自体は、
少くとも100ミリ秒間電源投入リセツト信号
を出す。システム制御論理回路は、電源投入
リセツト中少くとも100ミリ秒間システム・
リセツト信号を活動化する。 電源がオンのとき前述のカストマの差し込
み式EPROMカートリツジを差し込むことは
できない。そうでないときは、後で説明する
ようにカートリツジを挿入するまで、マシン
はリセツト状態に保たれる。電源がオンのと
きカートリツジを取り外すと、マシンはリセ
ツトされ、カートリツジを再挿入するまでリ
セツト状態に保たれる。 電源からの電源投入リセツトは、またダイ
ナミツクRAM６の制御論理回路に短いリセ
ツト信号を出す。これによつてそれよりも長
い電源投入リセツトがまだアクテイブなとき
に、RAM６は再生オペレーシヨンを開始で
きる。短いリセツト信号は、少くとも500ナ
ノ秒の長さであり、当該技術ではDRAM制
御リセツトと呼ばれている。RAM６用のリ
セツト・ラツチのソースはシステム制御論理
回路であり、電源投入リセツトが起こると、
ラツチ・セツトを実現する。これは、基本保
証テスト・プログラムでセツトされ、マシン
が「作動不能」のときリセツトされる。 第２図のマシン・チエツク・レジスタ１１
に含まれるステータス・レジスタのビツト７
はこの条件を示す。マシンの動作の準備が完
了していないことを示す「マシン作動不能」
ラツ・チも設けられているが、図には示して
ない。このラツチを使用して、マシンが基本
保証テスト・モードにあることを示す。これ
は、電源投入リセツト信号、システム・リセ
ツト・メモリマツプ式入出力信号、または特
定のメモリマツプ式入出力命令によつてオン
になる。基本保証テスト・プログラムは、基
本保証テストの最後のオペレーシヨンとし
て、メモリマツプ式入出力命令によつてラツ
チをリセツトする。 EPROM基本保証テスト・ラツチも論理回
路中に設けられているが、図には示してな
い。このラツチは電源投入リセツト信号によ
つてセツトされ、システム・リセツトのため
のメモリマツプ式入出力またはEPROM基本
保証テスト・ラツチをオンにするためのメモ
リマツプ式入出力命令によつてリセツトされ
る。またメモリマツプ式入出力命令を使つて
リセツトすることもできる。プロセツサ５中
で動作する基本保証テスト・プログラムは、
差込み式EPROMカートリツジのオペレーシ
ヨンが確認されたとき、このラツチをリセツ
トする。 システム初期設定ラツチ。システム初期設
定ラツチも設けられているが、図には示して
ない。電源からの電源投入リセツトまたはプ
ロセツサ５からのメモリマツプ式入出力によ
つてマシンがリセツトされると、プロセツサ
５は16進数000000で始まるその最初のアドレ
スのアクセスを開始する。16進数00000に対
応するマツピングされた開始アドレスがあ
る。これはEPROM８中のシステム初期設定
のための最初の命令が存在する場所である。 割り込み制御論理。第６図のブロツク４に
示した割り込み制御論理は、割り込み禁止ラ
ツチを備えているが、図には特に示してな
い。この割り込み禁止ラツチはバス・エラー
が起こると、DIAC３、プロセツサ５、およ
び割り込み制御論理回路４へのレベル７の割
り込みに接続されている。第２図のマシン・
チエツク・レジスタ１１から供給される信号
によつてセツトされる。割り込み禁止ラツチ
をセツトすると、バス・エラーが検出された
後プロセツサ５への割り込みはブロツクされ
る。これはモトローラ68000がエラー発生時
にアクテイブな割り込みレベルでのバス・エ
ラー処理を実現するために必要である。割り
込み禁止ラツチ機能がないと、より高いレベ
ルの割り込みがバス・エラー例外処理に割り
込むことが起こり得る。その割り込みを処理
すれば、モトローラ68000中の例外処理コー
ドによつて割り込み禁止ラツチがリセツトさ
れ、その後に新しい割り込みが可能になる。 割り込みレベル。割り込みレベルには次の
ようなものがある。バス・エラーは最高レベ
ルの割り込みであり、プロセツサ５がバス・
マスターのときパリテイ・エラーまたはデー
タ転送肯定応答のタイムアウトが起こつた場
合に、データ転送肯定応答の代りにプロセツ
サ５に対して活動化される。エラー・ビツト
がマシン・チエツク・レジスタ１１中でセツ
トされ、図に示すようにDIAC３へのエラー
信号が活動化される。このエラー信号は
DIAC３からのDMA／メモリマツプ式入出
力インターフエースを滅勢して、バス・エラ
ー／マシン・チエツク・レジスタ１１が０に
リセツトされるまで、バス要求がプロセツサ
５に発せられないようにする。すなわちバ
ス・エラーが発生したとき、プロセツサ中の
エラー例外処理はアクテイブなどのレベルで
も行われる。割り込み制御論理４は、バス・
エラーの発生後に割り込みが起こることを阻
止し、プロセツサ中で動作する例外処理コー
ド・ルーチンによつて割り込み禁止ラツチを
再度リセツトしないと、新しい割り込みは許
されない。 レベル７の割り込み。レベル７ではいくつ
かの割り込みが起こる。DIAC３がバス・マ
スターである場合にパリテイ・エラーが検出
されたとき、またはデータ転送肯定応答のタ
イムアウトやDMAのタイムアウトが起こつ
たとき、マシン・チエツク割り込みがセツト
される。またプロセツサ５またはDIAC３が
バス・マスターであり、プログラム記憶式タ
イマ１３または1/4秒タイマ１４から「タイ
マ割り込み非リセツト」エラーが発生した場
合にも、マシン・チエツク割り込みがセツト
される。どちらの条件でもマシン・チエツ
ク・レジスタ１１中でマシン・チエツク割り
込みがセツトされる。かかる割り込みは、プ
ロセツサ５からのメモリマツプ式入出力命令
によつて、またはマシン・チエツク・レジス
タ１１に０を書き込むことによつてリセツト
される。DMAおよびメモリマツプ式入出力
インターフエースは、前述のようにマシン・
チエツク・レジスタ１１がリセツトされるま
で滅勢されている。ユーザがテスト機能を外
部で実現したい場合には、テスト・ツール割
り込みもレベル７に割り当てられる。 レベル６の割り込みは、比較機能レジスタ
１２からのアドレス比較又はデータ比較割り
込みである。これにより、割り込み発生の際
に進行中のどんなレベルでもプロセツサ５中
でエラーを処理できるよう自動ベクトルが生
成される。 レベル５の割り込みは、データ遷移割り込
みであり、後で説明するように各ポート用の
ポート・インターフエース制御装置１０によ
つて一意的なベクトル値が与えられる。 レベル５の割り込みは、タイマ機能を処理
するために自動ベクトルをセツトするプログ
ラム記憶式タイマ割り込みであり、DIAC３
の割り込みよりも優先順位が高い。このタイ
マ割り込みは、タイマ割り込み肯定応答サイ
クル中にハードウエアによつてリセツトされ
る。DIAC３の割り込みもレベル４で起こ
る。割り込みを起こす可能性のある20本の各
チヤネルに対して、一意的なベクトル値が
DIAC３から供給される。20本のうちのいず
れかのチヤネルのバイト・カウントが０まで
減分され、サービスが要求されると、DIAC
が割り込む。 レベル３の割り込み。USART２のキヤラ
クタサービス割り込みにこのレベルが割り当
てられている。20本の各チヤネルに対して、
一意的なベクトル値がDIAC３から供給され
る。レベル３の割り込み肯定応答サイクル中
にDIAC３は、アクテイブな割り込み要求に
よつて優先順位最高のチヤネルに対応する一
意的なベクトル値を与える。このベクトル値
で、プロセツサ５を特定チヤネルに対して適
切なデータ転送を実現できる適当なサービ
ス・ルーチンに振り向ける。 レベル２の割り込み。USART２およびポ
ート・インターフエース制御装置１０のポー
ト・インターフエース用のレジスタにこのレ
ベルが割り当てられている。USART２また
はポート・インターフエース制御装置１０か
ら供給されるベクトル値は、割り込みの原因
を示し、どのポートが注目されているかを示
す。 レベル１の割り込みは、1/4秒タイマであ
り、1/4秒タイマのリセツトおよび割り込み
肯定応答を処理するためにプロセツサ５に自
動ベクトルを供給する。 レベル０は、通常の背景状態に対する適用
業務タスク・レベルである。 割り込みベクトル値の生成はどんな方法で
もよく、当業者には周知のものである。ベク
トル値は、プロセツサ５が、供給されたベク
トル値にもとづいて各種の割り込みを処理す
るために開始アドレスとして使用されるメモ
リ・アドレスである。 ここで第２図に戻つて、マシン・チエツ
ク・レジスタ１１についてやや詳しく考察す
る。 図に示した設計では、このレジスタ１１は
１バイト構成になつている。エラーが検出さ
れると、レジスタ１１中で一つのビツトがセ
ツトされる。プロセツサ５がバス・マスター
であり、エラーがパリテイ・エラーまたはデ
ータ転送肯定応答タイムアウト・エラーであ
る場合、レジスタ１１からのバス・エラー出
力信号で示されるバス・エラーがプロセツサ
５に提示される。DIAC３がバス・マスター
であり、エラーがパリテイ・エラー、データ
転送肯定応答タイムアウト・エラー、または
DMAタイム・アウト・エラーの場合は、レ
ジスタ１１からの出力で示されるようにマシ
ン・チエツク割り込み（レベル７）がセツト
される。プロセツサ５またはDIAC３がバ
ス・マスターであり、タイマ割り込み非リセ
ツト・エラーが発生した場合、マシン・チエ
ツク割り込みもセツトされる。DIAC３がバ
ス・マスターであり、あるエラーが検出され
ると、DIAC３へのエラー信号が活動化され
る。この設計では、マシン・チエツク・レジ
スタのビツトがセツトされると、DMA機能
がブロツクされる。プロセツサ５中で動作す
るエラー回復プログラムがすべての０を書き
込んでマシン・チエツク・レジスタのビツト
０〜３をリセツトした後でないと、DMAオ
ペレーシヨンを進め、DICA３、USART２
またはキヤラクタサービスおよびポート・レ
ジスタ割り込みを受諾することはできない。
また、バス・エラーが検出されると割り込み
禁止ラツチがセツトされる。このラツチをプ
ロセツサ５からのメモリマツプ式入出力命令
によつてリセツトした後でないと、割り込み
を再びマイクロプロセツサ５に提示すること
はできない。バイト読み取りオペレーシヨン
でレジスタ１１のビツト０〜５を読み取るこ
とができ、またバイト書き込みオペレーシヨ
ンでメモリマツプ式入出力書き込みが実行で
きる。バス・マシン・チエツク・レジスタ１
１の各ビツトは、次のように定義される。 ビツト０は、パリテイ・エラー・ビツトで
ある。RAM６またはEPROM８からの読み
取りオペレーシヨンに対するパリテイ・チエ
ツクが、このビツトをセツトする。このエラ
ーが発生したときにプロセツサ５とDIAC３
のどちらがバス・マスターであつたかを示す
ため、ビツト４がセツトされる。 ビツト１は、アクセス・エラーまたはデー
タ転送肯定応答タイムアウト・エラーであ
る。このビツトは、DIAC３によるRAM６
の保護区域への書き込み試行、監視データ・
モードでない場合のプロセツサ５による保護
RAMスペースへの書き込み、DIAC３によ
るメモリマツプ式入出力スペースへのアクセ
ス、監視データ・モードでないときDIAC３
またはプロセツサ５によるEEPROM７への
アクセス、設けられていない記憶スペースへ
の読み取りまたは書き込み、EPROM８への
書き込み、あるいは８マイクロ秒以内にプロ
セツサ５に戻らないデータ転送肯定応答など
様々な条件のもとでセツトされ、さらに
DIAC３がバス・マスターになり８マイクロ
秒以内にそのストローブを非活動化しない場
合にもセツトされる。これらのどの条件でも
ビツト１がセツトされ、このレベルのエラー
処理ルーチンが開始される。 ビツト２は、タイマ割り込み非リセツト・
ビツトである。これはレベル７でマシン・チ
エツク割り込みを発生させる。 ビツト３はDMAタイムアウト・ビツトで
ある。これは、DIAC３がバス許可信号を受
け取つて、４マイクロ秒以内にバス許可肯定
応答信号を戻さない場合にセツトされる。ま
た、DIAC３がバス・マスターとなり、２マ
イクロ秒以内にDMAオペレーシヨンを実行
しない場合にもセツトされる。 ビツト４は、上記のバス・マスター指示ビ
ツトである。このビツトは、DIAC６がバ
ス・マスターであり、エラーが検出されたと
きにセツトされる。バス・エラーが発生した
ときこのビツトが既にセツトされている場
合、それはセツトされたままとなり、マシ
ン・チエツク割り込みが処理される前にバ
ス・エラーが発生したことを示す。 ビツト５は、アクセス形式指示ビツトであ
り、このビツトがセツトされたときオぺレー
シヨンが読み取りオペレーシヨンであつたこ
と、またはこのビツトがセツトされていない
とき書き込みオペレーシヨンが試行されたこ
とを示す。 ビツト６は、この設計では使用しない。ビ
ツト７は実験室での外部テスト・ツールとし
てのみ使用されるテスト・ツール割り込みで
ある。 ソフトウエアのデバツクおよびエラー処理
用に、比較機能レジスタ１２が設けられてい
る。アドレス比較レジスタ、データ比較レジ
スタおよび機能レジスタを含むアドレス検出
アダプタが存在するが、各レジスタはすべて
比較機能レジスタ１２の内部に含まれてい
る。比較の一つが選択されたとき、レベル６
で割り込みがなされる。機能レジスタの各ビ
ツトは、次のように定義される。 ビツト８がセツトされ、下側データ・スト
ローブがアクテイブのとき、選択された比較
機能が付勢される。ビツト９がセツトされ、
上側データ・ストローブがアクテイブな場
合、選択された比較機能が付勢される。ビツ
ト10がセツトされない場合、選択される比較
機能は、プロセツサ５またはDMA用であ
る。このビツトがセツトされている場合、選
択される比較機能はDMAオペレーシヨン専
用である。ビツト11は命令取り出し時の比較
である。ビツト12はデータ取り出し時の比較
であり、ビツト13はデータ記憶時の比較であ
る。ビツト14がセツトされると、データ・パ
ターンの比較が開始され、指定したアドレス
比較中にデータ比較レジスタに含まれるパタ
ーンがデータ・バスのものと比較される。指
定されたアドレス比較および指定されたデー
タ比較が行われる場合にのみ、割り込みが発
生する。 パリテイの生成と検査。パリテイ生成装置
と検査装置は標準品であり、ダイナミツク
RAM６およびEPROM８に具備されるイン
ターフエースに設けられるが、割り込み制御
論理４がこれらのインターフエース用のパリ
テイ生成・検査装置を実現する。プロセツサ
５またはDIAC３がバス・マスターのとき、
RAM６への書き込みオペレーシヨン中に各
バイトごとに奇数パリテイが生成される。プ
ロセツサ５またはDIAC３がバス・マスター
のとき、RAM６およびEPROM８からの読
み取りオペレーシヨン中に各バイトについて
奇数パリテイが検査される。 メモリ・データの流れ。プロセツサ５と
RAM６との間のインターフエースは、16デ
ータ・ビツトと２パリテイ・ビツトからなる
18ビツト幅のインターフエースである。書き
込みオペレーシヨン中、単一バイトまたは２
バイト幅のワードからなるデータがプロセツ
サ５から記憶できる。DIAC３はUSART２
からのデータを単一バイトとして記憶する。
プロセツサ命令がバイトオペレーシヨンを指
定すると、プロセツサ５は内部の最下位アド
レス・ビツトを使つて、どのバイトが書き込
まれるかを決定し、そのバイトに対して上側
または下側データ・ストローブを出す。最下
位アドレス・ビツトが０の場合のバイトオペ
レーシヨンでは、上側データ・ストローブが
出され、そのビツトが１の場合は、下側デー
タ・ストローブが出る。書き込みオペレーシ
ヨンがDIAC３からのDMA書き込みオペレ
ーシヨンときは、システム制御論理回路が
DMAオペレーシヨンに対する最下位アドレ
ス・ビツトの状態をデコードし、最下位ビツ
トが０であれば上側データ・ストローブを、
またそのビツトが１であれば下側データ・ス
トローブを生成する。すなわち、バス許可肯
定応答信号のステータスだけによつて、各書
き込みオペレーシヨンでプロセツサ５と
DIAC３のどちらがバス・マスターであつた
かが決定できる。 先に示唆したように、プロセツサ５は監視
データ・モードのときだけ、メモリ中のメモ
リマツプ式入出力スペースにアクセスでき
る。DIAC３はプロセツサ５のメモリマツプ
式入出力スペースにアクセスできないので、
DIAC３がメモリマツプ式入出力スペースに
アクセスを試みると、マシン・チエツク・レ
ジスタ１１のビツトが１にセツトされる。保
護スペースへの違反書き込みを試みた場合、
書き込みオペレーシヨンはブロツクされ、ア
ドレス位置にあるデータは変更されない。 読み取りオペレーシヨン。データはプロセ
ツサ５によつて単一バイトまたは２バイト・
ワードとして読み取ることができる。DIAC
３は、単一バイトのみを読み取る。この場合
も、内部の最下位アドレス・ビツトを使つ
て、どのバイトが読み取られるかを決定し、
プロセツサ５がそのバイトに対するデータ・
ストローブを出す。DIAC３で制御される
DMA読み取りオペレーシヨンのときは、メ
モリ制御論理回路がデータの１バイトをデー
タ・バスに載せ、DIAC３が受信アドレス・
カウンタ中の最下位アドレス・ビツトの状態
にもとづいて上側または下側データ・バイト
を選択する。 USARTインターフエース。第３図には所
与のポートに対するUSARTのインターフエ
ースが示してある。ポート用のEIAレシーバ
は、どのインターフエース線信号が処理中で
あるかに応じて、２つのセクシヨンに分かれ
る。ポート・インターフエース制御装置１０
は、USART２がデータ・セツト作動状態
（DSR）およびリング・インジケータまたは
受信データ（RD）などの受信信号を処理す
るのを助ける。 USART２は、受信データ、送信クロツ
ク、受信クロツク、送信可（CTS）および
受信線信号検出（RLSD）信号を受け取る。
EIAレシーバ回路は、例示として２ブロツク
に分けてあるだけであり、各ポートのEIAイ
ンターフエース中のすべての標準受信信号ピ
ンを含んでいることを理解されたい。同様に
送信またはEIAドライバについては、ポー
ト・インターフエース制御装置１０は、第３
図に示すようにある種の信号をEIAドライバ
に与え、USARTは必要な残りの信号をドラ
イバに与える。プロセツサ５およびDIAC３
側からのポート・インターフエース制御装置
１０およびUSART２へのインターフエース
は、システム・データ・バス、システム・ア
ドレス・バスおよび第３図の左側に示す様々
な要求線と制御線を介している。次にそれら
について少し詳しく説明する。 USART２チツプ選択信号は、第３図に示
すようにチツプ付勢線を含んでいる。第６図
に示すように５個のUSARTが使われている
ので、異なる５本のチツプ選択線１−５が使
用される。これらは第６図には示しておら
ず、２個のポートを処理するのにUSARTが
１個あればよいので、第３図に１つだけ示し
てある。第２のポートに対するUSARTの接
続は、簡単のため第３図に示していない。プ
ロセツサ５がUSART２に対するメモリマツ
プ式入出力機能が実行したい場合、システム
制御論理回路が選択された個別のUSART２
の読み取りまたは書き込みオペレーシヨンの
ためにUSART２を選択するチツプ付勢線を
活動化する。DIAC３がDMAオペレーシヨ
ンを実行するときは、やはりシステム制御論
理回路が選択された付勢線を活動化する。第
１図のDIAC３からプロセツサ５へのバス許
可肯定応答信号がアクテイブのときは、
DIAC３がUSARTチツプ付勢線を制御する。 チヤネルＡ／Ｂ選択線は、ポート付勢信号
である。これは、USART２でサービスされ
る２本のチヤネルのどちらを読み取りまたは
書き込みオペレーシヨンで処理するかを選択
する分岐信号である。たとえば、その信号が
正のとき、USART２でサービスされる２本
のうちのチヤネルＡが選択される。信号が負
のときは、チヤネルＢが選択される。第３図
には前述のように１本のチヤネルしか示して
ない。プロセツサ５がバス・マスターであ
り、USART２を選択するためにメモリマツ
プ式入出力機能を実行したいとき、システ
ム・アドレス・ビツト２が第３図のＡ／Ｂ選
択線にゲートされる。DMAオペレーシヨン
では、DIAC３が選択すべきチヤネルを識別
する信号を出すとき、この信号はDIAC
Ａ／Ｂ信号であり、すなわち第３図のポート
Ａ／Ｂ信号である。簡単のため、第３図で
USART２に接続されているものとして示し
てある制御線は、第６図には示してないが、
第３図からわかるように第６図でもDIAC３
から制御ラインが出ていることを理解された
い。この場合も、DIAC３からプロセツサ５
へのバス許可肯定応答信号がアクテイブな場
合、DIAC３がチヤネル選択を制御する。 データ／制御選択信号も第３図のUSART
２に供給される。これは、選択された
USART２を使つて行われるオペレーシヨン
のタイプを定義する分岐信号である。正なら
データオペレーシヨンを示し、負なら制御オ
ペレーシヨンを示す。正の信号は、読み取り
オペレーシヨンが実行されるとき受信デー
タ・バツフアが選択されることを示す。正の
信号は、書き込みオペレーシヨンが実行され
るとき送信データ・バツフアが選択されるこ
とを示す。負の信号は制御オペレーシヨンを
示すプロセツサ５がバス・マスターの場合、
システム・アドレス・ビツト１がデータ／制
御線にゲートされる。DIAC３がバス・マス
ターの場合、そのオペレーシヨンは、
USART中の受信データ・バツフアの読み取
りオペレーシヨンまたは送信データ・バツフ
アの書き込みオペレーシヨンであると解釈さ
れる。バス許可肯定応答がアクテイブでない
とき、プロセツサ５がバス・マスターであ
り、データ／制御選択はUSART選択オペレ
ーシヨン中システム・アドレス・ビツト１の
状態によつて直接制御される。 読み取りオペレーシヨンの場合、第３図に
示す読み取り信号は、USART２が選択され
てUSARTバス・ドライバを付勢するとき、
読み取りオペレーシヨンを示す。USART２
がそのとき割り込みを要求している中で最高
の優先順位を有するものであるとき、レベル
２の割り込み肯定応答サイクル中、この信号
により、割り込みベクトルはUSART２から
バス上にゲートされる。優先順位はUSART
の位置によつて決まる。読み取りと書き込み
が一致するときは、リセツトと解釈される。 書き込みオペレーシヨン。第３図に示した
この書き込み信号は、USART２が選択され
るとき書き込みオペレーシヨンを示す。先に
説明した特別レベル２のUSART割り込み要
求は、ポート・インターフエース制御装置１
０によつて供給されるものとして示してあ
る。この割り込み要求信号は、いずれかの
USART２がアクテイブなレベル２の割り込
み要求をもつとき、割り込み制御論理４への
分岐信号として活動化される。またレベル２
の割り込みサイクルに肯定応答するため、
USARTのレベル２の割り込み肯定応答
IACKがポート・インターフエース制御装置
１０およびUSART２に供給される。IACK
サイクル中、優先順位が最高のUSART２ま
たは待機中のレベル２の割り込みをもつポー
トのポート・インターフエース制御装置１０
は、システム制御論理回路がUSART２の読
み取り信号を活動化するとき、USART２ま
たはポート・インターフエース制御装置１０
によつてベクトル値をシステム・データ・バ
スの下位バイトに載せる。USART２からの
割り込み「付勢アウト」信号は、優先順位が
次に低いUSART割り込み「付勢イン」信号
に接続されている。この相互接続は第３図に
は示してないが、割り込みを有する優先順位
のより高い装置が優先順位のより低い装置か
ら割り込みを禁止するか、または割り込みが
ない場合それらの装置を付勢するようなデイ
ジー・チエーンオペレーシヨンを形成するの
に使われる。USART５は、任意的に最高の
優先順位を割り当てられ、ポート・レジスタ
は、レベル２の割り込みに関するチエーンの
最低末端に接続されている。割り込み付勢線
またはチツプ付勢線が、DIAC３から
USART２に供給される。この信号は、優先
順位がより高い他のUSART２が、サービス
中または要求中の割り込みをもつことを示
す。この信号は正でアクテイブであり、上記
の割り込みデイジー・チエーンを形成するの
に使われる。優先順位が最高のUSART２
は、その割り込み「付勢イン」が＋５ボルト
の論理レベルに接続されている。優先順位が
最高のUSARTが待機中の割り込みをもつ場
合、上記のように、デイジー・チエーンに関
する割り込み「付勢アウト」相互接続を活動
化しない。待機中の割り込みをもたない場
合、このピンを活動化して、現在の割り込み
に関して優先順位が次に低いUSART２を付
勢する。 システム・データ・バスのビツト０−７
も、USART２およびポート・インターフエ
ース制御装置１０に接続されている。ポー
ト・インターフエース制御装置１０のポー
ト・レジスタも図には示してないが、このバ
スの下位バイト位置に直接接続されている。
USARTのインターフエースでは、パリテイ
は使用しない。しかし、このデータ・バス
は、16データ・ビツトと２パリテイ・ビツト
を含む18ビツト幅の双方向分岐バスである。
下位バイトは、奇数アドレスをアドレスする
とき使用され、ビツト０−７と下位パリテイ
を含んでいる。ビツト０は、下位バイトの最
下位ビツトであり、ビツト７は最上位ビツト
である。上位バイトは、偶数アドレスをアド
レスするとき使用され、ビツト８〜15とデー
タ用の上位パリテイを含んでいる。ビツト８
は上位バイトの最下位ビツトであり、ビツト
15は最上位ビツトである。テータ・バスは、
正でアクテイブである。プロセツサ５から
USART２へのメモリマツプ式入出力書き込
みオペレーシヨン中、データ・バスがプロセ
ツサ５によつてドライブされる。プロセツサ
５からUSART２へのメモリマツプ式入出力
読み取りオペレーシヨン中、データ・バスの
下位バイトがUSART２でドライブされる。
レベル２の割り込みに関する割り込み肯定応
答サイクル中、USART２またはポート・イ
ンターフエース制御装置１０のデータ・レジ
スタが、割り込みベクトル値をデータ・バス
の下位バイトに載せる。レベル５の割り込み
の割り込み肯定応答サイクル中、ポート・イ
ンターフエース制御装置１０が、その割り込
みベクトル値をデータ・バスの下位バイトに
載せる。 ポート・レジスタ。ポート・レジスタは、
10個の各ポートがEIA RS232インターフエ
ース信号ならびにデータ遷移の検出、デー
タ・セツト・レデイ遷移の検出、リング・イ
ンジケータ遷移の検出、およびUSART２で
供給されない関連する割り込みベクトル値の
生成などの機能を提供するために、システム
制御論理回路に含まれている。これらのレジ
スタは、ポート・インターフエース制御装置
１０の形で実現されており、レジスタ自体は
図に示してないが、下記のビツトを含んでい
る。 ビツト０は、RA232インターフエース・
レシーバからのデータ・セツト・レデイ信号
である。このビツトは読み取り専用でもよ
い。ビツト１は、EIA RS232インターフエ
ースから受け取つたリング・インジケータ・
ビツトであり、読み取り専用ビツトである。 ビツト２は、EIA RS232インターフエー
スに向けられるテスト要求である。プロセツ
サ５はこのビツトを書き込んだり読み取つた
りすることができ、それが１にセツトされる
と、インターフエースに対してテスト要求が
活動化される。システム・リセツトによつ
て、このビツトが０にセツトされる。 ビツト３は、データ速度選択信号である。
この信号はEIA RS232インターフエースに
向けられるもので、プロセツサ５により読み
取りまたは書き込み可能である。このビツト
が１にセツトされると、EIA RS232インタ
ーフエースに対してデータ速度選択が活動化
され、システム・リセツト信号によつて、こ
のビツトが０にセツトされる。 ポート・レジスタのビツト４は、データ端
末レデイ信号である。この信号はEIA
RS232インターフエースに向けられる。これ
も読み取りまたは書き込み可能である。この
ビツトが１のとき、EIAインターフエースに
対してデータ端末レデイ信号がアクテイブで
ある。やはりシステム・リセツトによつて、
このビツトがリセツトされる。 ビツト５は、外部クロツク制御ビツトであ
る。このレジスタ・ビツトは、EIA RS232C
インターフエースでの外部クロツク信号のゲ
ーテイングを選択するのに使われる。このビ
ツトも、プログラムで読み取りおよび書き込
むことができる。１にセツトされると、遷移
クロツクがEIA RS232インターフエースか
らUSART２の送信クロツク・ピンの入力部
にゲートされる。このビツトが０のとき、
EIA RS232インターフエースのピン１５か
らの送信クロツクがゲート解除され、次に
USARTをその送信クロツク・ピンにクロツ
クをもたらすようにプログラミングすること
ができる。これによつて、EIA RS232イン
ターフエースにクロツクを供給するような端
末装置の直接接続が可能になる。ビツト５
も、システム・リセツトによつて０にセツト
される。 ビツト６は、モデムの制御による遷移割り
込みレデイ信号である。このビツトがセツト
されると、データ・セツト・レデイ・ビツト
に遷移が起こつたとき、またはリング・イン
ジケータ・ビツトがオフからオンに変つた場
合に、レベル２の割り込みがセツトされる。
このビツトは、プロセツサ５のプログラムで
書き込みまたは読み取りすることができ、シ
ステム・リセツトによつて０にセツトされ
る。 ビツト７はデータ遷移割り込み可能信号で
ある。このビツトが１にセツトされると、
EIA RS232C受信データ線で遷移が起こつた
とき、レベル５の割り込みがセツトされる。
このビツトはプログラムで書き込みまたは読
み取ることができ、リセツトによつて０にセ
ツトされる。 また、ポート・インターフエース装置１０
には、ステータス変更ポート・レジスタが含
まれている。このレジスタは、システム制御
論理回路に供給できる受信データ遷移、デー
タ・セツト・レデイ遷移、およびリング・イ
ンジケータのオフ・オン遷移によつて起こる
割り込みのステータスを供給する。１バイ
ト・レジスタは、ポート・インターフエース
制御装置１０でサービスされる２個のポート
のステータスを与える。各ビツトは、次の形
をとる。 ビツト０は、ポートＢに対する「データ・
セツト・レデイ」（DSR）オフ・オン遷移で
ある。ビツト１は、ポートＢの「データ・セ
ツト・レデイ」オン・オフ遷移であり、ビツ
ト３はポートＢのデータ遷移である。ビツト
４は、ポートＡの「データ・セツト・レデ
イ」オフ・オン遷移であり、ビツト５はポー
トＡの「データ・セツト・レデイ」オン・オ
フ遷移である。ビツト６はポートＡのリン
グ・インジケータ・オフ・オン遷移であり、
ビツト７はポートＡのデータ遷移である。 プロセツサ５は、ポート・インターフエー
ス制御装置１０のレジスタを読み取りまたは
書き込むことができ、レジスタ中の選択され
たビツトを単独でリセツトできるように、マ
スクオペレーシヨンで各レジスタをリセツト
できる。プログラムは、マスクの下で各ビツ
トをリセツトして、これらの遷移によつて起
こる割り込みをリセツトしなければならな
い。これによつてそのレジスタに含まれるか
又はレジスタが実際にリセツトされるときに
起こる他の非同期割り込みに影響を与えず
に、ある割り込みをリセツトすることが可能
になる。 これで第６図から第３図までに示した本実
施例のオペレーシヨンと制御の詳細および概
要の説明は終わる。この設計の中心は、サー
ビスとオペレーシヨンに大きなフレキシビリ
テイを与えるシステム制御論理回路および
DIAC３である。本明細書の各所で指摘する
ように、第６図に示すように設けられた20本
の各チヤネル上でのデータ転送手段は、プロ
グラマが個別にメモリマツプ式入出力キヤラ
クタサービス割り込みモードまたは直接メモ
リ・アクセスモードのいずれをも選択するこ
とができる。DMAモードを選んだ場合、さ
らに次の選択レベルを選んで、DMAによつ
て転送される各キヤラクタについてプロセツ
サに割り込みをかけるかどうか決定すること
ができる。DMAオペレーシヨンは、DIAC
３で制御される。DIAC３は、USART２か
らRAM６からUSART２に一時に１つのキ
ヤラクタを転送するように指令する。
USART２は、その受信バツフアがあるキヤ
ラクタを含むとき、受信DMA要求を活動化
する。USARTは、その送信バツフアが空の
とき、送信DMA要求を活動化する。DMA
要求は、プログラマがどのように構成を選択
したかに応じて、DIAC３によつてDMA要
求、割り込み要求またはその双方として処理
される。各ポートは、受信チヤネルと送信チ
ヤネルをもつており、これらのチヤネルは、
DMA転送モードまたは割り込みモードで動
作し、プロセツサ５にメモリマツプ式入出力
操作によつてキヤラクタを転送することを合
図するように、個別に構成できる。チヤネル
がDMAモードで動作するとき、制御プログ
ラムはそのチヤネルの起点アドレスとバイ
ト・カウントを開始する。DIAC３は、受信
バイト・カウントが０になつたとき、または
送信バイト・カウントが０になつたとき、割
り込みによつてプロセツサ５に合図する。フ
アイル・メツセージの終りを受け取ると、上
流のUSARTは、終了割り込みによつてプロ
セツサ５にメツセージが完了したと合図す
る。データ・ブロツク全体が下流USARTで
組み立てられたとき、プロセツサ５はDIAC
３に、RAMにおいて指定されたバツフア・
アドレスから上流送信を開始するように指令
する。DIAC３は、プロセツサ５からのメモ
リマツプ式入出力オペレーシヨンによつて制
御されセツトされる。 先に指摘したように、USARTは接続され
ているモデムまたは局所接続されている端末
装置とのプロトコル・インターフエースを維
持するが、プロセツサ５中で動作する制御プ
ログラムは、希望に応じてプロトコル変換、
集線およびデータオペレーシヨン機能を実行
する。 D3 多重ポート通信システム 第４図（すなわち第４Ａ図および第４Ｂ図）
は、多重ポート通信アダプタの無走査式
（scanless）の通信コントローラ（以下、単に
「通信コントローラ」という）のシステム・バ
スとの接続を行うため付加的なインターフエー
ス制御論理を設けた本発明の実施例である。こ
れは、すなわち、多重ポート通信アダプタ、通
信コントローラ、およびこれらを接続するイン
ターフエース制御論理から成る多重ポート通信
システムである。この構成によれば、多重ポー
ト通信アダプタを他の通信コントローラのシス
テム・アドレス・バスおよびシステム・デー
タ・バスに接続することができる。これを制御
するプログラムはEPROM８およびRAM６に
入つている。 通信コントローラは、16個までの接続インタ
ーフエースを有する。したがつて複数の多重ポ
ート通信アダプタをこれに接続すれば、システ
ム全体ではさらに多くのポートがサービスされ
る。たとえば、８ポート式の多重ポート通信ア
ダプタを16個つなぐと、128個のポートをサー
ビスできる多重ポート通信システムが提供され
る。 かくして本実施例は多重ポート通信アダプタ
のプロトコル変換機能および集線機能の負担を
なくした通信コントローラのための新しいアー
キテクチヤを提供する。 こうした新しいアーキテクチヤにおいては、
競合するDMA要求および割り込み要求の調
停、ポートのアクセスに関するDMA制御と割
り込み制御、および各チヤネルのモードの選択
は、多重ポート通信アダプタで全て処理するこ
とができる。さらに、多重ポート通信アダプタ
のRAMまたは通信コントローラのRAMから
読み取りまたは書き込みをDIACに指令でき、
いずれの機能も、プロセツサ５または通信コン
トローラ中に常駐するプロセツサへの割り込み
を伴つてまたは伴わずに実行することができ
る。すなわち、各受信チヤネルおよび送信チヤ
ネル毎に少くとも５種のキヤラクタサービスモ
ードをプログラム制御下で選択できるのであ
る。プログラムは、第４図に示すように通信コ
ントローラに接続するために必要なインターフ
エース制御論理１５を含めて構成されている多
重ポート通信アダプタに常駐している。 キヤラクタサービスモードを列挙すると、プ
ロセツサ５の割り込みなしに単にDMAにより
USARTの受信バツフアから多重ポート通信ア
ダプタのRAM（以下、本節においては説明の
都合上、多重ポート通信アダプタのRAMを特
に「ローカルRAM」、通信コントローラ側の
RAMを特に「メインRAM」を区別する場合
がある）６に転送すべき受信キヤラクタに関す
る直接メモリアクセスモード、プロセツサ（以
下、本節においては説明の都合上、通信コント
ローラ側のプロセツサを特に「主プロセツサ」
という場合がある）の割り込みなしにUSART
の受信バツフアから通信コントローラのRAM
（メインRAM）に転送すべき受信キヤラクタ
に関する直接メモリアクセスモード、プロセツ
サ５に割込み指示を与えて且つDMAにより
USARTの受信バツフアからローカルRAM６
に転送すべき受信キヤラクタに関する直接メモ
リアクセスモードがある。この他、通信コント
ローラの主プロセツサに割込みを与えて且つ
DMAによつてUSARTの受信バツフアから通
信コントローラのメインRAMに転送すべきキ
ヤラクタに関する直接メモリアクセスモードが
ある。さらに、DMAを全く使わず、プロセツ
サ５に割り込みを与えて割り込みサービス・ル
ーチンを呼び出し、メモリマツプ式入出力オペ
レーシヨンでUSARTにサービスしてUSART
の受信バツフアを読み取るモードである。以上
は、USARTの受信チヤネル用のものである
が、送信チヤネルに対してもこれらと同じモー
ドがある（ただしデータの転送の方向は以上に
列記したものと逆になる）。 DIAC３によつて高い融通性が得られるの
で、プラグラマはハードウエアから最大限のパ
フオーマンスが得られるように128本の通信チ
ヤネルの各々のオペレーシヨンをカストマイズ
することができる。たとえば、所与のポートを
調歩式で動作させる場合、プログラマは、その
ポートの受信チヤネルが各キヤラクタを受け取
つたときプロセツサ５に割り込むよう動作させ
ることが選択できる。それによつて、プロセツ
サ５が受信エラーを監視し、必要ならキヤラク
タを一時に一つずつ新しいフオーマツトまたは
プロトコルに変換することができる。同じポー
トに関する送信チヤネルを、DMAモードで動
作するようにプログラミングして、完成したメ
ツセージが送信されるまでプロセツサ５に割り
込むことなく、アウトバウンド・メツセージを
直接送信して、プロセツサのサイクル効率の高
いアウトバウンド高速オペレーシヨンを実行す
ることができる。この方法により、どちらかの
プロセツサに割り込みをかけて、またはかけず
に、プログラムによつて20本の任意のチヤネル
によるデータ転送をメモリマツプ式入出力また
はDMAのいずれにも個別的に選択することが
できる。 通常コントローラを含むデータ流れの構成 通信コントローラを接続した多重ポート通信
システムのデータ流れば、基本的に今まで多重
ポート通信アダプタについて説明したものと同
じであるが多重ポート通信システムではその他
に、データを多重ポート通信アダプタから通信
コントローラ中のメインRAMに転送すること
ができる。DIAC３またはプロセツサ５が、そ
のローカルRAM６または通信コントローラ中
のメインRAMをアドレス指定することができ
る。どちらのRAMにアドレスするかの選択に
は、アドレス・ビツト23を使う。多重ポート通
信アダプタのマシン・サイクル中でアドレス・
ビツト23が活動化される場合、インターフエー
ス制御論理１５は、通信コントローラの調停回
路へのDAM要求を活動化する。通信コントロ
ーラの主プロセツサは、バス・マスター権を優
先順位順に多重ポート通信アダプタに与え、イ
ンターフエース制御論理１５が、通信コントロ
ーラメインRAMとの間での転送を指令する。
データを直接USART２から多重ポート通信ア
ダプタのローカルRAM６にまたはそのローカ
ルRAMから通信コントローラのメインRAM
またはメインRAMから転送させる能力もあ
る。データの転送は、またDIAC３またはプロ
セツサ５の制御下で実行できる。以下の説明で
は、多重ポート通信アダプタのことを単にアダ
プタという。 システム・データの流れの開始 多重ポート通信システムにおける各アダプタ
は、通信コントローラのメインRAMにそれぞ
れ通信域をもつている。通信域は、各アダプタ
用の装置ステータス・ワード（DSW）と装置
制御ワード（DCW）を含んでいる。メイン
RAM中でのDCWとDSWの位置は、通信コン
トローラのポート階層中でのアダプタの物理的
位置によつて決まる。通信コントローラがリセ
ツトされると、それによつて制御プログラムが
動作して、導入されている各アダプタ用の
DSWとDCWを初期設定する。DCWは、通信
コントローラの主プロセツサのマイクロコード
によつて作成され、アダプタのプロセツサ５に
よつて読み取られる。DCWは、コマンド・バ
イトとアウトバウンドバツフアアドレスと、イ
ンバウンドバツフアアドレスと、コマンドによ
つて変わるその他のフイールドとを含んでい
る。DSWはプロセツサ５中で動作するアダプ
タのマイクロプロセツサ・コードによつて作成
される。プロセツサ５のステータス、データ受
信の品質、現実行シーケンス、およびデータ転
送用に使われた最後のバツフアのアドレスを報
告するフイールドは、プロセツサ５によつて作
成される。プロセツサ５が通信コントローラか
らの割り込みを検出すると、DCWを制御ユニ
ツトのメインRAM中のそれに割り当てられた
通信域からDMAによつてそれ自体のメモリま
たはレジスタに転送し、次にコマンド・バイト
を問合わせる。 考えられる多数のコマンドのうちの一つは、
初期プログラム・ロード（IPL）コマンドであ
る。このコマンドは、通信コントローラのメイ
ンRAMからのDMA転送を使つて、アダプタ
にそのオペレーシヨンコードの初期設定と行わ
しめる。IPLコード用のメインRAMの起点ア
ドレスは、初期設定時に通信コントローラのプ
ロセツサで作成されるDSWに含まれる。 あるコマンドが実行されると、プロセツサ５
は、DMA転送によつて通信コントローラのメ
インRAM中のその関連するDSWに終了ステー
タスを書き込む。 要するに、通信コントローラの主プロセツサ
中で動作するマイクロコードがDCWを作成し、
次にプロセツサ５に割り込む。プロセツサ５
は、DMAオペレーシヨンによてDCWを読み
取る。プロセツサ５のマイクロコードは、
DMA書き込みオペレーシヨンでDSWをメイン
RAMに書き込み、次に通信コントローラの主
プロセツサに割り込む。通信コントローラの主
プロセツサは、そのメインRAMからDSWを読
み取る。したがつて、プロセツサ５と通信コン
トローラの主プロセツサは、個々の各アダプタ
に割り当てられた通信域を介して互いに通信で
きる。 データ・バツフア データ・バツフアはDCW中でアドレスされ、
通信ユニツトのメインRAMに常駐している。
これらのバツフアは、DMA転送を使つてプロ
セツサ５からアドレスされる。バツフアのサイ
ズは、この設計では制御用接頭部を含めて288
データ・バイトに固定されている。それよりも
大きなブロツクを送信または受信する場合、通
信コントローラの主プロセツサへの要求によつ
て、プロセツサ５に複数のバツフアを設けるこ
とができる。各バツフアの始めの接頭部フイー
ルドは、所有タスク識別、順方向ポインタ、デ
ータ開始オフセツトおよびバイト・カウントを
含んでいる。順方向ポインタの内容が正の場
合、プロセツサ５が送信しなければならない
（または受信できる）チエーン中の次のバツフ
アのアドレスを供給する。データ開始オフセツ
トは、データがそのバツフアの初期アドレスな
いし先頭アドレス以外の所から始まることがで
きるようにし、プロトコル変換の必要に応じて
のライン・プロトコル制御キヤラクタの接頭部
としてスペースを残す。 DCWコマンド プロセツサ５が通信コントローラからの割り
込みを検出すると、DCWの割り当てられた通
信域からDMAによつて転送し、コマンド・バ
イトを問い合わせなければならない。実行され
るコマンドの例は、次の通りである。 書き込み。その最初のアドレスがDCW中に
現われるようなバツフアの内容が、通信線に送
出される。バイト数は、バイト・データ・カウ
ントで指定される。 読み取り。アダプタは受信するように条件付
けられ、結果として得られるデータがDCW中
で識別されるバツフアに記憶される。記憶され
るバイト数は、データ・カウントまたはブロツ
ク検出の終りのどちらか先に起こつた方によつ
て制限される。 インターフエース制御論理 ここでは、第４図の直接メモリ・アクセス／
メモリマツプ式入出力インターフエースと、ア
ダプタを通信コントローラバスに接続するため
のインターフエース制御論理１５について説明
する。 通信コントローラのDMAバスは、そのメモ
リと接続されているアダプタとの間に18ビツト
（16データ・ビツト＋２パリテイ・ビツト）の
双方向データ・バスを提供する。このインター
フエースではバイトまたはワード（２バイト）
転送をサポートする。 DMAデータ・バスの保全性は、データ・バ
スの各バイトに関連してパリテイ・ビツトを使
用することによつて保証される。正しいパリテ
イは、必ず奇数である（すなわち各バイトにつ
いてパリテイ・ビツトおよびデータ・ビツト
“１”の数が奇数でなければならない）。パリテ
イの生成と検査の機能は、インターフエース制
御論理１５に含まれている。 インターフエース制御論理と信号の説明 インターフエース制御論理１５は、制御コン
トローラとの間で信号をゲートするためのタイ
ミングと制御を提供する。第１４図に示したイ
ンターフエース制御部９０は、通信コントロー
ラメインRAMとの間でのデータ転送中に下記
のインターフエース信号を制御するため、トラ
イステート・ドライバ・レシーバ９にタイミン
グおよび方向制御を提供する。 データ・バス信号 データ・バスは、18ビツト（16データ・ビツ
ト＋２パリテイ・ビツト）双方向分岐バスであ
る。下位バイトは、奇数アドレスをアドレスす
る際に使い、ビツト０−７とデータの下位パリ
テイ・ビツトとを含んでいる。ビツトは下位バ
イトの最下位ビツトであり、ビツト７は最上位
ビツトである。上位バイトは、偶数アドレス
（ワード・アドレスと同じアドレス）をアドレ
スする際に使い、ビツト８−15とデータの（上
位パリテイ・ビツトとを含んでいる。ビツト８
は上位バイトの最下位ビツトであり、ビツト15
は最上位ビツトである。デーダ・バスは正でア
クテイブである。通信コントローラからアダプ
タへのDMA読み取りオペレーシヨン中または
メモリマツプ式入出力書き込みオペレーシヨン
中、データ・バスは通信コントローラによつて
ドライブされる。また、BMAオペレーシヨン
が進行中でないとき、データ・バスは、テス
ト・ツール・アダプタで監視できるように通信
コントローラによつてドライブされる。 アドレス・バス DMAアドレス・バスは、すべてのDMAオ
ペレーシヨンについてバス・マスタでドライブ
される分岐バスである。アドレス・バスは、メ
モリ・スペース中においてアクセスされる位置
のアドレスを含んでいる。アドレス・バスは23
ビツト・バスであり、A1がその最下位ビツト、
A23が最上位ビツトである。アドレス・バス
は、正でアクテイブである。23ビツト・アドレ
ス・バスは、上側データ・ストローブおよび下
側データ・ストローブと共に、単一バイト・ア
ドレスまたはワード・アドレスを選択するのに
使われる。データ・ストローブだけがアクテイ
ブな場合、バイトオペレーシヨンとなる。両方
のデータ・ストローブがアクテイブなとき、ワ
ード（２バイト）オペレーシヨンとなる。
DMAオペレーシヨンが進行中でないとき、ア
ドレス・バスは、テスト・ツールで監視できる
ように通信コントローラによつてドライブされ
る。このバスも、通信コントローラからアダプ
タへのメモリマツプ式入出力制御オペレーシヨ
ンに通信コントローラによつてドライブされ
る。 制御バス書き込み信号 この分岐信号は、すべての入出力オペレーシ
ヨンについてデータ・バス上での転送方向を示
すため、バス・マスターによつてドライブされ
る。DMAオペレーシヨン中、この信号が活動
化すると、データ転送がバス・マスターからメ
モリへの転送であることを示す。DMAオペレ
ーシヨン中、この信号が活動化していないと
き、データ転送がメモリからバス・マスターへ
の転送であり、読み取りオペレーシヨンに関連
するものであることを示す。DMAオペレーシ
ヨンが進行中でない場合、この信号は通信コン
トローラの制御下にある。通信コントローラ
は、書き込みオペレーシヨンを実行する際にこ
の信号を活動化する。書き込み信号は、負でア
クテイブな信号である。 レベル１割り込み信号 レベル１割り込み信号は、通信コントローラ
への待機中でレベル１の割り込みをもつアダプ
タによつてドライブされる分岐信号である。ア
ダプタは、データ割り込みまたはアダプタのマ
シン・チエツク割り込みをもつとき、この信号
を活動化する。レベル１割り込み信号は、負で
アクテイブな信号である。 レベル６割り込み信号 レベル６割り込み信号は、通信コントローラ
への待機中のレベル６の割り込みをもつアダプ
タによつてドライブされる分岐信号である。制
御割り込みをもつアダプタが、この信号を活動
化する。レベル６割り込みは負でアクテイブな
信号である。レベル１割り込み肯定応答信号
（L1IACK）L1IACKは、プロセツサ５がアダ
プタからのレベル１割り込みに対する割り込み
肯定応答サイクルを実行するとき、通信コント
ローラ中の主処理装置によつて活動化される分
岐信号である。L1IACKは、負でアクテイブな
信号である。レベル６割り込み肯定応答信号
（L6IACK）L6IACKは、プロセツサ５がアダ
プタからのレベル６の割り込みに対する割り込
みを肯定応答サイクルを実行するとき、通信コ
ントローラ中の主処理装置によつて活動化され
る分岐信号である。L6IACKは負でアクテイブ
な信号である。 バス要求／割り込み要求バス これは、各アダプタ位置に線が１本ずつ割り
当てられた、18個の信号のバスである。このバ
スは、バス要求およびアダプタ割り込みを処理
できるように多重化されている。通信コントロ
ーラ中の主プロセツサが、レベル１の割り込み
に対する割り込み肯定応答サイクルを実行する
とき、通信コントローラのシステム論理が、ア
ダプタに対するレベル１割り込み肯定応答
（L1IACK）信号を活動化する。通信コントロ
ーラ中の主プロセツサがレベル６の割り込みに
対する割り込み肯定応答サイクルを実行すると
き、通信コントローラのシステム論理が、アダ
プタに対するレベル６割り込み肯定応答
（L6IACK）信号を活動化する。L2IACKがア
クテイブのとき、アダプタが通信コントローラ
に提示されるレベル６の割り込みをもつ場合、
そのバス要求／割り込み肯定応答線を活動化す
る。L1IACKとL6IACKがアクテイブでないと
き、アダプタは、DMA要求をもつ場合、その
要求／割り込み肯定応答線を活動化する。バス
要求／割り込み肯定応答は、負でアクテイブな
信号である。 バス要求オペレーシヨン。L1IACKと
L6IACKがアクテイブでないとき、DMA要求
をもつアダプタが、そのバス要求／割り込み肯
定応答線を活動化する。バス要求／割り込み肯
定応答線は、入出力オペレーシヨンのためにバ
スの制御を要求する任意の装置によつてドライ
ブされる。アダプタは、バス要求に対するその
バス要求／割り込み肯定応答線を活動化すると
き、それがバス・マスター権を得るまでそれを
アクテイブに保たなければならない。L1IACK
またはL6IACKがアクテイブになる場合、もし
くはアダプタが滅勢される場合、バス要求を取
り下げなければならない。装置が滅勢されない
限り、バス要求を早期に取下げる必要はない。
あるバス・マスターがそのバス・マスター権を
得て、その最後のまたは唯一の転送を行う準備
ができているとき、そのバス要求信号は、それ
がアドレス・ストローブを活動化する前に滅勢
され安定でなければならない。最後の転送を完
了したバス・マスターは、進行中の転送に対す
るアドレス・ストローブを滅勢するまで、その
バス要求を再活動化する必要はない。 割り込み肯定応答オペレーシヨン。通信コン
トローラの主プロセツサがレベル１の割り込み
に対する割り込み肯定応答サイクルを実行して
いるとき、それらのアダプタに対するL1IACK
線が活動化される。通信コントローラのプロセ
ツサがレベル６の割り込みに対する割り込み肯
定応答サイクルを実行しているとき、それらの
アダプタに対するL6IACK線が活動化される。
L1IACK信号またはL6IACK信号が活動される
と、アダプタにそのバス要求をバス要求／割り
込み肯定応答バスから取り除くように合図が出
る。L1IACKがアクテイブな場合、通信コント
ローラにレベル１の割り込みが提示されたアダ
プタが、そのバス要求／割り込み肯定応答線を
活動化することになる。L6IACKがアクテイブ
な場合、通信コントローラにレベル６の割り込
みが提示されたアダプタが、そのバス要求／割
り込み肯定応答線を活動化することになる。割
り込みは、通信コントローラの調停論理回路で
コード化され、通信コントローラの主プロセツ
サに優先権を与えられた割り込みベクトル値と
して提示される。生成されるベクトル値は、ア
ダプタがL1IACKまたはL6IACK中にアクテイ
ブなそのバス許可／割り込み受入れ信号を認識
するとき、アダプタがコード化された３本の割
り込みタイプ線に載せるコードによつて決ま
る。 バス許可／割り込み許可バス これは、各アダプタ位置に１本ずつ線が割り
当てられた18個の信号のバスである。このバス
は、バス許可を処理し、割り込み中のアダプタ
にその割り込みが通信コントローラによつて受
け入れられていることを合図できるように多重
化されている。アダプタがL1IACKまたは
L6IACK中にアクテイブなそのバス許可／割り
込み受入れ信号を認識するとき、アダプタは、
コード化された割り込みタイプの線を、通信コ
ントローラに提示中の割り込みのタイプ（デー
タ割り込み、アダプタのマシン・チエツク割り
込みまたは制御割り込み）に対応して活動化す
る。アダプタはまた、割り込み線上に提示され
ている割り込みをリセツトしなければならな
い。バス許可／割り込み受け入れ信号は、負で
アクテイブな信号である。 バス許可オペレーシヨン。この信号は、その
バス・マスター権をとるはずの装置のための通
信コントローラのバス調停論理回路でドライブ
される。バス・マスター権を要求している装置
が複数個あるので、本システムではどの装置に
バスの制御を許すかを決定する調停論理回路を
設けてある。たとえば、その位置にもとづいて
優先順位を決定するスター調停法を採用する。
位置１に導入されたアダプタが、優先順位の高
いアダプタとなり、最後の位置に導入されたア
ダプタの優先順位は最低となる。バス許可は、
バス許可肯定応答およびアドレス・ストローブ
が活動化された後、またはバス許可が受諾され
なかつたことが検出されるまで、一度活動化さ
れれば非活動化されない。バス許可は、アドレ
ス・ストローブが活動化された直後に非活動化
される。これは、調停の解決およびバスの最大
利用のために最大の時間が得られるようにする
ためである。アダプタは、それがアクテイブな
バス要求をもつとき、バス許可が活動化された
ことを検出するまで、バス・マスターとしてバ
ス上のどの信号も活動化する必要がない。さら
に、アドレス・ストローブ、データ転送肯定応
答およびバス許可肯定応答は、次にバス・マス
ターがインターフエース上の信号を活動化する
前に以前のバス・マスターによつて非活動化さ
れていなければならない。 割り込み受け入れオペレーシヨン。L1IACK
またはL6IACKがアクテイブなとき、通信コン
トローラの制御論理回路は、その割り込みが肯
定応答されているアダプタに対するバス許可／
割り込み受け入れ信号を活動化する。あるアダ
プタが、L1IACKまたはL6IACKがアクテイブ
な間にアクテイブであるそのバス許可／割り込
み受け入れ線を認識すると、そのアダプタは、
通信コントローラに提示されている割り込みの
タイプ（データ割り込み、アダプタのマシン・
チエツク割り込みまたは制御割り込み）に対応
するコード化された割り込みタイプ線を活動化
する。通信コントローラ中で各アダプタからの
３種の割り込みタイプに対応する一意的な割り
込みベクトル値が生成される。アダプタは、ま
た割り込み線上に提示された割り込みをリセツ
トしなければならない。 コード化割り込みのタイプ（ビツト０〜２） これらの負でアクテイブな分岐信号は、その
割り込みが肯定応答されているアダプタによつ
て通信コントローラに提示されている割り込み
のタイプを示すようにコード化されている。あ
るアダプタが、L1IACKまたはL6IACKがアク
テイブな間にアクテイブであるそのバス許可／
割り込み受け入れ線を認識すると、そのアダプ
タは、通信コントローラに提示されている割り
込みのタイプ（データ書き込み、アダプタのマ
シン・チエツク割り込み、または制御割り込
み）に対応するコード化された割り込みタイプ
線を活動化する。通信コントローラ中で、各ア
ダプタからの３種の割り込みタイプに対応する
一意的な割り込みベクトル値が生成される。ア
ダプタはまた割り込み線上に提示された割り込
みをリセツトしなければならない。 コード化割り込みのタイプ（ビツト０〜２） これらの負でアクテイブな分岐信号は、その割
り込みが肯定応答されているアダプタによつて通
信コントローラに提示されている割り込みのタイ
プを示すようにコード化されている。L1IACKま
たはL6IACK中にバス許可／割り込み受け入れ信
号を受け取つたアダプタは、コード化割り込みタ
イプ・ビツト０、１、２にそのコード化された割
り込みタイプを載せる。割り込みのタイプは、デ
ータ割り込み、アダプタのマシン・チエツク割り
込み、およびアダプタ制御割り込みである。通信
コントローラ中のシステム論理回路が、どのアダ
プタの割り込みが肯定応答されているかおよび肯
定応答中の割り込みのタイプにもとづいて一意的
な割り込みベクトル数を生成する。割り込みタイ
プのコード化は、次の通りである。

【表】 ブ ブ ブ
バス許可肯定応答信号 バス許可肯定応答信号（BGACK）は、DMA
オペレーシヨン中にバス・マスター権を得るため
に使用される分岐信号である。バス許可肯定応答
信号は、負でアクテイブな信号である。 DMAオペレーシヨン。バス許可肯定応答信号
は、アクテイブなバス要求をもちバス許可を受け
取つたアダプタによつて活動化される信号であ
る。アダプタは、許可を受け取つた後、以前のバ
ス・マスターからのアドレス・ストーブ、
DTACKおよびBGACKが非活動化されてから自
分のBGACKを活動化する。バス許可肯定応答
は、入出力オペレーシヨンの完了までアクテイブ
に保たれなければならない。バス・マスター権、
バス許可肯定応答が非活動化されると終了する。 アドレス・ストローブ信号 アドレス・ストローブ信号は、DMAオペレー
シヨンを実行するとき、バス・マスターによつて
ドライブされる分岐信号である。DMAオペレー
シヨンの場合、アドレス・ストローブ信号は、そ
のアドレス・ストローブ信号が活動化されてから
非活動化されるまでアドレス・バス信号が有効で
安定となるように、ドライブされなければならな
い。DMAオペレーシヨンが進行中でないとき、
アドレス・ストローブは通信コントローラの制御
下にあり、通信コントローラのメモリ・サイクル
中通信コントローラによつて活動化される。アド
レス・ストローブ信号は、負でアクテイブな信号
である。 上側データ・ストローブ信号 上側データ・ストローブ信号は、単一バイトオ
ペレーシヨンが実行され、バイト上位（偶数アド
レス）バイトであるとき、バス・マスターによつ
てドライブされる。上側データ・ストローブも下
側データ・ストローブも、ワードオペレーシヨン
用に活動化される。DMAオペレーシヨンが進行
中でないとき、上側データ・ストローブは通信コ
ントローラの制御下にあり、データの上位バイト
を読み取りまたは書き込みのメモリ・サイクル
（通信コントローラのメモリ・サイクル）中、通
信コントローラによつて活動化される。上側デー
タ・ストローブは、負でアクテイブな信号であ
る。 下側データ・ストローブ信号 下側データ・ストローブ信号は、単一バイトオ
ペレーシヨンが実行され、バイトが下位（奇数ア
ドレス）バイトであるとき、バス・マスターによ
妻てドライブされる。下側データ・ストローブも
上側データ・ストローブも、ワードオペレーシヨ
ン用に活動化される。DMAオペレーシヨンが進
行中でないとき、下側データ・ストローブは通信
コントローラの制御下にあり、データの下位バイ
トを読み取りまたは書き込みのメモリ・サイクル
中、通信コントローラによつて活動化される。下
側データ・ストローブは、負でアクテイブな信号
である。 データ転送肯定応答信号 データ転送肯定応答信号は、入出力オペレーシ
ヨン中にスレーブ装置（記憶制御装置、システム
メモリマツプ式入出力論理回路またはアドレスさ
れたアダプタ）によつてドライブされる分岐信号
である。これは、DMAオペレーシヨン中のアダ
プタと通信コントローラのメモリ・システムとの
間での非同期オペレーシヨン、および主プロセツ
サのメモリマツプ式入出力オペレーシヨン中の主
プロセツサとアダプタとの間での非同期オペレー
シヨンを考慮したものである。書き込みオペレー
シヨンの場合、データ転送肯定応答はスレーブ装
置がインターフエース上で情報を補捉し、オペレ
ーシヨン進行可能であることを示す。読み取りオ
ペレーシヨンの場合、データ転送肯定応答は、ス
レーブ装置がデータをデータ・バスに出し、オペ
レーシヨン進行可能であることを示す。DMAオ
ペレーシヨン中、スレーブ装置は通信コントロー
ラの記憶制御装置であるから、データ転送肯定応
答はこの記憶制御装置より供給される。通信コン
トローラからアダプタへのメモリマツプ式入出力
の読み取りサイクルまたは書き込みサイクル中、
アドレスされるアダプタがスレーブ装置となるの
で、通信コントローラにデータ転送肯定応答信号
を供給しなければならない。データ転送肯定応答
は一度活動化されると、アドレス・ストローブが
アクテイブな間アクテイブでなければならず、ア
ドレス・ストローブが非活動化されると非活動化
しなければならない。データ転送肯定応答信号
は、負でアクテイブな信号である。 エラー信号 エラー信号は、記憶制御システム論理回路でド
ライブされる分岐信号である。エラー信号は、次
のうちの一つを示す。 アダプタから受け取つたデータのパリテイの誤
まり。 導入されていない記憶装置への読み取りまたは
書き込み。 ROSへの書き込み。 バス許可を受け取つたアダプタが２マイクロ秒
以内にバス許可肯定応答で応答しなかつたことに
よるタイムアウト条件。 アダプタがタイムアウト期間内にそのストロー
ブを非活動化しなかつたことによるタイムアウト
条件。 読み取りオペレーシヨンで２重ビツト・エラー
が検出されるか、またはバイト書き込みオペレー
シヨンに対する読み取り−修正−書き込みサイク
ルの読み取り部分の間に２重ビツト・エラーが検
出されたこと。 アダプタがRAMの記憶保護域への書き込みを
試行するか、または通信コントローラのメモリマ
ツプ式入出力域へのアクセスを試行する場合に生
ずる記憶保護違反。 エラー信号は、アクテイブなバス・マスタによ
つて入力として単に検出されなければならない。
エラー信号を検出したバス・マスターは、それが
通信コントローラに対するインターフエース上で
活動化した信号を滅勢しなければならない。エラ
ー信号は、データ転送肯定応答信号が活動化され
る前またはそれと同時に活動化される。エラー信
号は、負でアクテイブな信号である。 システム・リセツト信号 システム・リセツト信号は、下記のいずれかの
タイプのリセツトが生ずるとき通信コントローラ
によつて活動化される負でアクテイブな信号であ
る。 電源投入リセツト メモリマツプ式入出力によつて実行されるリセ
ツト サービス・アダプタからのリセツト 操作盤からのデイスク・ダンプ・リセツト プロセツサのリセツト命令の実行 システム・リセツトは、アダプタがリセツト・
ソースであるとき、サービス・アダプタ位置にお
けるそのアダプタをリセツトしない。 メモリマツプ式入出力選択信号 これは、あるアダプタに対するメモリマツプ式
入出力オペレーシヨン中に、通信コントローラの
主プロセツサによつて活動化される負でアクテイ
ブな信号である。アダプタは、どのアダプタが選
択されまたどの機能が実行されるのかを決定する
ためアダプタ選択信号がアクテイブな間に、アド
レス・バスの下位８ビツトを解続する。 受信オペレーシヨン用インターフエース制御 メインRAMから読み取られるDCWは、DMA
データ転送中にRAMをアドレスするためアダプ
タが使用するアドレス情報を含んでいる。そのデ
ータ・バツフアは、アダプタがDMAオペレーシ
ヨン中にRAMに直接アドレスできるように、
RAM中でマツピングされている。RAMは、シ
ステム・アドレスのビツト23がRAMアクセス中
に活動化されないようアドレス・スペースに位置
指定されている。あるアダプタがDMA書き込み
オペレーシヨンを実行するとき、そのアダプタ
は、アクテイブなビツト23書き込みオペレーシヨ
ンを実行する。アクテイブなビツト23によるオペ
レーシヨンでは、インターフエース制御論理１５
のDMA要求ラツチがセツトされる。これで通信
コントローラに対するDMAバス要求が活動化さ
れる。通信コントローラの調停論理回路は、アダ
プタがアクテイブなDMAバス要求をもつ優先順
位最高のアダプタとなつたとき、そのアダプタに
対するバス許可信号を活動化する。バス要求から
バス許可までの間は、アダプタは書き込みサイク
ルに保たれ、そのアドレス・バス・データ・バス
および制御信号はアクテイブに維持される。アダ
プタがバス許可を挙け取ると、インターフエース
制御論理１５はバス許可肯定応答信号を活動化
し、続いて次のことを行う。 アダプタのアドレス・バスはDMAアドレス・
バスにゲートされる。ただし、システムRAMへ
の正しいマツピングを実行するためにビツト23は
非活動状態にされる。 アダプタの制御信号は、DMA制御信号にゲー
トされ、プロセツサのタイミング仕様に合致する
ように時間調整される。 これは書き込みオペレーシヨンなので、アダプ
タのデータ・バスはDMAデータ・バスにゲート
される。 通信コントローラの記憶制御論理回路は、シス
テムRAMへの書き込みオペレーシヨンを実行
し、RAMにデータが書き込まれるとき、アダプ
タに対するデータ転送肯定応答信号を活動化す
る。 アダプタがデータ転送肯定応答信号を受け取る
と、インターフエース制御論理１５はDMAイン
ターフエースに対する信号を逐次的に非活動化
し、アダプタのプロセツサ５は書き込みオペレー
シヨンサイクルを完了する。 ブロツクの終りを受け取るまでは、通信線から
バイトを受け取る毎に、このシーケンスが繰り返
される。 送信オペレーシヨン用インターフエース制御 あるアダプタがDMA読み取りオペレーシヨン
を実行するとき、そのアダプタは、アクテイブな
ビツト23で読み取りオペレーシヨンを実行する。
アクテイブなビツト23によるオペレーシヨンで
は、インターフエース制御論理１５のDMA要求
ラツチがセツトされる。これで通信コントローラ
に対するDMAバス要求が活動化される。通信コ
ントローラの調停論理回路は、そのアダプタがア
クテイブなDMAバス要求をもつ優先順位最高の
アダプタとなつたとき、そのアダプタに対するバ
ス許可信号を活動化する。バス要求からバス許可
までの間は、アダプタは読み取りサイクルに保た
れ、そのアドレス・バス、データ・バスおよび制
御信号はアクテイブに維持される。アダプタがバ
ス許可を受け取ると、インターフエース制御論理
１５はバス許可肯定応答信号を活動化し、続いて
次のことを行う。 アダプタのアドレス・バスはDMAアドレス・
バスにゲートされる。ただし、システムRAMへ
の正しいマツピングを実行するためにビツト23は
非活動状態にされる。 アダプタの制御信号は、DMA制御信号にゲー
トされ、プロセツサのタイミング仕様に合致する
ように時間調整される。 これは読み取りオペレーシヨンなので、インタ
ーフエース制御論理１５は、DMAインターフエ
ースからデータを受け取るように条件付けられ
る。 通信コントローラの記憶制御論理回路は、シス
テムRAMに対する読み取りオペレーシヨンを実
行し、DMAインターフエース上でデータがアク
テイブのとき、アダプタに対するデータ転送肯定
応答信号を活動化する。 アダプタがデータ転送肯定応答信号を受け取る
と、インターフエース制御論理１５はDMAイン
ターフエースに対する信号を逐次的に非活動化
し、アダプタのプロセツサは読み取りオペレーシ
ヨンサイクルを完了する。 DMA送信カウントがゼロになるまでは、通信
線にバイトを送る毎にこのシーケンスが繰り返さ
れる。 以上の説明から、プログラム記憶式に調節でき
るプロトコル・アダプタおよびポート・インター
フエースを含む多重ポート通信アダプタと無走査
式の通信コントローラと組み合わせた構成は、い
ずれもDIAC３のユニークな構造とアーキテクチ
ヤおよび制御論理に大きく依存していることが理
解されよう。DIAC３は、比較的多数のチヤネル
に対する直接メモリ・アクセスの調停と割り込み
の調停の両方を処理できる点でユニークである。
DMAモードおよび割り込みモードで多重ポート
通信の機能を実行できるアーキテクチヤ構造は、
これまでには知られていない。本実施例は、各チ
ヤネル毎に最適のデータ転送モードをシステム環
境条件の要求に合わせて個別にプログラミングで
き、プロセツサをベースとする通信システム内部
のUSART２などの複数の通信チヤネル装置との
間でデータを転送するための改良された手段を提
供する。さらに、本実施例は、サービスされる実
際の装置に対する要件を最小限にして、データ転
送を実現するための、ハードウエア効率の高いア
ーキテクチヤを提供する。 D4 DIAC３の概要 DMA／割り込み制御装置すなわち本明細書
ではDIAC３と呼ぶ制御装置は、多重ポート通
信アダプタにおける最重要部分である。通信の
分野で問題となるのは、受信装置と送信装置と
の間でデータを転送するためのメカニズムであ
る。受信装置がプロセツサのメモリであり、送
信装置が入力バツフアである場合、またはその
データ転送方向が逆の場合、データ・サービス
の一般的な２つのデータ転送モードは、キヤラ
クタ割り込みモードと直接メモリ・アクセスモ
ードである。 割り込みサービスモードでは、通信装置（典
型的な場合ではUSART）がデータキヤラクタ
の送信または受信の準備を完了すると、プロセ
ツサに割り込む。プロセツサは、装置から提示
される一意的な割り込みベクトルによつて割り
込みをかけた装置を識別した後、通常は最終的
にデータ転送オペレーシヨンを実行せしめる割
り込みサービス・ルーチンに入る。通常は、
RAMのバツフア域との間でデータを転送する
ことが望ましい。したがつて、割り込みをかけ
ている装置が受信装置の場合、主プロセツサ
は、その受信データをアクセスしてそれを適切
なRAM位置に書き込む。逆に送信装置の場合
は、主プロセツサは適切なRAM位置をアクセ
スして、データを送信装置に転送する。この機
構だと、システムの設計は比較的簡単になる
が、転送を行なうのに必要なプロセツサ・サイ
クル数の点からいうと非常に高価である。 データ転送を実現するために広く使用されて
いるもう一つの機構は、直接メモリ・アクセス
モードである。このモードでは、一般にDMA
コントローラと呼ばれる専用のプロセツサを使
用する。これは、要求されるバスの制御権を受
け取り、データを受信装置または送信装置とシ
ステムのメインRAMとの間で転送することに
より、プロセツサが連続的に関与することなく
転送を実行する。DMAコントローラは、主プ
ロセツサに割り込む前にデータ・ブロツクを転
送する。このモードは、データ・ブロツクの転
送によつて通信チヤネルを処理する場合には効
率的であるが、システムの全体的な設計が複雑
となり、融通性が低くなる。さらに、市販の
DMAコントローラで処理できるチヤネル数
は、普通２本から４と比較的少なく、本実施例
の場合のように多数のチヤネルをDMAモード
で処理する必要がある場合、その欠点が目立つ
てくる。 以上のことから、所与のチヤネルに対する最
適のデータ転送モードは、所与の時間にそのチ
ヤネルについて企図される通信の種類に依存す
ることが理解できるであろう。たとえば、チヤ
ネル１が同期データ・リンク機構（SDLC）プ
ロトコルを使つて通常は高いボーレートでデー
タを送信する場合、DMAモードが望ましい。
逆に、別のチヤネル、たとえばチヤネル５が調
歩式により比較的低いボーレートでデータを受
信するために専用のものとなつている場合、そ
のチヤネルをキヤラクタ割り込みモードでサー
ビスするのが有利である。しかしながら、所与
のチヤネルに対するデータ転送用に選ばれる機
構は、システム全体のアーキテクチヤのハード
ウエアで決まつてしまう。このため、各種の通
信チヤネル構成を処理できるように設計された
システムは、大きな制限が課される。たとえ
ば、ある適用業務で低速の調歩式装置を処理で
きるように設計された通信ポートが、高速の
SDLC型装置情報転送を処理するには全く適さ
ないことがある。さらに、独自のハードウエア
の修正を加えない限り、所与のチヤネルに対す
るデータ転送機構の動的再構成が全く不可能な
ことがある。 DIACの良好な実施例で例示されるような直
接メモリ・アクセス／割り込み制御装置が開発
されたのは、この専用的な難しい問題を解決す
るためである。このアーキテクチヤは、下記の
一般特性をもつ単一NMOS VLSIチツプに統
合される。 DIAC３は、高性能のデータ転送機構を提供
し、一時に多数の通信チヤネルを処理すること
ができる。良好な実施例では20本のチヤネルが
設けてあるが、実際にはサービスできるチヤネ
ルの数にアーキテクチヤ上の制限はない。この
アーキテクチヤは、また各チヤネルに対するデ
ータ転送量を最適にすることができ、選択的に
修正できる。さらに転送モードをいつまでも動
的に再構成できる。その上、インターフエース
が簡単なため、このDIACのアーキテクチヤ
は、良好な実施例で述べられているような現在
考えているもの以外のプロセツサをベースとす
る様々なシステムにも使用できる。このアーキ
テクチヤは、ハードウエアおよび相互接続を極
力少なくして多数の通信チヤネルをサービスす
ることができる。当業者なら理解できるよう
に、これによりコストの大幅な節約ができる。
第６図には、プログラム記憶式に調節できる多
重ポート通信アダプタ内部に常駐するDIAC３
も示してある。DIAC３へのインターフエース
は、下記のものからなる。 各通信チヤネルからの個々の要求入力が、
DIAC３に接続される。図に示したケースで
は、通信装置は、USARTと呼ばれる汎用非同
期／同期搬送受信装置である。ベンダ供給の上
記のタイプの標準USARTを使用する場合、各
USARTは、２本の受信チヤネルと２本の送信
チヤネルをサービスする。あるチヤネルがデー
タキヤラクタの受信または送信を希望すると
き、要求がUSARTによつて活動化される。も
う一種のインターフエースは、DMAオペレー
シヨン中にシステム・バスの制御権を取得する
のに使われるバス・アクセス制御である。これ
らの制御線は、DMAバス要求信号、DAMバ
ス許可信号、およびDMAバス許可肯定応答信
号からなる。図に示したシステムでは、これら
の信号は第１図のプロセツサ５と直接通信す
る。付加的なインターフエース信号は、プロセ
ツサ５にステータスを通信するための割り込み
制御と、データ転送オペレーシヨン用のアドレ
ス・データ・バスおよび制御バスである。これ
らのインターフエースは極めて簡単なので、専
用の制御論理回路に関して最小の要件で、各種
のプロセツサとUSARTに容易に収容できる。 第１図に示した設計では、システムで使う５
個のUSART２は、それぞれ受信装置２個と送
信装置２個および各チヤネル用の個別の要求線
を備えている。第６図に示すように、要求線は
DIAC３に配線され、要求０ないし要求１９と
記されている。この設計の規約によれば、奇数
番号の要求線は受信装置チヤネルからくるもの
であり、偶数番号の要求線は送信装置チヤネル
からくる。DIAC３により、DMAモードまた
キヤラクタ割り込みモードによるUSART２の
チヤネルとシステムの記憶装置（RAM、
EPROM、EEPROMまたはプロセツサ５）と
の間のデータ転送が容易になる。DIAC３は、
20本のチヤネルのうちのどれに対してもいずれ
のデータ転送モードでもサービスできるように
制御できる。主なオペレーシヨンは、所与のチ
ヤネルがデータ転送サービスを要求するとき、
要求を提示することである。次にDIAC３はそ
のチヤネルについて指定されたデータ転送モー
ドにもとづいてその要求をサービスする。 D4.1 DIAC３の詳細 第６図（すなわち第６Ａ図ないし第６Ｄ
図）は、DIAC３の良好な実施例のブロツク
図を示したものである。DIAC３は、独立し
た異なる２つの機能をもつものと考えること
ができる。第１の機能は、DMA転送モード
でデータ転送を実行することである。もう一
つの機能は、キヤラクタ割り込みモード用で
ある。第１図に示すように、ブロツク３０〜
３５は、専用のDMAプロセツサを構成す
る。ブロツク３６と３７は、専用の割り込み
プロセツサを構成する。DIAC３は、メモリ
マツプ式入出力デコーダ３８とデータ・バス
とこれら２台の基本プロセツサとの間で共用
されるシステム・インターフエース論理３９
を備えている。 入つてくる要求は、DMA要求アービタ３
０および割り込み要求アービタ３６によつて
ただちに受け取ることができる。どちらのア
ービタもプログラム可能なレジスタを含んで
いる。第７図（すなわち第７Ａ図および第７
Ｂ図）のDMA付勢レジスタ５０および第１
２図のキヤラクタ割り込み付勢レジスタ６９
によりどのチヤネルにどのデータ転送モード
でサービスするかを示す。あるチヤネルがあ
る要求線を活動化し、DIAC３がそのチヤネ
ルにDMAモードでサービスするようにプロ
グラミングされている場合、第１図のブロツ
ク３０〜３５のDMAプロセツサがその転送
を実行する。そのチヤネルがその要求線を活
動化し、それがDIAC中でキヤラクタ割り込
みモードをサービスするようにプログラミン
グされている場合、第１図のブロツクおよび
３７の割り込みプロセツサがその転送をサー
ビスする。 どのチヤネルにどの転送モードでサービス
するかの選択は、プログラマによりなされ、
第６図のEEPROM７に記憶される。 DIAC３の制御レジスタのプログラミング
は、初期設定時に第６図のプロセツサ５によ
つて行われる。プロセツサ５はEPROM８か
ら構成データを取り出し、プロセツサ５の入
出力マツプでそれらのレジスタに割り当てら
れている適切なメモリマツプ式入出力アドレ
スを使つて、割り込み付勢レジスタ６９にそ
れを書き込む。割り込み付勢レジスタ６９の
各ビツトは、単一通信チヤネル０〜１９にマ
ツピングされている。DMA付勢レジスタ中
のあるビツトがセツトされると、DMAモー
ドでサービスされる対応するチヤネルが付勢
される。同様にキヤラクタ割り込み付勢レジ
スタ中のあるビツトがセツトされると、割り
込みモードでサービスされる対応するチヤネ
ルが付勢される。 たとえば、DMA付勢レジスタ５０でビツ
ト１、５、７でセツトされた場合、チヤネル
１，５，７がDMAモードでサービスされ
る。同様に割り込み付勢レジスタ６９でビツ
ト０、９、15がセツトされた場合、それらの
チヤネルが割り込みモードでサービスされ
る。所与のチヤネルで対応するビツトがどち
らもセツトされていない場合、そのチヤネル
は全くサービスされない。これは、様々な用
途を提供するが、その主なものは故障分離ル
ーチン用である。 キヤラクタ割り込みデータ転送モードの例 キヤラクタ割り込みデータ転送モードは、
割り込みデータ転送要求が同時にあつた場合
にこれらを調停すること、プロセツサ５に単
一割り込みを提示すること、および所与のチ
ヤネル上で転送するためサービス・ルーチン
用のRAMの適切な位置にプロセツサ５を向
ける目的で、優先順位最高の要求を出してい
るチヤネルに対して一意的なベクトル値を与
えることの３つのオペレーシヨンを有する。
これらのオペレーシヨンは、第１図および第
１２図に示した良好な実施例では、次のよう
にして実現される。 要求は、各クロツク期間に第１２図のキヤ
ラクタ割り込み要求レジスタ６８で抽出され
る。アクテイブな要求をもち、対応するビツ
トがキヤラクタ割り込み付勢レジスタ６９中
でセツトされているチヤネルが、待機中のキ
ヤラクタ割り込み要求をもつものと解釈され
る。これらの要求は、キヤラクタ割り込みマ
スター付勢レジスタ７０がセツトされている
場合にキヤラクタ割り込み要求ゲート７１を
通過することができる。レジスタ７０のキヤ
ラクタ割り込みマスター付勢ビツトがリセツ
トされた場合は、どの要求もゲート７１を通
過できない。 たとえば、２本のチヤネル５と１４がキヤ
ラクタ割り込みモードでサービスされるよう
に構成されているものと仮定する。すなわ
ち、割り込み付勢レジスタ６９のビツト５と
ビツト14がセツトされており、第７図の
DMA付勢レジスタ５０のビツト５とビツト
14がリセツトされている。さらに、前述のよ
うに奇数チヤネルが受信チヤネルであると仮
定する。したがつて、チヤネル５はUSART
２からの受信チヤネルであり、チヤネル１４
はUSART４からの受信チヤネルである。さ
らに、両方のチヤネルが同時にその要求を活
動化し、レジスタ７０のキヤラクタ割り込み
マスタ付勢ビツトがセツトされているものと
仮定する。したがつて、要求は、要求提示の
次のクロツク期間にキヤラクタ割り込み要求
レジスタ６８中にラツチされる。２本のチヤ
ネルとも割り込みサービス用に付勢されるも
のであるから、割り込みラツチ７３は、第１
２図に示すようにORゲート７２の出力によ
つてセツトされる。これによつて割り込みを
プロセツサ５に渡す割り込み制御論理（第６
図）へのキヤラクタ割り込み線で活動化され
る。 第１２図のキヤラクタ割り込み要求レジス
タ６８に記憶されている要求は、優先順位エ
ンコーダ７４に通じる要求ゲートを通過す
る。優先順位エンコーダ７４は、20本の入力
線をすべて受け取り、アクテイブな要求をも
つ優先順位最高のチヤネルを表す一意的な５
ビツト・コードを生成する。このコードは、
要求番号の２進表現である。たとえば、要求
０に接続されているチヤネルは、コード
00000をもち、チヤネル１に接続されている
要求は00001となる。これをチヤネルの識別
番号と呼ぶ。優先順位のコード化は、DIAC
３への要求線の物理的接続にもとづいてい
る。大きな番号が割り当てられている要求ほ
ど、その優先順位は高くなる。この例では、
生成されるコードは２進数14で、チヤネル１
４が待機中の優先順位が最高の要求であるこ
とを表す。プロセツサ５が提示されたキヤラ
クタ割り込みに対する割り込み指定応答サイ
クルを実行するとき、第６図の割り込み制御
論理４が第１図の割り込みプロセツサおよび
第１図のシステム・インターフエース論理３
９に対するキヤラクタ割り込み肯定応答信号
を活動化する。キヤラクタIACK信号も第１
２図のキヤラクタ割り込み要求レジスタ６８
に印加される。 この信号からいくつかの効果が生じる。こ
の信号は、第１２図の優先順位エンコーダ７
４の５つの識別番号ビツトを、データ・バス
の下位５ビツト上にゲートさせる。また、割
り込みベクトル値レジスタ７５に記憶されて
いる３つのビツトを、システム・バスの下位
部の上位３ビツト（ビツト５、６、７）にゲ
ートさせる。これは、チヤネル１４に対する
割り込みベクトル値を表す。 さらに、キヤラクタ割り込み肯定応答信号
が活動化すると、割り込み要求レジスタ６８
が凍結される。すなわち、現在の状態でロツ
クされる。 割り込み肯定応答サイクルは完了するま
で、要求は要求ゲート７１中にはロードされ
ない。このため、ベクトル値はプロセツサ５
による読み取り中にデータ・バス上で変化す
ることが防止される。たとえば、チヤネル１
５がこのサイクル中にその要求線を活動化す
る場合、チヤネル１５の方がチヤネル１４よ
りも優先順位が高いので、データ・バス上に
ゲートされた５つの識別番号ビツトが変化す
ることになる。このようにベクトル値がその
バス上で安定なとき、第１図のシステム・イ
ンターフエース論理３９は、データ転送肯定
応答信号を活動化して、プロセツサ５に通知
する。プロセツサ５はベクトル値を読み取
り、次にこのサービスモードでチヤネル１４
にサービスするRAMのサービス・ルーチン
に分岐する。 サービス・ルーチン内部で、プロセツサ５
は要求されたデータ転送を実行する。チヤネ
ル１４は送信チヤネルなので、データを送る
必要があり、送るべきデータをその通信線上
で受け取らなければならない。そのため、プ
ロセツサ５は、チヤネル１４の送信データが
入つているRAM６またはEPROM８からデ
ータ・バイトを取り出し、それをチヤネル１
４に関するUSART４の送信バツフアに書き
込む。データが一度送信バツフアに書き込ま
れると、チヤネル１４はその割り込み要求を
取り下げる。要求はIACサイクル以外の各ク
ロツク期間で抽出されるから、それが第１２
図のキヤラクタ割り込み要求レジスタ６８の
対応するビツトをリセツトする。 しかし、チヤネル５はまだサービスされて
いないので、その要求はアクテイブなままで
あり、ORゲート７２と割り込みラツチ７３
によつて割り込み線をアクテイブに保つて、
第６図の割り込み制御論理４に絶えず提示で
きるようにする。プロセツサ５でまた待機中
の割り込みがあるため、プロセツサ５は最終
的に別のIACサイクルを実行する。IACサイ
クル以前に優先順位のより高い割り込みが活
動化されていなかつたと仮定すると、この例
で生成される次のベクトル値は、チヤネル５
に対するものである。チヤネル５は受信チヤ
ネルなので、その要求により、その通信線か
らデータ・バイトを受け取つていることが示
される。次にプロセツサ５はメモリマツプ式
入出力オペレーシヨンを実行して、チヤネル
５を処理するUSART２の受信バツフアを読
み取り、RAM６中のそのチヤネルのバツフ
ア域にそれを書き込む。次にチヤネル５はそ
の受信バツフアが読み取られるとその要求が
取り下げる。この例では別のアクテイブな要
求がないため、プロセツサ５で待機中の割り
込みが非活動化される。割り込みモードで構
成されているすべてのチヤネルが、このやり
方で処理される。 DMA転送モードの概要 DMA転送モードでは、受信状態、送信状
態のいずれも存在できる。受信オペレーシヨ
ンでは、USART２の受信チヤネルが、
DIAC３中でDMAモードでサービスされる
ように構成される。このようなチヤネルから
の要求は、通信線からのデータ・バイトが蓄
積されており、DMAモードでサービスを受
けなければならないことをDIAC３に示す。
DMAプロセツサは、適切なUSARTチヤネ
ル受信バツフアの内容をRAM６の指定され
た位置に転送して、その要求をサービスす
る。送信オペレーシヨンでは、DMAモード
でサービスされるように構成されている
USART送信チヤネルは、その要求線を活動
化することによつて、そのバツフアが空であ
ることを示す。次にDMAプロセツサはデー
タをRAM６の指定された位置から適切な
USARTチヤネル２の送信バツフアに転送す
る。 通常は、所与のチヤネルについてデータ・
ブロツク全体を転送するのが最も好ましいの
で、指定された数の転送中はプロセツサ５の
介入なく、上記のオペレーシヨンを進行する
ことができる。しかし、転送が行われる前
に、DMAプロセツサは、どのチヤネルがサ
ービスされているかということと、そのデー
タに対するRAM６中の起点アドレスまたは
宛先アドレスと、転送されるデータのバイト
数とを知らなければならない。チヤネルの識
別番号は、要求線とUSARTチヤネルの間の
一対一のマツピングから導かれる。 起点アドレス、宛先アドレスおよびバイ
ト・カウント情報は、第１図のDIAC３の内
部RAM３１に記憶されている。内部RAM
３１は、本DIACのアーキテクチヤおよび物
理構造のユニークな一面を表わすもので、そ
れ自体物理的な制御ブロツクに再分割されて
いる。各チヤネルは、そのデータ転送モード
の如何にかかわらず、内部RAM３１中に専
用の制御ブロツクをもつ。DIAC３は20本の
チヤネルをサポートするので、その内部
RAM３１内には20個の制御ブロツクがあ
る。各制御ブロツクは、起点アドレス／宛先
アドレス・フイールドとバイト・カウント・
フイールドの２つの情報フイールドを含んで
いる。 第９図は、内部RAM３１内の制御ブロツ
クの編成およびその各種通信チヤネルとの対
応関係を示したものである。DMAモードで
サービスされる各チヤネルに対しては、対応
する制御ブロツクが初期設定されていなけれ
ばならない。チヤネルが受信装置として指定
されている場合、そのアドレス・フイールド
は、RAM６中の入りデータが記憶される開
始アドレスを含んでいなければならない。カ
ウント・フイールドは、プロセツサ５に通知
する前に、RAM６に転送されるバイトの数
を含んでいなければならない。チヤネルが送
信装置の場合、アドレス・フイールドは、デ
ータが読み取られて送信装置に渡される開始
アドレスをRAM６に含んでいなければなら
ない。カウント・フイールドは、どれだけの
データが送信されるブロツク中にあるかを示
す。いずれのフイールドも４バイトを含む
が、DMAアドレス用には３バイトしか使わ
れず、バイト・カウント用には２バイトが使
われる。余分のスペースは使用されないが、
その編成はインプレメンテーシヨン技術によ
つて指定される。 これらの初期情報フイールドのソースは、
カストマがプログラミングするEPROM８の
中にあり、そこからプロセツサ５中で動作す
る制御プログラムによつて取り出されて保持
される。プロセツサ５は記憶装置から情報を
取り出し、内部RAM３１をアクセスするた
めの適切なメモリマツプ式入出力アドレスを
使つてDIAC３の内部RAM３１にそれを書
き込む。DIAC３におけるメモリマツプ式入
出力デコーダ３８はプロセツサ５による内部
RAM３１の書き込み又は読み取りのための
制御信号を供給する。 プロセツサ５が、必要な内部RAM３１の
制御ブロツクを一度初期設定すると、DAM
転送のための対応するチヤネルを付勢するこ
とができる。プロセツサ５は、EPROM８ま
たはRAM６からデータを取得して、適切な
メモリマツプ式入出力アドレスを使つて第７
図のDMA付勢レジスタ５０にそれを書き込
む。次にプロセツサ５はDMAマスター付勢
レジスタ５をセツトすることができ、DIAC
３はそのチヤネルに関してDMA転送を行う
ために付勢される。 DMAデータ転送モードは、４つのオペレ
ーシヨンからなる。第１に、DMA転送に対
して同時に要求が発生した場合、これらを調
停しなければならない。第２に、チヤネルの
制御ブロツクのアクセスおよび更新がある。
第３に、システム・バスに対する制御要求が
あり、最後にDMAサイクルの実行がある。
第１図のDMA要求アービタ３０がUSART
チヤネルからの要求を受け取り、どのチヤネ
ルをDMAモードでサービスするかを決定
し、要求が複数ある場合にはそれらの優先順
位を決め、どのチヤネルを最初にサービスす
るかを内部サイクル制御装置３３とDMAサ
イクル制御装置３４に指示する。 内部サイクル制御装置３３（ICC）は、第
８図に示してあるが、状態制御論理５３、ウ
インドウ・タイマ５４、内部RAM用のデー
タ・バツフア５５および増減論理５６からな
る。内部サイクル制御装置３３は、要求の抽
出と調停を順序づけること、チヤネルの内部
RAM３１の制御ブロツクの取り出しおよび
更新を行うこと、システム・バスに対するア
クセスを要求することならびにDMAサイク
ルがいつ開始されるかをDMAサイクル制御
装置３４に指示することを担当する。 DMAサイクル制御装置３４（DCC）は、
第１０図に示してあるが、状態制御論理５
７、DMAアドレス・レジスタ５８、バス・
マスター・レジスタ５９、バス・マスター・
デコーダ６０およびUSARTインターフエー
ス・デコーダ６１からなる。DMAサイクル
制御装置３４は、DMAサイクルの実際の実
行を担当する。 DMAデータ転送方式の一般的データ流れと
制御流れの説明 第６図のDMA要求アービタ３０は、
USARTチヤネルからの要求を受け取つて、
DMAモードでサービスされる優先順位最高
の要求を出しているチヤネルを識別する一意
的なコードを生成し、このDMAチヤネル要
求識別コードを内部サイクル制御装置３３に
渡す。次にDMA要求アービタ３０、内部サ
イクル制御装置３３、およびDMAサイクル
制御装置３４が関与する一連の並行オペレー
シヨンについて説明する。まず、内部サイク
ル制御装置３３がDMA要求アービタ３０の
生成した識別コードを使つてDIAC３内の内
部RAM３１のそのチヤネルの制御ブロツク
をアクセスし、そこから起点アドレスまたは
宛先アドレスを取り出す。内部サイクル制御
装置３３は、最終的にこのアドレスを適当な
時間にDMAサイクル制御装置３４に渡し
て、アドレスを１だけ減分しそれを元の位置
に戻して記憶する。内部サイクル制御装置３
３は、次にDMAバス要求信号を活動化し
て、システム・バスへのアクセスを要求す
る。 それと並行して、DMA要求アービタ３０
は、要求を出しているチヤネルが依然として
サービスを要求しており、それがノイズ・ス
パイクではないことを確認する。プロセツサ
５は、DMAバス許可信号を活動化して、最
終的にシステム・バスへのアクセスを許可す
る。要求が有効であると確認された場合、
DMAサイクル制御装置３４はそのアドレス
と識別コードをそのレジスタにラツチして、
DMAサイクルを開始する。その間に内部サ
イクル制御装置３３は、内部RAM３１の対
応する制御ブロツクからそのチヤネルのバイ
ト・カウントをアクセスし、それを１だけ増
分して、再び制御ブロツクに戻して記憶す
る。バイト・カウントが０まで減分されたこ
とが検出された場合、DMA割り込み制御論
理３５は、第６図の割り込み制御論理４に割
り込みを提示し、その割り込みがプロセツサ
５で処理されるまで、そのチヤネルに対する
以後のサービスの使用を禁止する。 DMA要求アービタ３０は複数のDMA要
求を抽出した場合は、別の識別コードを生成
して、それを内部サイクル制御装置３３に渡
す。DMAサイクルの実行中、内部サイクル
制御装置３３とDMA要求アービタ３０は再
度上記のように動作する。内部サイクル制御
装置３３およびDMA要求アービタ３０は、
次のDMAサイクルの準備のため、新しい起
点アドレスと宛先アドレスを取り出して、サ
ービスすべき要求が有効なことを確認する。 すなわち、DMA要求アービタ３０、内部
サイクル制御装置（以下ICCという）３３お
よびDMAサイクル制御装置（以下DCCとい
う）３４の間では、準備ステツプと実行ステ
ツプがパイプライン化されており、DCC３
４が現サイクルを終了すると直ちに遅延なく
次のサイクルに進行することができる。した
がつて必要な情報をRAMにアクセスする際
に待ち時間なしに、そのときアクテイブな要
求をもつすべてのチヤネルをサービスするこ
とができる。 従来のDMAアクセス制御装置は、上述の
RAMをベースとする情報を有するものでは
なく、チツプ・スペースを大量に要しかつ組
み立てが高価なレジスタをベースとするテー
ブルしか使つていなかつたという点を考えれ
ば、本実施例のユニークな面が理解されよ
う。 所与のチヤネルのバイト・カウントが０ま
で減分された場合、ICC３３はDMA割り込
み制御論理３５にそのことを通知する。
DMA割り込み制御論理３５は、プロセツサ
５に割り込み提示し、チヤネルの割り込みビ
ツトが明示的にリセツトされるまではそのチ
ヤネルに対する以後のサービスを禁止する。
プロセツサ５がその割り込みに肯定応答する
と、DMA割り込み制御論理３５は、バイ
ト・カウントが０まで減分された優先順位最
高のチヤネルに対して一意的なベクトル値を
与える。これによつてプロセツサ５は、
RAM６中の必要な処理を実行できる適切な
サービス・ルーチンに向けられる。たとえ
ば、このチヤネルに対する受信データ・ブロ
ツクにプロトコル変換をインプレメントしな
ければならないと、プログラマが希望するこ
とがある。複数のチヤネルのバイト・カウン
トが０まで減分されている場合、DMA割り
込み制御論理３５はその割り込みをアクテイ
ブに保ち、個々の割り込みビツトがすべてリ
セツトされるまで、ベクトル値を提示し続け
る。 DMAデータ転送の特定の例 たとえば任意的にチヤネル６およびチヤネ
ル１７を選んで２本のチヤネルを介した
DMA転送の次の例を考えてみる。偶数番号
のチヤネルは、この設計では規約により送信
チヤネルと指定され、奇数番号のチヤネルは
受信チヤネルであることを思い出すと、チヤ
ネル６はUSART２からサービスされる送信
チヤネルであり、チヤネル１７はUSART５
からサービスを受ける受信チヤネルである。 DIAC３は、DMAオペレーシヨンの開始
前に適切に初期設定しなければならない。プ
ロセツサ５は、チヤネル６に対する送信情報
の位置の起点アドレスを取り出して、チヤネ
ル６に対して指定されている内部RAM３１
のメモリマツプ式入出力アドレスにそれを書
き込む。この情報は、その起点アドレスまた
は宛先アドレス・フイールドに書き込まれ
る。第１図のDIAC３のメモリマツプ式入出
力デコーダ３８は、そのメモリマツプ式入出
力アドレスがDIAC３のIRAM３１を表して
いると判断する。メモリマツプ式入出力デコ
ーダは、内部RAMデータ選択装置３２への
アドレス付勢信号、データ付勢信号、および
読取り／書込み付勢信号を活動化する。これ
によつて、システム・データと、システム・
アドレス・ビツト２〜５と、書込みモードに
ある読取り／書込み線を内部RAM３１に渡
すことができる。データが内部RAM３１の
入力が安定かつ有効なとき、メモリマツプ式
入出力デコーダ３８はメモリマツプ式入出力
選択信号を活動化する。これによつて１つの
選択信号が内部RAM３１に渡され、データ
が指定の位置に書き込まれる。 次にメモリマツプ式入出力デコーダ３８は
転送が起こつたことを示すデータ転送肯定応
答信号を活動化する。プロセツサ５はこの信
号を受け取つてサイクルを終了させる。次に
プロセツサ５はチヤネル６に関するバイト・
カウントを取り出して、チヤネル６に関連す
る内部RAM３１の制御ブロツクのバイト・
カウント・フイールドにそれを書き込む。 チヤネル１７についても同様のオペレーシ
ヨンが行われる。ただし、これは受信装置な
ので、アドレス・フイールドはそのデータの
宛先に対するポインタとなつている。この宛
先は、RAM６にある。 チヤネル６の起点アドレスは10進数の2000
であり、そのバイト・カウントは20であると
仮定する。チヤネル１７の宛先アドレスは、
10進数の1000であり、バイト・カウントは１
であると仮定する。 次に、プロセツサ５は、DMA転送のため
第７図のDMA付勢レジスタ５０のビツト６
とビツト17をセツトして、チヤネル６と１７
を選択的に付勢する。これは、メモリマツプ
式入出力オペレーシヨンによつて遂行され
る。そのアドレスはDIAC３のDMA付勢レ
ジスタ５０専用である。オペレーシヨンの制
御は、DIAC３のメモリマツプ式入出力デコ
ーダ３８による。次にプロセツサ５は第７図
のDMAマスター付勢レジスタ５１セツトし
て、DIAC３をDMA転送実行のために付勢
する。 しかし、チヤネルが実際にDMAオペレー
シヨンのために付勢される前に、DMAプロ
セツサは、第１図のICC３３の制御下で要求
抽出モードに入つている。ICC３３は、チヤ
ネルの要求状態が第７図のデータ・セレクタ
４２を直接通過して、DMA要求レジスタ４
３によつてラツチされるようにする。これ
は、ICC３３にDMA要求抽出信号を活動化
させることによつて行われる。次にDMA要
求抽出信号がアクテイブな間中、DMA要求
レジスタ４３に各ロツク期間ごとに要求線の
状態がロードされる。DMA要求レジスタ４
３の出力は、DMA要求ゲート４４に渡され
る。DMA要求ゲート４４は、第７図の
DMA付勢レジスタ５０中の対応するビツト
がセツトされかつ第１１図のDMA割り込み
レジスタ６２中の対応するビツトがセツトさ
れていない場合に、そのチヤネルの要求が通
過できるようにする。DMAマスター付勢レ
ジスタ５１がセツトされていない場合は、ど
んな要求も通過できない。 DMA要求ゲート４４の出力部にアクテイ
ブな信号があれば、それは待機中のDMA要
求であると解釈される。待機中のDMA要求
は、優先順位に応じて個別に選択され、比較
装置４９，２０入力のORゲート４８および
20−５線のエンコーダ４５からなる３つの機
能ブロツクに渡される。比較装置４９は、後
で説明する特別な確認オペレーシヨン中に使
用される。ORゲート４８は、アクテイブな
DMA要求が１個存在するかそれとも複数個
存在するかをDMA要求存在信号によつて
ICC３３に通知するのに使用する。エンコー
ダ４５は、エンコーダ前述の優先順位７４と
同じように動作する。すなわち最高の優先順
位が最高の物理的位置をもつ要求装置に応じ
たコード化を行う。５ビツトの識別コードが
前述の物理位置コードである。 ICC３３は、DMA要求存在信号を使つて、
DMA転送を要求しているチヤネルが１つな
のかそれとも複数なのかを判断する。しか
し、後で考察するように複数のDMA要求の
方が単一DMA要求よりも効率的にサービス
できるので、この信号は各クロツク期間毎に
は抽出しない。すなわち複数のDMA要求が
存在する確立を高めるため、ICC３３は信号
を各クロツク期間毎には抽出せず、所定の時
間ウインドウの間待つ。第８に示すウイン
ド・タイマ５４は、この目的で使われる。こ
のタイマは、その間に要求が抽出されるが、
タイマ・ウインドウが満了するまで何の措置
もとられないような時間セグメントを生成す
る。したがつて要求抽出モードでは、ICC３
３の状態制御論理５３がウインドウ・タイマ
５４をスタートさせ、DMA要求抽出信号を
アクテイブに保つ。DMAウインドウ・タイ
マ５４の制御時間が満了すると、ICC３３は
DMA要求抽出信号を非活動化し、DMA要
求レジスタ４３の現状態が一時的に凍結され
る。次にICC３３はORゲート４８で生成さ
れたDMA要求存在信号の状態を監視する。
この信号がアクテイブでない場合は、ICC３
３は要求抽出モードに戻つてウインドウ・タ
イマ５４を再び付勢して、DMA要求レジス
タ４３を連続的にロードする。一方、DMA
要求存在信号がアクテイブな場合は、ICC３
３はDMAサイクルの準備をする。始めの例
では、どのチヤネルもまだDMAに対して付
勢されていないので、DMA要求存在信号は
アクテイブでないままであり、要求線の状態
の如何にかかわらず、DMA転送を禁止す
る。 しかしながら、メモリマツプ式入出力の初
期設定のための上記の準備作業が一度行われ
ると、DMA要求は付勢され、サービスを受
けることができる。 チヤネル６と１７がどちらも活動化された
要求をもち、それらがDMA要求レジスタ４
３中でラツチされているという仮定に戻る
と、ここでオペレーシヨンが再開する。
DMA要求をレジスタ４３にラツチしてから
まもなく、ウインドウ・タイマ５４の所定の
期間が満了し、DMA要求レジスタ４３の状
態が凍結される。チヤネル６と１７のどちら
も、DMA転送に関して付勢されるので、そ
れらの要求はDMA要求ゲート４４を通過す
る。ここでチヤネル１７の物理的優先順位が
最高なので、チヤネル１７を表す単一５ビツ
ト・コードが生成される。これは20−５線式
のエンコーダ４５によつて生成され、それに
応じてDMA要求信号がORゲート４８で活
動化される。この信号が活動化されると、
ICC３３はDMA処理モードになる。このモ
ードでは異なるいくつかのオペレーシヨンが
並行して進行する。これらのオペレーシヨン
には、チヤネルに関する内部RAMの制御ブ
ロツクをアクセスすること、チヤネルの要求
を確認すること、およびプロセツサ５からシ
ステム・バスの制御権を要求することが含ま
れる。 ICC３３は、チヤネル１７の識別コードを
５ヒゾトの識別コード・レジスタ４６に記憶
させるためのDMA要求識別ラツチ信号を生
成する。このレジスタ４６の出力は、チヤネ
ル１７の制御ブロツク域を識別するための内
部RAM３１へのポインタとして使用され
る。５ビツトのアドレス情報が内部RAMデ
ータ選択装置３２を通つて内部RAM３１の
アドレス入力デコーダ（図示せず）に送られ
る。ICC３３が、最下位ビツトすなわち６番
目のビツトであるアドレス・ビツト０を生成
する。ICC３３は、内部RAM３１に通じる
読み取り／書き込み線および選択線をも活動
化する。最下位アドレス・ビツトは、起点ア
ドレス／宛先アドレス・フイールドを指すよ
うにリセツトされる。規約により、アドレ
ス・フイールドは第９図に示すように偶数境
界上にあるように指定されており、読み取
り／書き込み線は読み取りモードになり、選
択線が活動化される。その結果、内部RAM
３１からチヤネル１７のチヤネル・アドレス
取り出される。チヤネル１７の宛先アドレス
は内部データ・バス上で安定化する内部
RAM３１のデータ・バツフア５５にラツチ
される。 それと同時に、ICC３３は、DMA要求ア
ービタ３０に図で“確認”と記されている確
認オペレーシヨンを実行せしめ、チヤネル１
７が依然として実際に待機中の要求をもつて
いるかどうかを二重にチエツクする。このオ
ペレーシヨンは、次のようにして実行され
る。ICC３３がDMA要求確認信号を活動化
すると、第７図の確認ゲート４０の出力が60
−20線式のデータセレクタ４２を通過して、
DMA要求レジスタ４３に記憶される。確認
ゲート４０は、チヤネルからの要求とDMA
要求レジスタ４３に記憶されている状態と比
較する。確認ゲート４０は、DMA要求レジ
スタ４３中のアクテイブなビツトだけをチエ
ツクする。確認オペレーシヨン中にアクテイ
ブでないレジスタ４３中にビツトは、アクテ
イブでないままとなる。チヤネル要求がアク
テイブで、DMA要求レジスタ４３に記憶さ
れている対応するビツトが既にフクテイブ状
態である場合、その要求は有効であると確認
され、そのビツトのアクテイブ状態がDMA
要求レジスタ４０に再記憶される。その結
果、そのビツト位置に変化はない。しかし、
確認時にチヤネル要求がアクテイブでない
が、要求レジスタ４３中の対応するビツトが
セツトされている場合、その要求は無効とみ
なされ、そのビツトはDMA要求レジスタ４
３中でリセツトされる。 DMA要求レジスタ４３において確認され
た出力は、DMA要求ゲート４４を通過して
ORゲート４８の入力部および比較装置４９
に送られる。確認オペレーシヨンの結果アク
テイブな要求が存在しない場合、DMA要求
存在信号が非活動化される。ICC３３はこの
信号を絶えず監視しているが、このとき前
DMA処理ステツプを打ち切つて要求抽出モ
ードに戻る。比較装置４９は、現在サービス
を打けているチヤネルの確認状態をICC３３
に知らせるのに使われる。これは、次のよう
にして動作する。サービスを受けているチヤ
ネルの識別コードが、既に５ビツトの識別コ
ード・レジスタ４６に記憶されている。レジ
スタ４６の出力は５−20線式のデコーダ４７
に渡される。デコーダ４７は識別コードにも
とづいてその20本の線のうち１本を活動化す
る。各線は、前述のように20本のチヤネルの
うちの１本に対応している。アクテイブなデ
コード線に対応するDMA要求が依然として
アクテイブな場合、それはサービス中のチヤ
ネルの要求が有効であることを示す。その結
果、比較装置４９がDMA要求有効信号を活
動化する。上記のように確認オペレーシヨン
の結果リセツトされた他の要求があるかもし
れないが、必要なのは、待機中のDMAサイ
クルを遅らせて、サービスを受けるように指
示されたチヤネルが現在無効な要求をもつて
いるときに再調停することだけである。チヤ
ネル１７の要求が確認オペレーシヨン中ずつ
とアクテイブであると仮定すると、DMA要
求有効信号が活動化される。 この同じ時間間隔中に、ICC３３は、
DMAバス要求信号を活動化してプロセツサ
５に渡すことによつて、システム・バスの制
御権を要求している。しかしこのバス・マス
ター権の要求は、そのチヤネルの起点アドレ
ス／宛先アドレス・フイールドがアクセスさ
れるまで行われない。このため、DIAC３が
システム・バスの制御権を得たとき、内部
RAM３１のアクセス時間は遅延しない。
ICC３３は、システム・バスの制御権を得る
ため待機している間、DMA要求存在線およ
びDMA要求有効線を監視する。確認オペレ
ーシヨンの結果DMA要求存在信号が非活動
化されて、DMAマスター付勢レジスタ５１
の滅勢やDMA付勢レジスタ５０の適切なビ
ツトのリセツトなどのメモリマツプ式入出力
命令がプロセツサ５によつて実行され、ある
いはシステムがエラー条件を検出した場合、
ICC３３はその現在の活動を打ち切り、ウイ
ンドウ・タイマ５４を再び付勢し、要求抽出
オペレーシヨンに戻る。DMA要求存在信号
はアクテイブであつて、有効なDMA要求信
号がアクテイブでない場合、１本ないし複数
本のチヤネルがサービスを要求しているが、
IDがレジスタ４６中でラツチされているよ
うな特定チヤネルは、もはや有効な要求をも
たない。ICC３３は、プロセスを打ち切つ
て、発生した前DMA処理を無駄にすること
なく、優先順位が次に高い要求を出している
チヤネルの識別コードで識別コードレジスタ
４６を更新して、別の確認サイクルを実行す
る。上記の両方の要求信号がアクテイブで、
要求が有効なことを示しており、プロセツサ
５がDMAバス許可信号を活動化してDIAC
３に戻しており、システム・ストローブがア
クテイブでない場合は、DMAサイクルを実
行できる。 上記の条件がすべて充たされると、ICC３
３はDMA開始信号を活動化してDCC３４に
通知する。これは最初のDMAサイクルであ
り、そのためDCC３４は現在アイドル状態
である。これは、DMA停止信号の活動化で
示される。ICC３３が、DMAサイクルの開
始を起こすようにDCC３４に指示すると、
第１０図のDCC３４の状態制御論理５７が、
内部RAMのデータ・バツフア５５に記憶さ
れている起点アドレス／宛先フイールドを第
１０図のDMAアドレス・レジスタ５８にロ
ードさせる。DCC３４はまたバス・マスタ
ー・レジスタ５９に識別コードレジスタ４６
の内容、この場合はチヤネル１７の識別コー
ドをロードさせる。これらのレジスタの内容
は、そのDMAサイクルで使用される。 DCC３４は、次にバス・マスター権をプ
ロセツサ５に戻すことを示すDMAバス許可
肯定応答信号（BGACK）を活動化する。次
にDCC３４は、DMAサイクル開始したこと
をICC３３に示す。これは、DCC３４が
DMA停止信号を非活動化するで示されるも
のである。DCC３４は、またチヤネル１７
の要求をリセツトして、バス・マスター・マ
スク信号を活動化することにより次のチヤネ
ル（この例ではチヤネル６）がDMAサービ
スを待つことができるようにする（いわゆる
待ち行列である）。バス・マスター・マスク
信号は、チヤネル１７の要求をリセツトする
のに使用する。チヤネル１７の要求は、
DMA要求レジスタの対応するビツトで選択
的にリセツトしなければならない。これは、
次のようにして実現される。 第１０図のバス・マスター・レジスタ５９
は、チヤネル１７が現在DCC３４からサー
ビスを受けているため、チヤネル１７の識別
コードを含んでいる。このレジスタ５９は、
その出力部でチヤネル１７に対応する単一線
を活動化する５−20線式のバス・マスター・
デコーダ６０に供給する。このデコーダ６０
の出力は、DMA割り込みレジスタ・ゲート
６２とのバス・マスター・ゲート４１に送ら
れる。デコーダ６０からの可能な20本の出力
線のうち１本のアクテイブな線が、第１１図
のDMA割り込みレジスタ６４および第７図
のDMA要求レジスタ４３中のこのチヤネル
の対応するビツトへのポインタとして働く、
DCC３４がバス・マスター・マスク信号を
活動化すると、デコーダ６０からのビツト・
ポインタがDMA要求レジスタ４３中のチヤ
ネル１７のビツトをリセツトさせる。その結
果、現在サービス中のチヤネル１７の要求が
サービスを待つている要求の待ち行列から外
される。 上記で考察したバス・マスター・マスク・
オペレーシヨンと同時に、第１０図のDCC
３４の状態制御論理５７は、DMAアドレ
ス・レジスタ５８に記憶されていたチヤネル
１７の宛先アドレスをシステム・アドレス・
バスにゲートしてチヤネル１７の受信バツフ
アを選択して適切な制御信号を活動化し、受
信バツフアの内容がRAM６の位置1000に書
き込めるようにする（RAM６中で割り当て
られたアドレスは、この例の始めの所で1000
であると仮定したことに留意されたい。）２
つのオペレーシヨンが常に１つのDMAサイ
クルで行われる。チヤネルが受信用の場合、
DCC３４はそのチヤネルの受信バツフアの
内容を読み取つて、データをRAM６に送
る。チヤネルが送信用の場合は、DCC３４
がRAM６または他の主記憶域からバイトを
読み取つて、それをそのチヤネルの送信バツ
フアに送る。転送は、第１図に示す如くシス
テム・データ・バスを介してデータを直接に
USARTチヤネルとRAM６、EEPROMまた
はEPROM８の間でやりとりすることによつ
て実現される。かくして、メモリからバツフ
アまたはバツフアからメモリへの読み取りオ
ペレーシヨンおよび書き込みオペレーシヨン
が、同じサイクルで行われる。奇数チヤネル
は、受信装置、偶数チヤネルは送信装置であ
ると指定してあるので、DCC３４は、第１
０図のバス・マスター・レジスタ５９の最下
位ビツトにもとづいて、実行すべきDMAオ
ペレーシヨンのタイプを知る。 DMAサイクルの実行中、第８図のデー
タ・バツフア５５中の起点アドレス／宛先ア
ドレスは、増減論理５６によつて増分され、
内部RAM３１中のチヤネル１７の制御ブロ
ツクのアドレス・フイールドに書き戻され
る。次にICC３３が、内部RAMのアドレ
ス・ビツト０をオンにセツトして、内部
RAM３１中のチヤネル１７のバイト・カウ
ント・フイールドを指定する。また、第８図
の状態制御論理５３は減分信号を活動化し
て、増減論理５６の増分機能を減分機能に切
り換える。このバイト・カウントがアクセス
され、データ・バツフア中にラツチされ、１
だけ減分されて、内部RAM３１内の元の位
置に再記憶される。バイト・カウントは０ま
で減分されたが、元々は１だつたと仮定した
ので、このチヤネルに対応するDMA割り込
みビツトがセツトされる。すなわち、プロセ
ツサ５がその受信チヤネルにサービスする時
であることを意味する。このビツトのセツト
は、バス・マスター・マスク・オペレーシヨ
ンについて行なつたのと同様に、第１０図の
デコーダ６０の出力部のバス・マスター・デ
コード・ビツト・ポインタを使つて実現され
る。バイト・カウントが０まで減分される
と、増減論理５６が、第８図に示す如く“カ
ウント＝０”信号を活動化する。ICC３３の
状態制御論理５３は、減分オペレーシヨンが
完了するに充分な時間が経つと“ストロー
ブ・カウント＝０”信号を活動化して、この
信号の妥当性検査を行う。カウントはこのと
き０なので、チヤネル１７のビツト・ポイン
タであるエンコーダ６０中のアクテイブなデ
コード線が、その割り込みビツトを第１１図
のDMA割り込みレジスタ・ゲート６２を通
過させて、DMA割り込みレジスタ６４中に
セツトさせる。これによつてデータの特定ブ
ロツクが転送されたことを示す割り込み信号
が活動化され、ORゲート６５の出力部を経
てプロセツサ５に送られる。プロセツサ５
は、DIAC３がDMAバス許可肯定応答信号
を非活動化してバスの制御権を戻すまで、そ
の割り込みを認識しない。DMA割り込みレ
ジスタ６４の出力および待機中のDMA割り
込みがDMA要求ゲート４４に供給され、そ
れによつてそのビツトがリセツトされるまで
チヤネル１７による次のDMA要求のサービ
スが防止される。このため、そのチヤネルが
別のDMAサイクルを獲得する前にそのチヤ
ネルの割り込みを処理する機会がプロツサ５
に与えられる。 ICC３３が一度内部RAM３１中のチヤネ
ル１７の制御ブロツクを更新すると、次の
DMAサイクルの準備として待機中の要求が
あれば再調停する。DMS要求レジスタ４３
中のチヤネル１７の要求は、上記に考察した
ようにバス・マスター・マスク・オペレーシ
ヨンによつてリセツトされているので、
DMAのために付勢される優先順位が次に高
い要求を出しているチヤネルのコードが、20
−５線式のエンコーダ４５によつて生成され
る。この例では、チヤネル６がDMA要求を
もつ他の唯一のチヤネルであるので、その識
別コードが生成される。次にICC３３は、チ
ヤネル６の識別コードを識別コード・レジス
タ４６にロードする。このコードは、偶数番
号をもつチヤネル６が送信装置であることを
示し、内部RAM３２の制御ブロツクから起
点アドレス・フイールドを取り出すのに使わ
れる。これは、第８図のデータ・バツフア５
５に記憶される。同時に、別の確認オペレー
シヨンが行わる。次にICC３３はDCC３４が
チヤネル１７に関するDMA転送を完了する
のを待つ。再調停は、通常現在のDMAサイ
クルが完了する前に終了する。したがつて、
DCC３４がチヤネル１７に関するDMAサイ
クルを終えると、チヤネル６の起点アドレス
が既にICC３３によつてアクセスされ、DCC
３４に使用されるのを待つているので、直ち
にチヤネル６のDMA転送を着手することが
できる。DCC３４は、先にチヤネル６の要
求を処理する際に説明したのと同じ種類をも
のを実行する。バス許可肯定応答信号はアク
テイブなままである。チヤネル６の起点アド
レスが第１図のDMAアドレス・レジスタ５
８にロードされ、その識別コードがDMAバ
ス・マスター・レジスタ５９中にラツチされ
る。DMA要求レジスタ４３中のチヤネル６
の要求は、前述のようにバス・マスター・マ
スク・オペレーシヨン中にリセツトされる。
しかし、チヤネル６は送信チヤネルなので、
実際のDMA転送は異なる。この場合は、
DCC３４は、RAM６の位置2000からの読み
取りを実行し、データをチヤネル６の送信バ
ツフアに書き込む。 その間にICC３３は、チヤネル６の制御ブ
ロツクを更新し、その起点アドレスを増分
し、そのバイト・カウントを減分する。バイ
ト・カウントは０まで減分されていないので
（20データ・バイトがDMAによつて転送さ
れると仮定したことに留意されたい）、この
チヤネルに対する割り込みビツトはセツトさ
れない。次にICC３３は、待機中の要求を調
停する。チヤネル６の要求はバス・マスタ
ー・マスク・オペレーシヨンによつてリセツ
トされており、この例では他にDMA要求レ
ジスタ４３中で待機している要求はないの
で、DMA要求存在信号が第７図で非活動化
される。次にICC３３は、現在のDMAサイ
クルが終了するのを待ち、その後バス許可肯
定応答信号を非活動化してバス・マスター権
を棄て、ウインドウ・タイマ５４を再びスタ
ートさせ、新しい要求に対する要求線を抽出
する。 プロセツサ５が再びシステム・バスの制御
権を獲得すると、第６図の割り込み制御論理
４によつて提示されるアクテイブなDMA割
り込み信号を認識する。プロセツサ５は、最
終的に割り込み肯定応答サイクルを実行して
その割り込みにサービスし、DMA割り込み
肯定応答信号を活動化して、DIAC３に送
る。第１図のDIAC３のDMA割り込み制御
論理３５は、そのバイト・カウントが０まで
減分された優先順位が最高のチヤネルに関す
るベクトル値を生成する。この場合チヤネル
１７がかかる条件にある唯一のチヤネルなの
で、その識別コードは第１１図のDMA割り
込みベクトル・レジスタ６７の３ビツトと一
緒にデータ・バスにロードされる。この場合
の割り込み識別コード（５ビツト）は、
DMA割り込みレジスタ６４の内容がコード
化されたものである。これは、DMA要求レ
ジスタの内容の場合に生成されたのと同様の
やり方で、５−20線式の優先順位エンコーダ
６６によつて生成される。この割り込み識別
コードは、レジスタ６７からの３つのDMA
ベクトル・レジスタ・ビツトと一緒に、８ビ
ツトのベクトル値を表す。これをプロセツサ
５がRAM６中のチヤネル１７の割り込みサ
ービス・ルーチンへのポインタとして使う。
別法として、ポインタがEPROM８または
EEPROM７を指定することもできる。プロ
セツサ５は、ポインタが指す記憶位置の内容
にもとづいて希望する処理を実行し、受信デ
ータに対してこれらの機能を実施し、チヤネ
ル１７の内部RAM３１の制御ブロツクを再
初期設定し、DMA割り込みレジスタ中の割
り込みビツトをリセツトし、こうして次の
DMA転送のためにチヤネル１７を付勢す
る。 ハズ・エラーが検出されたときのDIAC３の
オペレーシヨン これまでの考察では、エラーなしに実行さ
れるDMAオペレーシヨンを扱つてきた。
DIAC３は、システム制御論理回路がエラー
を検出したときにDMAサイクルを処理する
手段を備えている。「バス・エラー」信号
（以下、BERRという）は、システム制御論
理回路が活動化し、DCC３４が受け取る。
システム制御論理回路は、DMAオペレーシ
ヨンの実行中にエラーを検出した場合、
BERRを活動化して、レベル７の割り込みを
起こす。プロセツサ５はバイト・マスターで
はないので、BERRを見ない。その上、
DIAC３がBGACKを非活動化してバスの御
権検を放棄するまで、レベル７の割り込みを
認識しない。しかし、これらの状況の下で、
DCC３４はBERRを監視しており、その反
応は、DMAサイクルのタイプとBERRが発
生する時間によつて決まる。 DCC３４が送信オペレーシヨンを実行中
であり、RAM６を読み取つたがまだそれを
USART２のチヤネルの送信バツフアに書き
込んでない間にBERRが検出された場合、
DCC３４はRAM６の選択を外し、チヤネル
にへのデータの書き込みは行わない。
USART２チヤネルの送信バツフアへの書き
込みオペレーシヨン中にBERRが検出された
場合、DCC３４は通常の形でサイクルを終
了する。 DCC３４が受信オペレーシヨンを実行中
で、RAM６への書き込みオペレーシヨンが
始まる前にBERRが検出された場合、DCC
３４はUSART２チヤネルの読み取りを中止
し、データをRAMバツフア領域に書き込ま
ずにサイクルを終了する。RAM書き込みオ
ペレーシヨンの実行中にBERRが検出された
場合、通常の形でサイクルが終了する。 いずれにせよ、DCC３４はBERRが非活
動化されるまでその「DMA停止」状態に戻
らず、待機中の次のDMAサイクルの実行を
防止する。BERRが一度非活動化されると、
通常のオペレーシヨンが開始できる、良好な
実施例では、エラーが検出されたとき、原因
を特定しもし可能なら回復することを試みる
必要がある。診断の助けとして、エラーが発
生したときマシンの状態をできるだけ保存す
るように試みる。DIAC３は、「DMA滅勢」
信号が活動化したときに、その状態を保存す
る手段を備えている。この信号は、エラーが
検出されたときシステム制御論理回路が励振
し、システムが回復するまでアクテイブであ
る。この信号は、DMA要求アービタ３０が
受け取るが、すべてのDMA要求を有効にマ
スクする。これで待機中のすべてのDMA要
求が非活動化され、DIAC３を要求抽出モー
ドに保つことによつて、次のDMAサイクル
の実行が防止される。あるDMAサイクル中
にエラーが検出された場合、プロセツサ５
は、適切なメモリマツプ式入出力オペレーシ
ヨンでDMAバス・マスター・レジスタ５９
に間合せて、サービスを受けていたチヤネル
を決定することができる。さらに、プロセツ
サ５は、チヤネルのIDを決定した後、次の
分析のために起点アドレス／宛先アドレスお
よびバイト・カウントを決定することができ
る。DMA滅勢信号が一度システム制御論理
回路によつて非活動化されると、DMAサー
ビスを開始することができる。 オペレーシヨンのまとめ 以上に説明したアーキテクチヤは、システ
ム環境がシステム・プログラムの選択したパ
ラメータで規定され最適の形で通信チヤネル
がサービスされる汎用インターフエースを提
供する。かかるインターフエースを充たすた
め通信チヤネル装置に必要な用件はごくわず
かである。各チヤネルには、データ搬送を要
求するとき活動化し転送が行われると非活動
化する専用の要求線が設けられている。
DIAC３は、プロセツサ５によつてDIAC３
にロードされたプログラム記憶式EPROMの
コードによつて適切にプログラミングされて
おり、通信チヤネルのUSART装置に対して
全くトランスペアレントに割り込みモードま
たはDMAモードのデータ転送が容易にでき
る必要なプロトコルを提供する。チヤネルが
割り込みモードでサービスされるようにプロ
グラミングされている場合、DIAC３は、割
り込みプロセツサに調停、割り込み信号、割
り込みベクトルおよびデータ転送肯定応答を
供給させて、プロセツサ５に優先順位最高の
要求を出しているチヤネルに関するデータ転
送を実行させる。チヤネルがDMAモードで
サービスされるようにプログラミングされて
いる場合、DIAC３のDMAプロセツサが調
停、システム・バス獲得、適切なタイプの
DMA転送を実行し、該当する場合には、ま
た割り込みを提示し、割り込みベクトルを生
成し、プロセツサ５にデータ転送肯定応答を
送る。 DIAC３のアーキテクチヤの重要な特徴
は、複数のDMA転送ができること、および
ICC３３およびDCC３４がパイプライン・ア
ーキテクチヤをもつことである。このアーキ
テクチヤものと、多数のチヤネルの制御ブロ
ツク域を記憶するための内部RAMがあれ
ば、多重ポート通信アダプタは本実施例では
20本のチヤネルにサービスすることができ
る。これは内部RAMのサイズで制限される
だけである。したがつて20本以上の多数のチ
ヤネルをサービスすることはもちろん可能で
あり、しかも、そのような多重チヤネル用の
DMAコントローラを単一チツプ上に実現す
ることができる。従来のマシンだと、RAM
用の起点アドレス／宛先アドレス・ポインタ
および各チヤネル用のデータ・バイト転送カ
ウントは、専用レジスタに記憶される。これ
らのレジスタは、かなりのチツプ面積を占有
するので、所与のDMAコントローラチツプ
の場合、僅かなチヤネルしかDMA方式でサ
ービスできない。しかしながらRAMは、チ
ツプ面積の点からみるとずつと効率的な情報
記憶手段であるが、データ・アクセス時間の
点からいうと、効率は劣る、内部サイクル制
御装置３３を備えたDIAC３のDMAプロセ
ツサのパイプライン式アーキテクチヤにする
と、上述のようにシステム・パフオーマンス
に対する内部RAM３１のアクセス遅延時間
の影響はほとんどなくなる。 このアーキテクチヤのもう一つの重要な特
徴は、システム・パフオーマンスを最大にす
るためのDMAプロセツサの設計の仕方であ
る。まず、システム・バスの制御に対する要
求は、調停が終了し内部サイクル制御装置３
３がサービスを受けるチヤネルに関する起点
アドレス・フイールドおよび宛先アドレス・
フイールドをアクセスするまでは提示されな
い。したがつて、システム・バスの制御権が
DMAコントローラに戻されたとき直ちに
DMAサイクルが開始でき、そのDMAプロ
セスに関する限り内部RAMのアクセス時間
はない。第２に、内部サイクル制御装置３３
とDMAサイクル制御装置３４が同時に動作
するので、DMA転送時間中に必要な内部処
理が実行できる。チヤネルの制御ブロツクの
更新う、優先順位が次に高いチヤネルに対す
る再調停、およびチヤネルの制御ブロツクへ
のアクセスは、すべて内部サイクル制御装置
３３で処理されるDMA転送中に行われる。
オペレーシヨンが逐次的に行われるとする、
DIAC３のDMA能力の全体的スループツト
は落ちる。 DIAC３の設計でシステム・パフオーマン
スを最大にするために試みられているもう一
つの新規な態様は、ウインドウ・タイマ５４
の使用である。DIAC３は、DMAバス許可
肯定応答信号がアクテイブな時間中（バス・
マスター権がある間）に、複数のDMA転送
を個別的単独転送よりもずつと効率的に実行
することができる。というのは、バスの初期
制御権を獲得するのに必要なバス獲得プロト
コルを実行せずに、連続して転送を実行でき
るからである。DIAC３は、既にシステム・
バスの制御権を獲得しているので、DMAバ
ス許可肯定応答信号が非活動化されるまで、
制御権を保持することができる。内部サイク
ル制御装置３３のオペレーシヨンがパイプラ
イン式になつているため、再調停、および制
御ブロツクへのアクセスを待たずにそれが行
える。ウインドウ・タイマによつて、要求抽
出期間中に複数のDMA要求が待機する確率
が高まり、したがつてDMA転送オペレーシ
ヨンの全体的効率がさらに上がる。 D5.ライン速度およびパリテイ規約の検出 非同期式または同期式のデイジタル・デー
タ・ストリームのポーレートおよびパリテイ規
約を検出するための機構を第１３図に示した。 ポート・インターフエース制御装置１０と
USART２の各組み合わせは、各ポートごとに
遷移検出ネツトワーク８０を含んでいる。遷移
検出ネツトワーク８０は、受信線についてそれ
が０から１または１から０へ変わつたかどうか
を監視し、この２進状態の変化が起こると、そ
の変化を知らせる。これが、ポート・インター
フエース制御装置１０から割り込み制御論理４
に向う第３図のレベル５割り込み要求線のソー
スである。ポート・インターフエース制御装置
１０の内部に、各ポートからの割り込みの現ス
テータスおよび履歴ステータスを維持するため
の割り込みステータスレジスタがある。割り込
みステータス・レジスタ８１は、第１３図に示
すように、ポート・インターフエース制御装置
の一部である。 割り込みビツトが、ポート・インターフエー
ス制御装置１０の割り込みステータスレジスタ
８１中でセツトされる。遷移が検出されたと
き、またはメモリマツプ式入出力オペレーシヨ
ンがプロセツサ５によつて出されたとき、この
レジスタ中においてビツトがセツトされる。そ
れらのビツトは、システム・リセツト、メモリ
マツプ式入出力書き込みオペレーシヨン、また
は前述のマスク下でのメモリマツプ式入出力リ
セツトによつてセツトできる。割り込みベクト
ル処理装置８２は、ベクトル生成部を含んでお
り、それが各チヤネルに対する一意的なベクト
ル値を生成して、プロセツサ５を、優先順位が
最高のデータ遷移割り込みをサービスするため
の適切なメモリの位置に向ける。これらのベク
トル値は、データ・バスに出される。第３図に
示すようにデータ遷移に関するレベル５の割り
込みが第６図の割り込み制御論理４およびプロ
セツサ５に出される。第１３図では割り込み制
御論理とプロセツサは単一ブロツクとして示し
てある。所与のポートでのデータ遷移間の経過
時間を測定するために、自由走行タイマすなわ
ちプログラム記憶式のタイマ１３がシステム制
御論理回路中に設けられている。このタイマ１
３は連続して走行し、レベル５のデータ遷移割
り込みが発生するとプロセツサ５に読み取られ
る。所与のポートでデータ遷移が起こる毎に割
り込みがかけられるので、優先順位最高のポー
トが一連の割り込みを逐次的にプロセツサ５に
うまく提示することができる。割り込みのたび
にタイマ１３のカウントが読み取られ、記憶さ
れる。あるキヤラクタの全体を受け取ると、デ
ータ遷移間の時間間隔はそのポートで使われる
ボーレートとパリテイ規約を表わすことにな
る。 この機構は種々のボーレートを有するモデム
をサポートする場合に要求されるものである。
多重速度モデムは今やあたりまえのものとなつ
ている。異なるボーレートを有する遠隔モデム
は所与のポート１でローカルに接続されたモデ
ムをダイヤル呼出しするかもしれないので、遠
隔モデムのボーレートおよびパリテイ規約を判
定するのに何らかの手段が必要である。従来単
一のポート群に対して行われてきたように、こ
れは受信信号により決定することができる。リ
ンクが確立されると、遠隔モデムから所定のキ
ヤラクタが送られてくる。このキヤラクタはボ
ーレートとパリテイ規約を識別するためのもの
である。その遷移の合計数を使つてパリテイを
表わす。一方、遷移間の経過時間でライン速度
をみる。適切な処理アルゴリズムで実際のライ
ン速度を算定する。所定のキヤラクタを使用す
るのは、それが通信リンクを介して直列的に伝
送された場合に決まつた数の遷移を有するから
である。受信の際、各遷移ごとにタイマ１３で
現在時刻をみてこれを記録する。そのキヤラク
タの全体が受信されると、プロセツサ５は既知
のアルゴリズムを使つてボーレートおよびパリ
テイ規約を有効に判定することができる。 以上に考察したように、遷移が発生すると、
10本（受信専用）の割り込み要求線のうちの１
本に割り込みが発生する。その割り込みがサー
ビスされると、そのとき割り込みを要求してい
る優先順位最高のチヤネルを識別する一意的な
ベクトル値が、前述の如くプロセツサ５に提示
される。割り込みサービス中、割り込みはポー
トの識別番号によつて分類され、時間が記録さ
れ、オフライン処理のためにメモリに記憶され
る。次にその後の遷移の検出に影響を受け与え
ないように、割り込みがリセツトされる。所与
のポートに対するすべての遷移を取ると、プロ
セツサ５は、そのポートで使う有効なボーレー
トとパリテイ規約を決定する。こうしてチヤネ
ルが識別されると、通常のデータ・トラヒツク
に進むため、遷移検出機能が滅勢される。 第１３図において、有効は遷移の検出は、各
チヤネルに対する受信データ遷移入力によつて
行われる。この検出を行う遷移検出ネツトワー
クは、遷移があつたかどうかを判断するため、
単一受信データ入力の状態を監視する。遷移と
は、先に定義したように、受信データの状態が
論理１から論理０にまたはその逆に変化するこ
とである。かかる遷移が検出されると、「割り
込みセツト」信号が瞬間パルスとして活動化さ
れる。割り込みステータス・レジスタ８１と割
り込みステータス保持レジスタ８３は第１３図
に示してある。割り込みステータス・レジスタ
８１は、遷移が発生するとき、すべてのチヤネ
ルから遷移を集める。割り込みセツト入力は、
先に説明したようにこのレジスタ内部の個別ビ
ツト位置を制約するのに使用される。「割り込
みセツト」信号が活動化されると、あるビツト
がセツトされる。次に各ビツトはマスクの下で
個別的にリセツトされ、または前述の如く一般
的なシステム・リセツト中にリセツトされる。
マスク下でのリセツトは上述のように所期の割
り込みステータス・レジスタに対して割り当て
られたアドレス空間を選択し、適切な制御信号
とデータを活動化することによつて実施され
る。複数のチヤネルが非同期的に働くので、残
りのビツト位置に影響を与えずに個々のビツト
位置を選択しリセツトする手段を設ける必要が
ある。これは、上記のように、マスク下でのリ
セツトを使つて、残りのチヤネルでの新しい遷
移の発生を検出しながら、同時に個々のチヤネ
ルをリセツトできる能力によつて実現できる。 割り込みステータス・レジスタ８１は、メモ
リマツプ式入出力読み取りサイクルまたは割り
込み肯定応答サイクル以外の間に、割り込みス
テータス入力レジスタによつて絶えず更新され
る（これらのサイクル中では、プロセツサ５へ
の正確なデータ転送を確保するため、データが
レジスタ８１内部で安定なことが必要である）
読み取りサイクルまたは肯定応答サイクルが終
了すると、割り込みステータス・レジスタ８１
は更新プロセスを再開する。そのため残りのチ
ヤネルで非同期的に発生する割り込みについて
の検出は、既に検出された割り込みに対する読
み取りサイクルまたは肯定応答サイクルの実行
と同時に行われる。割り込みステータス保持レ
ジスタへの書き込みは、機能テストのためメモ
リマツプ式入出力オペレーシヨンで行うことが
できる。 ポート・インターフエース制御装置１０のオ
ペレーシヨンの説明の際に詳しく述べたよう
に、割り込みの提示は、割り込みベクトル処理
装置８２のベクトル生成機能および割り込み制
御機能によつて制御される。チヤネルが付勢さ
れると、割り込みステータス・レジスタ８１内
部で遷移がラツチされ、その結果レベル５の割
り込み信号の活動化によつてプロセツサ５に提
示される。この信号が、遷移を検出しているす
べてのチヤネルの結果とORされる。割り込み
信号の活動化によつて、現在存在する最高の優
先順位をもつ要求を出しているポートについ
て、先に説明したように一意的なベクトルが生
成される。割り込み肯定応答信号がプロセツサ
５から割り込み制御ネツトワーク８２に提示さ
れると、割り込みベクトル処理装置８２は、デ
ータ・バス上でプロセツサ５にベクトルを提示
する。このベクトルはデータ遷移を検出してい
る優先順位が最高のチヤネルを表す。割り込み
中のポートが識別されると、プロセツサ５はタ
イマ１３を読み取つて、前の個々の遷移時間そ
の他を確定する。プロセツサ５は、次にマスク
下リセツト・コマンドを出して、レジスタ８１
中の各割り込みステータス・ビツトをリセツト
する。各チヤネルで発生するその後の割り込み
について、このプロシージヤ全体が繰り返さ
れ、それぞれのベクトル識別コードに応じて結
果が別々に記憶される。最初の既知のキヤラク
タの全望を知るに充分な完全な１組の線を受け
取ると、プロセツサ５はそのポートに関するパ
リテイおよびボーレートの検出結果をアクセス
することができる。 以上、本発明をその良好な実施例にもとづいて
説明してきたが、当業者には自明の如く、本発明
の精神と範囲から外れることなく、マイクロプロ
セツサ、USART、記憶モジユールなど各種のコ
ンポーネント機能ブロツクについて様々な逸脱や
変更を加えることができる。 Ｅ 発明の効果 以上説明したように本発明によれば、各通信装
置ごとに最適モードを振り分けこれらの通信装置
からくる各種モードの要求を処理するようにした
ことにより、システム全体として効率のよいデー
タ転送が可能となる。

【図面の簡単な説明】

第１図は第１Ａ図ないし第１Ｄ図のつながりを
示す図、第１Ａ図ないし第１Ｄ図は本発明の実施
例の構成を示す図、第２図は多重ポート通信アダ
プタにおけるシステム制御論理回路の一部を示す
図、第３図はポートインタフエース制御装置１０
およびUSART２に関する主要な信号線を示す
図、第４図は第４Ａ図および第４Ｂ図のつながり
を示す図、第４Ａ図ないし第４Ｂ図はインターフ
エース制御論理１５によるポート拡張方式を説明
する図、第５図はDIAC３、ポートインターフエ
ース制御装置１０、およびUSART２の接続の様
子を示す図、第６図は第６Ａ図および第６Ｂ図の
つながりを示す図、第６Ａ図および第６Ｂ図は多
重ポート通信アダプタを示す図、第７図は第７Ａ
図および第７Ｂ図のつながりを示す図、第７Ａ図
および第７Ｂ図は第１図の中のDMA要求アービ
タ３０の主要な構成を示す図、第８図１２第１図
中のICC３３の構成を示す図、第９図は第１図中
の内部RAM３１の構成を示す図、第１０図は第
１図中のDCC３４の構成を示す図、第１１図は
第１図中のDMA割込み制御論理３５の構成を示
す図、第１２図は第１図中の割込み要求アービタ
３６および割込み制御部３７の構成を示す図、第
１３図は通信速度およびプロトコルを判断するた
めの機構を示す図、第１４図は第４図中のインタ
ーフエース制御論理１５の主要な構成を示す図で
ある。

Claims (1)

1. 【特許請求の範囲】 １ 複数の通信装置を有する多重ポート通信装置
   であつて、 (a) 上記通信装置ごとにあらかじめ設定されるモ
   ード情報に基づいて所与の通信装置からのデー
   タ転送要求についてモードの選択を行うデータ
   転送モード選択手段と、 (b) 上記データ転送モード選択手段によつて
   DAMデータ転送モードが選択されたとき
   DMAデータ転送を遂行するDMA転送手段と、 (c) 上記データ転送モード選択手段によつて割込
   みデータ転送モードが選択されたとき割込みデ
   ータ転送を遂行する割込みデータ転送手段と、 を具備することを特徴とする多重ポート通信装
   置。 ２ 複数のポートをサービスするためプロセツサ
   と、メモリと、バスとを有する多重ポート通信装
   置であつて、 (a) 上記複数のポートからのデータ転送要求を受
   け取つてその中から優先順位最高のものを識別
   し該識別されたデータ転送要求に対応するチヤ
   ネル識別子を発生する要求アービタと、 (b) 上記識別子に応答してDMAバス要求を出し
   上記プロセツサからバス許可信号を受け取つ
   て、データの読み取り又は書込みのためのメモ
   リロケーシヨンを示すDMAアドレスを発生
   し、およびポートをサービスするための制御信
   号を供給するDMA制御手段と、 (c) 上記要求アービタから上記チヤネル識別子を
   受け取つて上記プロセツサに割込み信号を発す
   る割込み制御手段と、 を具備することを特徴とする多重ポート通信装
   置。