JPH10271808A

JPH10271808A - 半導体スイッチング装置、これを使用した半導体スタック装置および電力変換装置

Info

Publication number: JPH10271808A
Application number: JP9076889A
Authority: JP
Inventors: Fumio Mizohata; 文雄溝畑; Tomohiro Kobayashi; 知宏小林
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1997-03-28
Filing date: 1997-03-28
Publication date: 1998-10-09
Anticipated expiration: 2017-03-28
Also published as: JP3371070B2

Abstract

(57)【要約】【課題】リング状のゲート端子を有する半導体スイッ
チング素子を備えた半導体スイッチング装置の製品化を
図る上において、ターンオフゲート電流をこのゲート端
子の周方向に均等に流すことは必ずしも容易でなかっ
た。【解決手段】半導体スイッチング素子ＧＣＴとゲート
ドライバＢＤとの間を接続する板状接続導体ＢＧにスリ
ットＳを設けて並列電流路ＧＬＰ、ＧＣＰ、ＧＲＰを形
成する。【効果】ゲート端子ＲＧへのターンオフゲート電流
は、インピーダンスがほぼ等しくなる各並列電流路を経
てほぼ均等に流れる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ゲート電極を有
する半導体スイッチング素子、および電流路を介して上
記半導体スイッチング素子のゲート電極とカソード電極
との間にターンオフ電流を供給するゲートドライバを備
えた半導体スイッチング装置、この半導体スイッチング
装置を使用してなる半導体スタック装置および電力変換
装置に関する。

【０００２】

【従来の技術】従来の半導体スイッチング装置の回路構
成の一例を、図４０に示す。同図において、参照符号３
Ｐは半導体スイッチング素子であり、ここでは、それは
ＧＴＯ（ゲートターンオフ・サイリスタ）である。ＧＴ
Ｏ３Ｐのゲートとカソード間には、ゲートターンオン制
御電流Ｉ_GPを発生させるゲートドライバ４Ｐが接続され
ており、同ドライバ４Ｐは、上記ゲートターンオン制御
電流Ｉ_GPをＧＴＯ３Ｐのゲートに印加することで、ＧＴ
Ｏ３Ｐをターンオンさせる。更に、同ドライバ４Ｐは、
電流変化率ｄＩ_GQP／ｄｔが２０〜５０Ａ／μｓで与え
られるゲート逆電流Ｉ_GQPをゲートからカソードに向け
て通電する。このゲート逆電流Ｉ_GQPは、アノード電流
Ｉ_APより分流したものである。このとき、ターンオフゲ
インは２〜５までの範囲内の値となり、ＧＴＯ３Ｐはタ
ーンオフする。

【０００３】又、アノード電極とカソード電極間電圧Ｖ
_AKPの上昇率（ｄＶ_AKP／ｄｔ）とサージ電圧とを抑える
ために、一般にスナバ回路が用いられる。ここでは、ス
ナバ回路は、次の通りに構成される。即ち、スナバコン
デンサＣｓとスナバダイオードＤ_SとがＧＴＯ３Ｐに対
して並列に接続されており、また、ＧＴＯ３Ｐのターン
オフ時にスナバコンデンサＣｓに充電された電荷を放電
するために、スナバ抵抗Ｒ_SがスナバダイオードＤ_Sに対
して並列に接続されている。

【０００４】又、インダクタンス１Ｐは、ＧＴＯ３Ｐが
ターンオンしたときに流れる陽極電流Ｉ_APの上昇率ｄＩ
_AP／ｄｔを１０００Ａ／μｓ以下に抑えるためのもので
あり、インダクタンス１Ｐに対して並列接続された還流
ダイオード２Ｐは、ＧＴＯ３Ｐがターンオフした時にイ
ンダクタンス１Ｐに発生したエネルギーを還流させるた
めのものである。

【０００５】尚、インダクタンスＬｓは、上記スナバ回
路の配線の浮遊インダクタンスである。

【０００６】上記の半導体スイッチング装置の回路に対
して、ターンオフ試験を実施して得られた実測波形を、
図４１に示す。同図において、波形Ｃ１Ｐ、Ｃ２Ｐ及び
Ｃ３Ｐは、それぞれ陽極電流Ｉ_AP、アノード電極とカソ
ード電極間電圧Ｖ_AKP及びゲート逆電流Ｉ_GQPを示す波形
であり、横軸は時間軸である。

【０００７】図４１において、時刻ｔＰ１ではＧＴＯ３
Ｐはターンオン状態にあり、ゲート逆電流Ｉ_GQPは０の
状態にある。この時に、ゲート逆電流Ｉ_GQPの上昇率ｄ
Ｉ_GQP／ｄｔの絶対値を２０〜５０Ａ／μｓとしてゲー
ト逆電流Ｉ_GQPを立ち上げ、ＧＴＯ３Ｐ自身が持つター
ンオフゲイン（陽極電流Ｉ_AP／ゲート逆電流Ｉ_GQPで与
えられる比の絶対値）のしきい値に当該ターンオフゲイ
ンが達すると（時刻ｔＰ２）、陽極電流Ｉ_APは減少し始
め、ＧＴＯ３Ｐのアノード電極とカソード電極間電圧Ｖ
_AKPが上昇し始める。この時、前述したスナバ回路側に
も電流Ｉ_Sが流れ出すこととなり、この電流Ｉ_Sの上昇率
とスナバ回路のインダクタンス（スナバインダクタン
ス）Ｌｓにより電圧が発生し、この電圧がアノード電極
とカソード電極間電圧Ｖ_AKPに重畳される結果、スパイ
ク電圧Ｖ_DSPが発生する（時刻ｔＰ３）。このスパイク
電圧Ｖ_DSPは、電力損失の原因となる。例えば、約４０
００Ａの電流が流れるときは、上記電力ロスは数ＭＷに
もなる。そのため、このスパイク電圧Ｖ_DSPを出来る限
り低い値に抑える必要があり、従来よりスナバインダク
タンスＬ_Sを低減する努力が続けられてきた。

【０００８】又、スパイク電圧Ｖ_DSPの発生後のアノー
ド電極とカソード電極間電圧Ｖ_AKPの上昇率ｄＶ_AKP／ｄ
ｔが急峻に変化し、陽極電流Ｉ_APに極大値が発生し（時
刻ｔＰ４）、それ以後は、テール電流が発生する。その
ため、このテール電流と上記電圧Ｖ_AKPとの積により、
電力損失が更に発生する。そして、上記電圧Ｖ_AKPは、
時刻ｔＰ５において、ピーク電圧に達する。その後は、
上記電圧Ｖ_AKPは、電源電圧Ｖ_DDに到達する。

【０００９】そこで、このような上昇率ｄＶ_AKP／ｄｔ
を抑制するために、既述したスナバコンデンサＣ_Sが必
要となる。その容量値は、Ｉ_AP／（ｄＶ_AKP／ｄｔ）で
表され、通常は、ｄＶ_AKP／ｄｔ≦１０００Ｖ／μｓの
関係式を満足するように選定されている。

【００１０】図４２及び図４３は、図４０で示した従来
の半導体スイッチング装置で用いられているＧＴＯ３Ｐ
の構造（同構造は、ＧＴＯ素子のパッケージと２つのス
タック電極に大別される。）を示した図であり、両図
は、ゲートドライバ４Ｐを含めて図示されている。その
内、図４２は、図４３に示す矢印方向ＤＰ２から眺めた
ＧＴＯ３Ｐの側面図を示すものであるが、その内の一部
分だけは断面図形式で以て表示されている。又、図４３
は、図４２に示す矢印方向ＤＰ１からＧＴＯ３Ｐを見た
ときのスタック電極２７Ｐａを除いた部分の平面図であ
る。

【００１１】両図４２、４３において、各参照符号は以
下の部材を示す。即ち、２０ＰはＧＴＯ素子、４ＰＬは
ゲートドライバ４Ｐの内部インダクタンス、２１Ｐ及び
２２Ｐは、それぞれ、共に同軸構成のシールド線もしく
はツイストされたリード線からなるゲート外部リード
（ゲート取り出し線）及びカソード外部リード（カソー
ド取り出し線）である。そして、ＧＴＯ素子２０Ｐのゲ
ート端子２５Ｐとゲート外部リード２１Ｐの一端とを金
属性の連結部材２３Ｐに溶接又は半田付けすることによ
り、又は嵌合することにより、両者２５Ｐ、２１Ｐを一
体化すると共に、カソード端子２６Ｐとカソード外部リ
ード２２Ｐの一端とを金属性の連結部材２４Ｐに溶接又
は半田付けして、又は嵌合して、両者２６Ｐ、２２Ｐを
一体化する。これにより、両端子２５Ｐ、２６Ｐは、そ
れぞれ上記リード２１Ｐ、２２Ｐを介してゲートドライ
バ４Ｐに接続される。

【００１２】参照符号２７Ｐａ、２７Ｐｂは、ＧＴＯ素
子２０Ｐを加圧するためのスタック電極である。

【００１３】参照符号２８ＰはＧＴＯのセグメントが形
成された半導体基板であり、半導体基板２８Ｐの上側表
面の最外周部上にＡ１（アルミニウム）のゲート電極２
９Ｐａが形成され、そのゲート電極２９Ｐａよりも内側
の上記上側表面上にカソード電極２９Ｐｂが各セグメン
トに対応して形成されている。又、３０Ｐ及び３１Ｐ
は、それぞれ半導体基板２８Ｐの上側表面上のカソード
電極２９Ｐｂの上側表面上に順次積載して配設されたカ
ソード歪緩衝板及びカソードポスト電極であり、他方、
３２Ｐ及び３３Ｐは、それぞれ半導体基板２８Ｐの裏面
に形成されたアノード電極（図示せず）（上記裏面中、
カソード電極２９Ｐｂとは、反対側に位置する面に該当
している）上に順次積載されたアノード歪緩衝板及びア
ノードポスト電極である。

【００１４】又、３４Ｐは半導体基板２８Ｐのゲート電
極２９Ｐａの上側表面に接したリング状ゲート電極、３
５Ｐは環状絶縁体３６Ｐを介してリング状ゲート電極３
４Ｐをゲート電極２９Ｐａに押圧する皿バネ、３７Ｐ
は、リング状ゲート電極３４Ｐをカソード歪緩衝板３０
Ｐ及びポスト電極３１Ｐから絶縁するための絶縁シート
であり、３８Ｐは、その一端がリング状ゲート電極３４
Ｐにろう付けあるいは溶接などによって固着され且つそ
の他端がゲート端子２５Ｐに電気的に接続されたゲート
リードであり、３９Ｐは、その一他がカソードポスト電
極３１Ｐに固着され且つ他端がカソード端子２６Ｐをな
した第１のフランジであり、４０Ｐはアノードポスト電
極３３Ｐにその一端が固着された第２のフランジであ
り、４１Ｐは、その開口の内面上にゲート端子２５Ｐが
配設された、しかも突起部４２Ｐを有する絶縁筒であ
り、絶縁筒４１Ｐの上下面より突出した両端部４３Ｐ
ａ、４３Ｐｂはそれぞれ第１及び第２のフランジ３９Ｐ
及び４０Ｐと気密に固着されており、これによりＧＴＯ
素子２０Ｐは密閉された構造となっている。

【００１５】

【発明が解決しようとする課題】従来の半導体スイッチ
ング装置には、大別して２つの問題点がある。

【００１６】(1)先ず、その第一は、例えば図４３に示
したように、ゲート逆電流の取り出しリード２１Ｐがリ
ング状ゲート電極３４Ｐの内の局所的な部分から取り出
されているという点である。このため、ゲート逆電流の
取り出しが一方向となる。その結果、ターンオフ時に、
カソード電流の不均一が発生し、上述したスパイク損失
やテール電流による損失という電力損失が全てＧＴＯ内
部のカソード面の一部に局部的に集中し、局部的な温度
上昇の発生によりＧＴＯの各素子ないし各セグメントが
破壊されて導通状態となり、結果的にターンオフが失敗
するという事態が起こる蓋然性が高いという問題点があ
り、このため装置としての信頼性に問題が生じていた。

【００１７】この点を模式的に説明するのが、図４４の
ＧＴＯ素子の平面図と、図４５のＧＴＯ素子の断面図で
ある。図４５は、図４４に示す線ＣＳＡ−ＣＳＢに関す
る縦断面図にあたる。即ち、円柱状のウェハ内に形成さ
れたＧＴＯの各素子の内で、リング状ゲート電極３４Ｐ
に近い領域、例えば領域ＲＥＯ内に形成されたものほ
ど、そのゲート逆電流は、それよりも内側の領域ＲＥＩ
にあるＧＴＯ素子の場合よりも、より一層早く引き抜か
れることとなり、従って、より早くターンオフされるこ
ととなる。それに対して、ウェハ中心部の領域ＲＥＣ内
に形成されたＧＴＯのセグメントは最もターンオフする
のに長い時間を必要とすることとなり、この中心部領域
ＲＥＣ内の各セグメントのカソード電極へ向けて、その
周りの各セグメントからカソード電流Ｉ_Kが流入してく
ることとなるので、ＧＴＯのウェハ内部の一部に電流集
中が生じてしまうのである。

【００１８】(2)第２の問題点は、スナバ回路、特にス
ナバコンデンサの存在に起因するものである。即ち、上
述したように、ターンオフ時にスナバコンデンサＣｓ
（図４０）にチャージアップされた電荷は、次回のター
ンオフ迄にこれを完全に放電しておく必要がある。そこ
で、ＧＴＯ３Ｐのターンオン時にスナバ抵抗Ｒ_Sを通し
て上記電荷を放電しているが、このため、大きな電力損
失が生じている。この時のスナバ抵抗Ｒ_Sに生じる消費
電力の容量は、ＰＷ＝１／２＊Ｃｓ＊ｆ（Ｖ_DD ²＋（Ｖ
_DM−Ｖ_DD）²）の関係式で表される。ここで、Ｖ_DDは電
源電圧、Ｖ_DMはスナバコンデンサＣＳがターンオフ時に
チャージアップされたときの電圧である。そのため、装
置全体を冷却するための冷却装置を設ける必要性が生じ
る。

【００１９】このような電力容量のスナバ抵抗を接続す
ることは、当該スナバ抵抗で生じる電力分だけが、本来
伝達すべき電力の内のロス分となってしまい、効率の低
下をもたらすと共に、上記冷却装置の設置の必要性を生
じさせるので、その点が、装置全体の簡素化、小形化を
すすめる上で大変大きな問題となっていた。

【００２０】そこで、これら問題を解決するため、第
１、第２及び第３電極を有し、前記第３電極に印加され
たターンオン制御電流に応じてオン状態となったときは
前記第１電極に流れ込む主電流を前記第１電極から前記
第２電極へと直接に流す半導体スイッチング素子と、前
記第３電極と前記第２電極との間に接続され、前記ター
ンオン制御電流を生成して前記第３電極に印加する駆動
制御手段とを備え、ターンオフ時には、前記主電流の全
てを前記ターンオン制御電流とは逆方向に前記第１電極
から前記第３電極を介して前記駆動制御手段へと転流さ
せた半導体スイッチング装置を案出し、一応の解決を図
った。しかし、現実の製品化を図る上で更なる検討を加
えたところ、電流路を介してゲートドライバから半導体
スイッチング素子へターンオフ電流を供給する場合に、
その電流をゲート端子にいかに均一な分布で流し得るか
が、半導体スイッチング装置としての性能を十分発揮さ
せる上で極めて重要な課題であることが判明した。

【００２１】この発明は、以上のような問題点を解決す
るためになされたもので、半導体ウエハ内の一部の半導
体スイッチング素子に電力損失が局部的に集中すること
を防止して素子破壊を防止し、以て装置の信頼性向上を
図るような半導体スイッチング装置等において、ゲート
端子への電流の供給が均一な分布でなされる半導体スイ
ッチング装置、これを使用した半導体スタック装置およ
び電力変換装置を得ることを目的とする。

【００２２】

【課題を解決するための手段】請求項１に係る半導体ス
イッチング装置は、半導体スイッチング素子を周方向に
延在するゲート端子を備えたものとし、電流路を、ター
ンオフ電流が上記ゲート端子の複数個所に並列に流れる
並列電流路としたものである。

【００２３】請求項２に係る半導体スイッチング装置
は、半導体スイッチング素子を周方向に延在するゲート
端子を備えたものとし、電流路を導体領域と絶縁領域と
で形成してターンオフ電流が上記ゲート端子の複数個所
に並列に流れる並列電流路としたものである。

【００２４】また、請求項３に係る半導体スイッチング
装置は、請求項２において、その電流路をゲート側電流
路を形成する第１の導電層とカソード側電流路を形成す
る第２の導電層とを絶縁層を介して積層してなる配線基
板で構成し、上記両導電層を導体領域とし、上記配線基
板に所定のパターンのスリットを形成して絶縁領域とし
たものである。

【００２５】請求項４に係る半導体スイッチング装置
は、半導体スイッチング素子を周方向に延在するゲート
端子を備えたものとし、電流路を、ターンオフ電流が上
記ゲート端子の複数個所に並列に流れる並列電流路と
し、この並列電流路の各電流路における上記ゲート端子
とゲートドライバとの間のインピーダンスの差を減じる
手段を備えたものである。

【００２６】請求項５に係る半導体スイッチング装置
は、半導体スイッチング素子を周方向に延在するゲート
端子を備えたものとし、電流路を、ターンオフ電流が上
記ゲート端子の複数個所に並列に流れる並列電流路とす
るとともに、ゲートドライバを複数個のゲートドライバ
で構成し、これら各ゲートドライバの上記半導体スイッ
チング素子への印加電圧を、上記並列電流路の各電流路
における電流の差を減じるように異なる電圧としたもの
である。

【００２７】請求項６に係る半導体スイッチング装置
は、半導体スイッチング素子を周方向に延在するゲート
端子を備えたものとし、ゲートドライバを複数個のゲー
トドライバで構成し、これら各ゲートドライバを上記半
導体スイッチング素子に対して前後に配設し、上記半導
体スイッチング素子に近いゲートドライバは上記ゲート
端子の遠い部位に、上記半導体スイッチング素子から遠
いゲートドライバは上記ゲート端子の近い部位に、各々
電流路を介して接続したものである。

【００２８】また、請求項７に係る半導体スイッチング
装置は、請求項６において、その電流路をゲート側電流
路を形成する第１の導電層とカソード側電流路を形成す
る第２の導電層とを絶縁層を介して積層してなる配線基
板で構成するとともに、上記配線基板に所定のパターン
のスリットを形成することにより上記電流路を上記ター
ンオフ電流が上記ゲート端子の複数個所に並列に流れる
並列電流路とし、上記半導体スイッチング素子に近いゲ
ートドライバは上記ゲート端子の遠い部位に接続される
電流路を介して、上記半導体スイッチング素子から遠い
ゲートドライバは上記ゲート端子の近い部位に接続され
る電流路を介して、各々接続したものである。

【００２９】また、請求項８に係る半導体スイッチング
装置は、請求項６において、その電流路をゲート側電流
路を形成する第１の導電層とカソード側電流路を形成す
る第２の導電層とを複数対、上記両導電層を交互に絶縁
層を介して積層してなる配線基板で構成し、上記半導体
スイッチング素子に近いゲートドライバは上記複数対の
一部の導電層を介して上記ゲート端子の遠い部位に、上
記半導体スイッチング素子から遠いゲートドライバは上
記複数対の残部の導電層を介して上記ゲート端子の近い
部位に、各々接続したものである。

【００３０】請求項９に係る半導体スタック装置は、請
求項１ないし８のいずれかに記載の半導体スイッチング
装置を使用したもので、半導体スイッチング素子と上記
半導体スイッチング素子からの発熱を放熱する冷却部材
とを積み重ね取付枠内に配置してなるものである。

【００３１】請求項１０に係る電力変換装置は、請求項
１ないし９のいずれかに記載の半導体スイッチング装置
を使用したもので、半導体スイッチング素子をゲート制
御して電力変換を行うゲート制御装置を備えたものであ
る。

【００３２】

【発明の実施の形態】本発明の半導体スイッチング装置
又は半導体スイッチング素子は、車両用電力変換装置
や、ＵＰＳ（無停電電力システム）や、産業用電力変換
装置等の各種の電力変換装置に用いられる、パワーデバ
イスである。

【００３３】本発明が提案する、新規な半導体スイッチ
ング素子の制御方法の核心部は、オン状態にある半導体
スイッチング素子に流れる主電流の全てを、駆動回路へ
転流させ、これにより半導体スイッチング素子をターン
オフ状態とする点にある。

【００３４】以下では、そのような半導体スイッチング
素子として、ゲートターンオフ・サイリスタ（以下、Ｇ
ＴＯと称す）を用いた例を示す。この場合には、ＧＴＯ
の第１、第２及び第３電極は、それぞれアノード電極、
カソード電極及びゲート電極にあたる。尚、上記半導体
スイッチング素子としては、ＧＴＯのような４層構造を
もつものに限られるわけではなく、３層構造を有するト
ランジスタを本発明の半導体スイッチング素子として用
いることも可能である。この場合には、ＮＰＮトランジ
スタ利用のときは、第１、第２、第３電極は、それぞれ
コレクタ電極、エミッタ電極及びベース電極にあたり、
又、ＰＮＰトランジスタ利用のときは、第１、第２及び
第３電極は、それぞれエミッタ電極、コレクタ電極及び
ベース電極に該当する。

【００３５】実施の形態１．図１は、本発明の実施の形
態１に係る半導体スイッチング装置１０の回路構成を示
す。同図において、各参照符号は、それぞれ次の回路要
素を示す。即ち、３は半導体スイッチング素子としての
ＧＴＯであり、このＧＴＯ３のゲート電極３Ｇとカソー
ド電極３Ｋのノード１３との間に、ゲートドライバ４
（駆動制御手段）が接続される。

【００３６】ゲートドライバ４は、その駆動電源４ａ
（電源電圧Ｖ_GD（例えば２０Ｖ））、コンデンサ４ｂ、
インダクタンス４Ｃ、トランジスタ４ｄから成る。尚、
その詳細な構成を、後述する図２で示す。

【００３７】このゲートドライバ４は、ＧＴＯ３をター
ンオンさせるためのターンオン制御電流Ｉ_Gを発生し
て、配線経路ないしラインＬ１を介してこの電流Ｉ_Gを
ゲート電極３Ｇに印加する。これに応じて、ＧＴＯ３は
オン状態となる。又、１１はノードであり、９は同装置
１０を駆動するための電源、即ち同装置１０の主回路用
電源（電源電圧Ｖ_DD）である。

【００３８】他方、１は、ＧＴＯ３がターンオンした時
に流れる主電流ないし陽極電流Ｉ_Aの上昇率ｄＩ_A／ｄｔ
を抑制するためのインダクタンスであり、２は、ＧＴＯ
３がターンオフした時にインダクタンス１に発生するエ
ネルギーを還流させるための還流用ダイオードである。

【００３９】５は、アノード電極３Ａのノード１１とカ
ソード電極３Ｋのノード１２との間にＧＴＯ３に対して
並列に接続されており、かつＧＴＯ３がターンオフした
時にアノード・カソード電極間電圧Ｖ_AKの上昇に伴って
発生するピーク電圧のみを抑制するためのピーク電圧抑
制回路である。同回路５は、後述するように、上記電圧
Ｖ_AKがターンオフ時にＧＴＯ３の電圧阻止能力に応じて
定まる所定の電圧値に所定の時間だけ上記電圧Ｖ_AKを保
持ないしクランプする機能を有する。

【００４０】ここでは、ターンオフ時に、従来、主電流
Ｉ_Aより分流してゲートドライバ４側へ流入していたゲ
ート逆電流Ｉ_GQの変化率ないし上昇率（勾配）ｄＩ_GQ／
ｄｔの絶対値を出来る限り大きくして（理想的には、｜
ｄＩ_GQ／ｄｔ｜は∞）、主電流Ｉ_Aの全てをゲート逆電
流Ｉ_GQとしてゲートドライバ４を介してノード１２へ流
すこととする。即ち、主電流Ｉ_Aとゲート逆電流Ｉ_GQと
の比の絶対値で定まるターンオフゲインＧ（＝｜Ｉ_A／
Ｉ_GQ｜）を１以下（Ｇ≦１）に設定することで、主電流
Ｉ_Aの全てを、ターンオン制御電流Ｉ_Gとは逆方向に、ア
ノード電極３Ａからゲート電極３Ｇを介してゲートドラ
イバ４及びノード１２側へと転流させ、以てＧＴＯ３を
ターンオフさせる。このとき、アノード電極３Ａからカ
ソード電極３Ｋへ向けて直接ＧＴＯ３内部を流れるカソ
ード電流Ｉ_Kは、直ちに全く流れなくなる。その意味
で、本方式は、主電流Ｉ_Aの分流ではなくて、「主電流
Ｉ_Aの転流」を実現しているのである。

【００４１】ここで、ゲートドライバ４の駆動電源（主
電源）４ａの電源電圧値Ｖ_GDと、ループＲ１のインダク
タンス値との関係に応じて、上昇率ｄＩ_GQ／ｄｔの値を
変化させることができるので、両者４（４ａ）、Ｒ１の
値を適切に設定することで、上昇率｜ｄＩ_GQ／ｄｔ｜を
限りなく∞値に近い極めて大きな値に設定してやれば、
極めて短時間で主電流Ｉ_Aを全てゲートドライバ４側へ
転流させることができる。

【００４２】他方、そのようなゲート逆電流Ｉ_GQの転流
をゲートドライバ４単独で以て実現することは、当該ド
ライバ４の駆動電源４ａがとりうる電源電圧値Ｖ_GDに限
界があるため容易でないが、その反面、ゲートドライバ
４の駆動電源電圧Ｖ_GDを設定可能な実用値に設定してお
き、ゲートターンオフゲインＧを１以下とするために必
要な上昇率ｄＩ_GQ／ｄｔの絶対値を実現しうるループＲ
１の内部インダクタンスの値を設定することは、現実に
可能である。

【００４３】そこで、ゲート電極３Ｇからゲートドライ
バ４までのラインＬ１と、ゲートドライバ４と、ゲート
ドライバ４からノード１３を介してカソード電極３Ｋま
でのラインＬ２と、ゲート・カソード電極間のＧＴＯ３
内部の経路とからなるループないし経路Ｒ１内の（浮
遊）内部インダクタンスの値を、ターンオフゲインＧを
１以下とするのに必要な値にまで低減させることが求め
られる。

【００４４】但し、ゲートドライバ４は、主電流Ｉ_A以
上の値のゲート逆電流Ｉ_GQを流せるだけのキャパシタン
スを有するように、設定されなければならない。

【００４５】例えば、ゲートドライバ４の主電源４_aの
電源電圧Ｖ_GDを２０Ｖに設定し、上昇率ｄＩ_GQ／ｄｔの
絶対値を約８０００Ａ／μｓに設定する場合には、上記
ループＲ１のインダクタンス値は２．５ｎＨ以下、ゲー
トドライバ４の内部インダクタンス値は１ｎＨ以下とす
るのが好ましい。

【００４６】そのようなキャパシタンスを有するゲート
ドライバ４の具体的な回路図を、図２に示す。同図にお
いて、駆動電源５０はゲートドライバ４を駆動するため
の主電源であり、副電源５１はターンオンゲート電流用
の電源、副電源５２はターンオン用トランジスタＴｒ
１、Ｔｒ２を駆動するための駆動回路５６用の電源、副
電源５３はターンオフゲート電流用の電源、副電源５４
はターンオフ用トランジスタＴｒ３を駆動するための駆
動回路５７用の電源、副電源５５は制御信号６２よりタ
ーンオン信号及びターンオフ信号を生成する回路部５８
を駆動するための電源であり、トランジスタＴｒ１は図
３に示すターンオン・ハイゲート電流Ｉ_G1を供給するた
めのスイッチであり、トランジスタＴｒ２はターンオン
・定常ゲート電流Ｉ_G2を供給するためのスイッチ、トラ
ンジスタＴｒ３はターンオフゲート電流Ｉ_GQ（ゲート逆
電流）を供給するためのスイッチである。尚、上記電流
Ｉ_G1、Ｉ_G2を総称したのが、ターンオン制御電流Ｉ_Gで
ある。Ｃ１はターンオンゲート電流Ｉ_G用のコンデンサ
であり、Ｃ２はターンオフゲート電流Ｉ_GQ用のコンデン
サである。

【００４７】以上のゲートドライバ回路４において、外
部より制御信号６２を与えると、ノイズカット回路５９
は制御信号６２より制御信号６２に含まれるノイズ成分
を取り除き、ノイズ除去された制御信号を受けて、ター
ンオン信号生成回路６０、ターンオフ信号生成回路６１
は、それぞれターンオン用信号６３とターンオフ用信号
６４を生成して、各信号６３、６４を対応する駆動回路
５６、５７へ供給する。

【００４８】同信号６３、３４を受け取った両駆動回路
５６、５７は、次の通りに動作する。即ち、時刻ｔ₀₁に
おいて、駆動回路５６は、トランジスタＴｒ１を駆動で
きるだけの信号を生成し、これをトランジスタＴｒ１の
ベースへと供給する。ここで、両コンデンサＣ１とＣ２
は、それぞれ副電源５１と副電源５３により充電されて
いるので、ターンオン・ハイゲート電流Ｉ_G1がコンデン
サＣ１からトランジスタＴｒ１を通してＧＴＯ３へと流
れる。そして、時刻ｔ₀₂において、駆動回路５６は、ト
ランジスタＴｒ１のベース電流の供給を止め、今度は、
トランジスタＴｒ２を駆動できるだけのベース電流を発
生して、これをトランジスタＴｒ２のベースへ供給す
る。これにより、トランジスタＴｒ１はオフし、代わっ
てトランジスタＴｒ２がオンし、ターンオン・定常ゲー
ト電流Ｉ_G2がコンデンサＣ１からトランジスタＴｒ２を
通してＧＴＯ３へと流れる。

【００４９】また、時刻ｔ₁では、駆動回路５６はトラ
ンジスタＴｒ２のベース電流の供給を止め、駆動回路５
７が、信号６４に応じて、トランジスタＴｒ３をオンす
るのに必要なベース電流を生成して、これをトランジス
タＴｒ３のベースへ供給する。これにより、トランジス
タＴｒ２はオフし、代わってトランジスタＴｒ３がオン
する結果、コンデンサＣ２に充電されている電荷がトラ
ンジスタＴｒ３を介してＧＴＯ３側へと放電されること
となり、従って、ターンオフゲート電流Ｉ_GQがＧＴＯ３
からトランジスタＴｒ３を通してＧＴＯ３のカソード電
極３Ｋのノード１３へ流れることとなる。しかも、この
電流Ｉ_GQは、極めて短時間の間に主電流Ｉ_Aの絶対値と
等しいか、又はそれ以上の値となり、逆に、カソード電
流は極めて短時間の間に０値へ減少する。

【００５０】上述した通り、ターンオフゲインＧが１以
下となるような上昇率ｄＩ_GQ／ｄｔを実現するために
は、ゲートドライバ４内部の配線経路を含むループＲ１
全体のインダクタンス値を低減することが必要である。
そして、この点は、ＧＴＯ素子の配線ないしパッケージ
構造という機構部品の改良を以て実現することが望まれ
る。

【００５１】しかるに、従来のＧＴＯ３Ｐのパッケージ
構造は、図４２及び図４３で示した様な構造となってい
るため、ＧＴＯ素子２０Ｐの内部のインダクタンス（リ
ード２１Ｐ〜リング状ゲート電極３４Ｐ〜カソード電極
３０Ｐ〜リード２２Ｐまでの経路のインダクタンス）
は、例えば５０ｎＨ程度もの大きな値であった。この値
では、到底、約８０００Ａ／μｓもの上昇率ｄＩ_GQ／ｄ
ｔを達成することはできない。従って、このＧＴＯ素子
２０Ｐの内部インダクタンス値を、例えば２ｎＨ以下と
いうような所望値にまで低減するためには、ゲート側の
連結部２３Ｐ及びカソード側の連結部２４ＰとＧＴＯ素
子２０Ｐのゲート端子２５Ｐ及びカソード端子２６Ｐと
のそれぞれの結合で生じるロスや、ゲート外部リード２
１Ｐ及びカソード外部リード２２Ｐとゲートドライバ４
Ｐとのそれぞれの結合で生じるロスや、ゲートリード３
８Ｐのインダクタンス値や、更にはループＲ１中の全イ
ンダクタンス値の内の９０％をも占めるゲート及びカソ
ードの各外部リード線２１Ｐ、２２Ｐ自体のインダクタ
ンス値を低減する必要がある。

【００５２】そこで、本願出願人は、上述した観点から
ＧＴＯ素子のパッケージ構造を検討し、改良を加えるこ
ととし、その結果、つぎの様な構造を有する圧接型半導
体素子を実現した。

【００５３】即ち、図４は、圧接型ＧＴＯ素子２０と、
それを上下方向から加圧するスタック電極２７ａ、２７
ｂとを示す断面図であり、又、図５は、図４に示す矢印
方向Ｄ１からＧＴＯ素子２０を眺めた正面図（スタック
電極２７ａを除く）である。従って、図５の線ＳＡ−Ｓ
Ｂに関する縦断面図が図４にあたる。

【００５４】両図４、５において、各参照符号は、以下
の部材を示す。即ち、２０は圧接型半導体素子、即ち、
ここではＧＴＯ素子の全体を示し、２８はＧＴＯの各セ
グメントが形成された半導体基板であり、半導体基板２
８の上側表面の内の外周部側に位置する面上にＡ１（ア
ルミニウム）のゲート電極２９ａが形成されており、さ
らにゲート電極２９ａよりも内側の半導体基板２８の上
側表面上には、各セグメントの位置に対応して各カソー
ド電極２９ｂが形成されている。各セグメントの構造な
いしＧＴＯ素子のウェハ構造は、図４５の断面図に示し
た構造と同様である。

【００５５】３０及び３１は、それぞれ半導体基板２８
の上側表面上のカソード電極２９ｂの上側表面上に順次
に積載されたカソード歪緩衝板及びカソードポスト電極
であり、他方、３２及び３３は、それぞれ半導体基板８
の裏面上に形成された図示しないアノード電極の表面
（カソード電極２９ｂと反対側の面）上に順次に積載さ
れたアノード歪緩衝板及びアノードポスト電極であり、
３４は半導体基板２８のゲート電極２９ａの上側表面に
接するリング状ゲート電極であり、３８は環状金属板か
らなるリング状ゲート端子であって、その内周平面２５
がリングゲート電極３４と摺動可能に同電極３４に対し
て接触・配置されている。３５は、環状絶縁体３６を介
して、リング状ゲート端子３８とともに、リング状ゲー
ト電極３４をゲート電極２９ａに対して押圧するための
皿バネあるいは波バネのような弾性体であり、３７は、
リング状ゲート電極３４をカソード歪緩衝板３０及びカ
ソードポスト電極３１から絶縁するための絶縁シート等
からなる絶縁体であり、２６は、その一端部分がカソー
ドポスト電極３１に固着された第１のフランジであり、
４０は、その一端部分がアノードポスト電極３３に固着
された第２のフランジであり、４１はセラミック等から
なり、リング状ゲート端子３８を挟んで上下に分割され
且つ突起部４２を有する絶縁筒である。そして、リング
状ゲート端子３８の外周側部分２３が絶縁筒４１の側面
から外部に突出するとともに、その他端３８Ｅよりも内
周側の位置に取り付け穴２１が所定の間隔で複数個設け
られている。そして、上側の絶縁筒４１の上面より上方
に突出した部分４３ａが第１のフランジ２６の他端部２
６Ｅと気密に固着され、下側の絶縁筒４１の裏面より下
方に突出した部分４３ｂが第２のフランジ４０の他端部
と気密に固着されており、これによって圧接型半導体素
子２０は、密閉されたパッケージ構造になっている。
尚、この内部は、不活性ガスで置換されている。

【００５６】又、図６は、ゲートドライバ４の機構部分
を示す平面図であり、図７は、ゲートドライバ４に図
４、図５に示した構造のＧＴＯ素子２０（スタック電極
２７ａ、２７ｂで加圧されている）を装着した状態を示
す縦断面図である。両図６、７において、参照符号４Ａ
はゲートドライバ本体４Ｃをカバーするためのケース
を、４Ｂはゲートドライバ本体４Ｃの座となるケースを
各々示しており、７０はゲートドライバ本体４とＧＴＯ
素子２０とを電気的に接続するための、回路パターンが
形成された基板全体を示している。同基板７０は、丁
度、従来パッケージのゲートリード線２１Ｐ、２２Ｐ
（図４２）に代わるものであって、ＧＴＯ素子２０の重
量をささえ得るだけの強度を有する。７１は、ＧＴＯ素
子２０のカソード電極２９ｂと圧接により接続されるカ
ソード電極であり、スタック電極２７ａにあたる。２１
Ａは、ゲートドライバ４の基板７０に対応する取り付け
穴２１を介してＧＴＯ素子２０を接続する為の、基板７
０に設けられた取り付け穴であり、ゲートドライバ４と
ＧＴＯ素子２０とを接続する為には、例えば６つ程度の
取り付け穴２１Ａが必要となる。

【００５７】上述した基板７０は、絶縁体を挟んで対向
した次の２つの回路パターン基板を有する。即ち、同基
板７０は、ゲートリード基板７２、カソードリード基板
７３、両基板７２と７３とを絶縁するための絶縁体７４
とを有している。このような多層基板構造を設けたの
は、ゲートドライバ４側の内部インダクタンスを低減す
るためである。ＧＴＯ素子本体２０は、ネジ７５、７６
又は溶接、かしめ等により、ゲートドライバ本体４Ｃと
接続される。

【００５８】以上のように、本ＧＴＯ３の気密パッケー
ジは、半導体基板上に形成された内部のゲート電極２９
ａ側からゲートドライバ本体４Ｃ側へ向けて延長された
リング状ないし円盤状のゲート電極３８を有しており、
しかも当該パッケージ（２０）は、上記リング状ゲート
電極３８の外周部分を直接ゲートドライバ４の本体４Ｃ
より延びた基板７０に取り付け穴２１Ａを介して接続・
固定するだけで、ゲートドライバ４に接続される。その
ため、当該接続にあたっては、ゲートリード線は一切使
用されていない。従って、従来構成における問題点は全
て改善される。即ち、従来、ＧＴＯ素子の内部ゲートリ
ード部とＧＴＯ素子のゲート端子及びカソード端子との
それぞれの結合で発生していた結合ロスというものは、
上述のようにゲートリードの取り出しを円盤状構造とす
ることにより大幅に低減されると共に、従来、外部ゲー
トリード線とゲートドライバとの結合により生じていた
結合ロスに相当する電力ロスは、この発明では円盤状の
ゲートリード部ないしゲート電極３８の全体がゲートド
ライバ４のゲート電流通電用基板７０に直接に接続され
るため、大幅に低減される。更に、従来、ループＲ１の
全インダクタンスの９０％をも占めていた外部ゲートリ
ード線自体のインダクタンスは、この発明では、それら
自体が使用されないため、存在しない。

【００５９】この様に、ＧＴＯ素子２０（３）の内部イ
ンダクタンスの低減とゲートドライバ４の内部インダク
タンスの低減とを実現することが可能となった。これら
の改善に加えて、更に、ＧＴＯ素子２０とゲートドライ
バ４との接続を既述したように工夫を行うことにより
（図７）、ＧＴＯ素子３を、ターンオフゲインＧ≦１と
いう条件で以てターンオフさせることが可能な上昇率ｄ
Ｉ_GQ／ｄｔの領域を現実に発生させることが可能となっ
た。

【００６０】尚、ゲート電流を、図８の平面図に示す基
板７０Ａを用いて、対角に位置する２方向、又は４方向
へと取り出すようにしても良く、更にそれ以上の方向へ
とゲート電流を取り出すようにしても良い。

【００６１】以上の様な回路構成、機構を備える半導体
スイッチ装置の動作を、図９と図１０に基づき説明す
る。尚、図９は、動作波形を示しており、図１０は、Ｇ
ＴＯ３をＰＮＰトランジスタ８０とＮＰＮトランジスタ
８１とから成る回路構成に置き換えた場合の等価モデル
を示す。

【００６２】図９において、ＧＴＯ３がターンオンして
陽極電流Ｉ_Aが流れている状態の時に（時刻ｔ₁）、制御
信号６２（図２）に応じてゲートドライバ４がゲート逆
電流Ｉ_GQを急激な上昇率ないし傾きで以て上昇させる
と、ゲート逆電流Ｉ_GQは、その絶対値が極めて短時間に
陽極電流Ｉ_Aの絶対値と等しい電流値に達する（Ｉ_GQ＝
−Ｉ_A）（時刻Ｔ₂）。この状態で、ＧＴＯ３のアノード
電極３Ａに流れ込む陽極電流Ｉ_Aは全てゲート電極３
Ｇ、配線経路Ｌ１を介してゲートドライバ４に転流し、
｜ＧＴＯ３の陽極電流Ｉ_A｜≦｜ゲート逆電流Ｉ_GQ｜の
関係式が成立し、カソード電流Ｉ_K＝０の状態となる。
これ以降、ゲート逆電流Ｉ_GQは、ＧＴＯ３が完全にター
ンオフするまで、｜Ｉ_A｜≦｜Ｉ_GQ｜の状態を維持し続
ける。

【００６３】図９に示す電流差ΔＩ_GQは、図１０に示す
ＮＰＮトランジスタ８１のリカバリー電流であるものと
考えられる。これは、次のような現象により生ずる。即
ち、図１０において、ＧＴＯ３がターンオンして陽極電
流Ｉ_Aが半導体基板内を流れている状態では、その電流
Ｉ_Aは、ＧＴＯ３のアノード電極３Ａからループ８２と
ループ８３とに別れてカソード電極３Ｋへと流れてい
る。この状態からＧＴＯ３がターンオフへ移行すると、
陽極電流Ｉ_Aの全ては強烈にゲートドライバ４へと引っ
張られ、ループ８４とループ８５へと流れていく。この
時、ＮＰＮトランジスタ８１のベース電流は正方向から
負の方向へ反転し、ＮＰＮトランジスタ８１は急激にタ
ーンオフしてしまい、その内部キャリアがリカバリ電流
となって重畳的に流れることとなる。このリカバリ電流
の増加分が上述の電流差ΔＩ_GQとなって表われ、この
時、｜ゲート逆電流Ｉ_GQ｜＞｜陽極電流Ｉ_A｜となる。

【００６４】このように、ゲート逆電流｜Ｉ_GQ｜＞｜陽
極電流Ｉ_A｜となって、図１０のＮＰＮトランジスタ８
１がターンオフしてしまうと、ＰＮＰトランジスタ８０
のベース電流は０となり（Ｉ_B＝０）、ＰＮＰトランジ
スタ８０はターンオフへと移行していく。

【００６５】ＰＮＰトランジスタ８０の電圧阻止機能が
回復し始めると（時刻Ｔ₃）、図９に示すアノード・カ
ソード電極間電圧Ｖ_AKが上昇し始め、このアノード・カ
ソード電極間電圧Ｖ_AKが電源電圧Ｖ_DDと等しい値に達し
た時（時刻Ｔ₄）、陽極電流Ｉ_Aが減少し始め、ＧＴＯ３
はターンオフ状態へと移行していく。この時のアノード
・カソード電極間電圧Ｖ_AKの上昇率ｄＶ_AK／ｄｔは、Ｇ
ＴＯ３の電圧阻止機能の回復するスピードのみによって
決定されるものであり、外部接続回路等により決定され
るものではない。この点で、スナバコンデンサＣ_Sに依
存してアノード・カソード電極間電圧の上昇率が決定さ
れていた従来技術とは、本発明は明確に異なる。

【００６６】図９において、本発明のピーク電圧（サー
ジ電圧）Ｖ_Pとは、ＧＴＯ３がターンオフした時に主回
路（電源９からノード１１、ＧＴＯ３、ノード１２を経
て電源９に至るまでのループ）の浮遊インダクタンスＬ
に起因して発生する起電圧（そのエネルギーはＥ＝１／
２＊Ｌ＊Ｉ²で表される）が電源電圧Ｖ_DDに重畳されて
得られる電圧である。このピーク電圧Ｖ_Pが仮にＧＴＯ
３の電圧阻止能力を超えると、ＧＴＯ３は破壊されてし
まう。そこで、ＧＴＯ３のターンオフ時に上記ピーク電
圧Ｖ_Pへ向けて上昇し続けるアノード・カソード電極間
電圧Ｖ_AKを、ＧＴＯ３の電圧阻止能力を超えないように
抑圧するピーク電圧抑制回路５を、ＧＴＯ３のノード１
１、１２間にＧＴＯ３に対して並列に接続しておく必要
がある。図１のピーク電圧抑制回路５は、そのような機
能をもったものであり、例えばツェナーダイオード、バ
リスタ、セレスタ、アレスタ等から成る、電圧クランプ
回路である。同回路５は、ＧＴＯのターンオフ時に上昇
し続ける電圧Ｖ_AKが、ＧＴＯ３の電圧阻止能力を越えな
い範囲内に設定された所定の電圧値Ｖ_SPに達した後は、
もし同回路５がなかったならば同電圧Ｖ_AKがピーク電圧
Ｖ_Pに達し、再び所定の電圧値Ｖ_SPに戻るまでに要する
時間である所定の時間Δｔ（図９）だけ、電圧Ｖ_AKを抑
制後のピーク電圧Ｖ_SPに保持し続ける。従って、ピーク
電圧Ｖ_Pは発生せず、ＧＴＯ３素子が破壊されることは
全くない。

【００６７】以上の様に、この発明では、ターンオフ時
に、図１１に示す上昇率ｄＩ_GQ／ｄｔの領域ＲＡにおい
てＧＴＯ３を制御することで、ＧＴＯ３をターンオフさ
せている。同図中、曲線ＣＡ上の点ＰＡが、主電流Ｉ_A
のゲートドライバ４側への転流が生じる転流点であり、
この場合は、前述のリカバリー電流が無いと考えた場合
の理想状態にある。現実的には、転流した主電流にリカ
バリー電流が重畳されるので、ターンオフゲインＧ＜１
の領域内でＧＴＯ３のターンオフが実現されている。

【００６８】図１２及び図１３は、それぞれ、従来技術
及び本発明における主電流Ｉ_Aのターンオフ時の流れを
比較的に示した図である。従来技術、例えば特開平５−
１１１２６２号公報（スイス国出願番号９１１０６１９
１９）や特開平６−１８８４１１号公報（ドイツ国出願
番号Ｐ４２２７０６３）に開示された技術では、図１２
に示すとおり、ターンオフ時においても、カソード電流
Ｉ_KがＧＴＯ３Ｐ内を流れている。即ち、主電流Ｉ_Aは、
ターンオフ時、カソード電流Ｉ_KとＩ_GQPとに分流してい
る。しかし、この場合は、個々のセグメントに流れるカ
ソード電流Ｉ_Kは小さな値であっても、それらが一部の
セグメントに集中的に流れ込むこととなるので、ＧＴＯ
素子の破壊という問題点を内在している。

【００６９】これに対して、本発明では、図１３に示す
通り、ターンオフ時、カソード電流Ｉ_Kは全く流れなく
なり、主電流Ｉ_Aは全てゲートドライバ４側の経路へ転
流し、リカバリー電流の発生によってゲート逆電流Ｉ_GQ
の絶対値は主電流Ｉ_Aの絶対値とリカバリー電流の絶対
値との和となり、｜Ｉ_GQ｜≧｜Ｉ_A｜の関係式が成立し
ている（従来技術では、｜Ｉ_GQP｜＜｜Ｉ_A｜）。

【００７０】以上のように、この発明では、ターンオフ
モード期間中にわたり｜陽極電流Ｉ_A｜≦｜ゲート逆電
流Ｉ_GQ｜となる、新規のゲート転流方式を採用している
ため、ターンオフ時にはカソード電流Ｉ_K＝０となり、
ＧＴＯ３Ｐの内部のカソード面にカソード電流が流れ込
むという状態は全く発生せず、従来ターンオフ失敗の原
因となっていたカソード面への局在的な電流集中は全く
おこり得ない。よって、ターンオフ失敗による素子破壊
のおそれは、この発明では皆無となり、装置の信頼度は
格段に向上する。この効果は、本発明の核心的効果であ
って、上述した各文献に示された技術の組合せを以てし
ても得られない利点であると言える。

【００７１】加えて、アノード・カソード電極間電圧Ｖ
_AKの上昇を抑制してサージ電圧を抑制する回路５を設け
ているので、スパイク電圧は、同回路５によりカットさ
れて全く発生しない。そのため、従来、ターンオフ時に
蓄積された電荷を放電させるために必要であったスナバ
コンデンサＣ_Sを不要とすることができる。即ち、従来
技術では必要不可欠であったスナバ回路を不必要とする
ことができ、これにより装置の小形化、簡素化、低コス
ト化、高効率化を実現することができる。

【００７２】図１４は、図１のものとは異なるピーク電
圧保護回路を採用した半導体スイッチング装置の回路構
成を示す。同図において、図１中の参照符号と同一符号
のものは、同一のものを示す。そして、ＧＴＯ３のパッ
ケージ構造やゲートドライバ４の機構も、図１で述べた
ものが用いられる。参照符号６から８のそれぞれは、Ｇ
ＴＯ３がターンオフ状態となったときに発生するスパイ
ク電圧やピーク電圧（サージ電圧）による電力ロスを抑
制ないし低減する、保護回路を構成する素子であり、順
番にダイオード、抵抗素子、コンデンサを示す。特に、
ここでは、ノード１１とノード１２間にＧＴＯ３に対し
て並列に配設されたバイパス線ＢＬに含まれるコンデン
サ８（容量素子）の一端１５が、抵抗素子７を含み且つ
ノード１４において電源９と接続された配線経路Ｒ４を
介して、電源９に接続されている点に特徴点がある。

【００７３】以上の様な半導体スイッチング装置１０Ａ
ないし、ＧＴＯ３の動作を、実測波形を示す図１５を基
に説明する。

【００７４】この場合のＧＴＯ３の動作は既述した図１
の装置での動作と同等であり、アノード・カソード電極
間電圧Ｖ_AKのピーク電圧抑制動作のみが図１の場合と異
なる。図１５の実測波形は、Ｉ_A＝１０００（Ａ／
ｄ）、Ｖ_AK＝１０００（Ｖ／ｄ）、Ｉ_GQ＝１２００（Ａ
／ｄ）、Ｖ_GD＝２０（Ｖ／ｄ）、ｔ＝２（μｓ／ｄ）と
した場合の例である。同図中、曲線Ｃ１、Ｃ２、Ｃ３、
Ｃ４は、それぞれ陽極電流Ｉ_A、アノード・カソード電
極間電圧Ｖ_AK、ゲート逆電流Ｉ_GQ、ゲート電圧Ｖ_Gの実
測波形を示す。

【００７５】図１４において、コンデンサ８は抵抗素子
７を通して常に電源電圧Ｖ_DDに充電されており、ターン
オフ動作時においては、発生するスパイク電圧Ｖ_DSP及
びピーク電圧Ｖ_Pから電源電圧Ｖ_DDを超えた電圧部分
（Ｖ_DSP−Ｖ_DD、Ｖ_P−Ｖ_DD）による電流のみが、ダイオ
ード６を通してコンデンサ８に吸収される。従って、上
記超過した部分だけが、その超過する時間だけ、コンデ
ンサ８に新たに充電されるにすぎない。

【００７６】以上の点を、図１５に基づいて説明する。
アノード・カソード電極間電圧Ｖ_AKが電源電圧Ｖ_DDに達
するまでは、コンデンサ８は機能せず、この期間（ｔ₂
−ｔ_１）の上昇率ｄＶ_ＡＫ／ｄｔはＧＴＯ３の能力によ
り決定される（このとき、全主電流Ｉ_Aはゲートドライ
バ４側へ転流している）。そして、アノード・カソード
電極間電圧Ｖ_AKが電源電圧Ｖ_DDに達して陽極電流Ｉ_Aが
減少し始めると（時刻ｔ₂）、それと同時に、ノード１
１に流れ込む主電流はダイオード６を通してコンデンサ
８側へと、即ちバイパス経路ＢＬへと流れ始める。この
時、流れ込むバイパス電流ｉの上昇率ｄｉ／ｄｔと、Ｇ
ＴＯ３とダイオード６とコンデンサ８とから成る閉回路
ないし第１ループＲ２に浮遊するインダクタンス
（Ｌ_f1）とによって起電圧が発生する。これが、図１５
に示すスパイク電圧Ｖ_DSPである（時刻ｔ₃）。これ以
後、時刻ｔ₅までは、アノード・カソード電極間電圧Ｖ
_AKのピーク電圧Ｖ_Pと電源電圧Ｖ_DDとの差はコンデンサ
８に吸収される。その際、コンデンサ８に吸収される過
充電分が、ＧＴＯ３の電圧阻止能力以下となるように、
コンデンサ８の容量値は適切に決定されている。つま
り、時刻ｔ₄から時刻ｔ₅までに上昇するアノード・カソ
ード電極間電圧Ｖ_AKのピーク値Ｖ_PがＧＴＯ３の電圧阻
止能力以下となるように、コンデンサ８の容量値によっ
て決定される。

【００７７】尚、コンデンサ８によって吸収されたピー
ク電圧の過充電分は、抵抗素子７を通して、次回ターン
オフまでに電源９側に放電される。一方、ＧＴＯ３のタ
ーンオン時においてもコンデンサ８に充電された電圧な
いし電荷は、それが放電しようとしてもダイオード６に
阻止されるので、放電することはない。よって、コンデ
ンサ８は、常に電源電圧Ｖ_DDと等しい電圧に充電されて
いることになる。

【００７８】尚、時刻ｔ₄から時刻ｔ₅までのピーク電圧
Ｖ_Pは、第２ループＲ３内の浮遊インダクタンス
（Ｌ_A2）とコンデンサ８の容量値とに起因して生ずる起
電力に基づく。

【００７９】以上の様に、この半導体スイッチング装置
１０Ａのピーク電圧抑制回路ないし保護回路のコンデン
サ８に蓄積されるエネルギーについては、従来技術にお
けるスナバコンデンサのようにスナバ抵抗によって０値
に至るまで全てが放電されてしまうのではなくて、その
内の過充電分のみが放電されるに過ぎなく、従来問題と
なっていたスナバ回路の放電損失を格段に低減すること
ができる。しかも、この半導体スイッチング装置１０Ａ
では、従来技術のスナバ回路で用いられていた部材をそ
のまま用い、かつスナバ抵抗として用いられていた抵抗
素子の配線を配線経路Ｒ４として電源９のノード１４に
直接接続するだけで、上記保護回路を簡単に構成できる
ため、即ち、従来のスナバ回路をそのまま利用して放電
損失を十分低減させることが可能となるため、非常に実
現性の高い装置を実現できる利点がある。勿論、同装置
１０Ａでも、図１の装置１０と同様に、ターンオフ時の
ＧＴＯ３の素子破壊を完全に阻止することができる。

【００８０】先の課題の項で触れたように、以上図１な
いし図１５で説明した半導体スイッチング装置により、
従来からの課題は基本的には解決されるが、現実の製品
化を図るためには、構造は勿論、製造、保守時の作業性
等、更には周辺機器、部品を含めた具体化への検討が必
要となり、これら具体化の中で提起される問題点も解決
していかねばならない。

【００８１】即ち、リング状のゲート端子へターンオン
電流を供給する場合、その周方向の電流分布を均一にす
る必要があるが、先の図６、図７に示した例では、ゲー
トドライバとゲート端子とは広幅の板状の導体である基
板７０で接続されている。従って、ゲート端子の周方向
の位置によってゲートドライバまでの距離が変化し、ま
た、ゲートドライバの配置とも関連し、必ずしも良好で
均等な電流分布が得られない。以下では、これら製品へ
の具体化に際して新たに現出した上記問題点を解決する
半導体スイッチング装置について説明する。なお、以下
では図１〜図１５で説明した内容とその主たる着目点が
異なるので、同一または相当部分についても、新たな符
号を付して説明するものとする。

【００８２】ここでは、ゲートドライバと半導体スイッ
チング素子までの電流路が中心となるので、これらに着
目し、しかも、以下の理解が容易となるよう、先の図２
を簡略化して示す図１６の回路について説明する。図に
おいて、ＧＣＴは図４、図５で示したリング状のゲート
端子ＲＧを有するゲートターンオフサイリスタやトラン
ジスタ等のゲート制御によりオン・オフ制御される平形
の半導体スイッチング素子、Ａはそのアノード電極、Ｋ
はそのカソード電極である。ＧＤはゲートドライバ、Ｇ
ＴＦはその内ターンオフ用のゲートドライバ、ＧＴＮは
ターンオン用のゲートドライバ、ＶＤＮおよびＶＤＰは
それぞれターンオフ用およびターンオン用の電源、ＣＦ
およびＣＮはそれぞれターンオフ用およびターンオン用
のコンデンサ、ＴｒＦはターンオフ用のトランジスタ、
Ｔｒ１およびＲ１はターンオンハイゲート用のトランジ
スタおよび抵抗、Ｔｒ２およびＲ２はターンオン定常ゲ
ート用のトランジスタおよび抵抗である。

【００８３】動作については、詳細な説明は省略する
が、制御信号の入力により、ワンショット回路およびバ
ッファから定まる一連のタイミングシーケンスでトラン
ジスタＴｒ１、Ｔｒ２、ＴｒＦが順次オンオフし、例え
ば、図３で示したターンオンハイゲート電流、ターンオ
ン定常ゲート電流そしてターンオフゲート電流をゲート
端子ＲＧとカソード電極Ｋとの間に供給する訳である。

【００８４】さて、図１７は、上述した新たな問題点を
解決した、この発明の実施の形態１における半導体スイ
ッチング装置を示す平面図である。図において、新たに
登場する符号について説明すると以下の通りである。即
ち、ＢＧはこのゲートドライバＧＤの複数の出力端Ｐ
１、Ｐ２、・・・Ｐｎと前記ゲート端子ＲＧとを電気的
及び機械的に接続する板状接続導体で、前記ゲート端子
ＲＧを取り囲む環状部ＢＧＲと、この環状部ＢＧＲから
前記ゲートドライバＧＤに向けて延在する直線部ＢＧＤ
とで構成されている。前記環状部ＢＧＲにおいて、前記
ゲート端子ＲＧとの間にゲート端子ＲＧを取り巻く環状
の電流路ＲＰが形成されている。Ｋは前述したカソード
電極で、図１７においては、前記アノード電極Ａの裏側
に位置している。

【００８５】ｉ１、ｉ２、・・・ｉｎは半導体スイッチ
ング素子ＧＣＴをターンオフするためにゲートドライバ
ＧＤへゲート端子ＲＧから流れ込むターンオフゲート電
流で、これらターンオフゲート電流ｉ１、ｉ２、・・・
ｉｎはゲートドライバＧＤとリング状ゲート端子ＲＧと
の間を多数の並列回路をなして流れるように構成されて
いる。即ち、半導体スイッチング素子ＧＣＴのゲート端
子ＲＧの直径Ｄより板状接続導体ＢＧの直線部ＢＧＤの
電流路幅ＩＷを大とし、且つ直線部ＢＧＤの電流路幅Ｉ
ＷとゲートドライバＧＤのゲート端子ＲＧからの電流取
込端ＧＤＴの長さＧＤＴＬとはほぼ同一にしてある。従
って、前記板状接続導体ＢＧの直線部ＢＧＤの端部にお
けるターンオフゲート電流、例えばｉ１、ｉ２は前記環
状電流路ＲＰを経て、前記ゲート端子ＲＧの前記ゲート
ドライバＧＤから遠い部分から流れ出たものである。即
ち、円環状のゲート端子ＲＧには、ターンオフゲート電
流が、ゲート端子ＲＧの全外周から流れ出し、従来のも
ののようにリード線１本から集中的に流れ出すことがな
くなり、ゲート端子ＲＧにおけるターンオフゲート電流
は内部のゲート電極の全領域に分配され、単位面積当た
りの電流が小さくなるので、大きなターンオフゲート電
流を流すことが出来、その結果として、ターンオフ時間
が、例えば従来のものに比べ約１／１０と極めて短くな
る。また、半導体スイッチング素子ＧＣＴのゲート領域
の寿命、即ち半導体スイッチング素子ＧＣＴの寿命が長
くなり、信頼性が向上する。

【００８６】図１８は図１７に示す並列電流路を実現す
る回路構成図である。即ち、多数の並列電流路を形成す
るため、ゲートドライバＧＤを電流路幅ＩＷの方向に沿
って順次配設されたそれぞれｎ個のトランジスタおよび
コンデンサから構成している。なお、同図では、このｎ
個の内、第１、第２および第ｎ番目のもののみを抜粋し
て図示している。図において、Ｃ１、Ｃ２、Ｃｎはコン
デンサ、ＴｒＦ１、ＴｒＦ２、ＴｒＦｎはターンオフ用
トランジスタ、Ｐ１、Ｐ２、Ｐｎは各トランジスタから
のターンオフゲート電流の出力端、Ｇ１Ｐ、Ｇ２Ｐ、Ｇ
ｎＰは図１７の板状接続導体ＢＧにおけるゲート側の各
並列電流路、Ｋ１Ｐ、Ｋ２Ｐ、ＫｎＰは同じく図１７の
板状接続導体ＢＧにおけるカソード側の各並列電流路で
ある。

【００８７】なお、図１８（後述する同種の図について
も同様）においては、ターンオン用ゲートドライバＧＴ
Ｎに関しては図示を簡略化しているが、この発明で対象
とする半導体スイッチング素子では、通常、ターンオン
ゲート電流はターンオフゲート電流の数１０分の１であ
り、その電流供給について特に問題は生じないためその
説明を省略しているためである。もっとも、両ゲートド
ライバＧＴＦ、ＧＴＮ共、共通の電流路を介してゲート
端子ＲＧへ電流を供給するので、ターンオン用ゲートド
ライバＧＴＮの存在がターンオフゲート電流の並列電流
路における電流分布に悪影響を及ぼすことが懸念される
が、同図に示すように、ターンオン用ゲートドライバＧ
ＴＮの出力側に抵抗Ｒが挿入されているので、その心配
はない。

【００８８】図１９は図１８の回路図におけるコンデン
サＣ１、Ｃ２、Ｃｎ、ターンオフ用トランジスタＴｒＦ
１、ＴｒＦ２、ＴｒＦｎ、半導体スイッチング素子ＧＣ
Ｔの板状接続導体ＢＧへの搭載配置例、および板状接続
導体ＢＧへの接続の構成を平面的に示した平面図であ
る。なお、同図においては、ターンオン用ゲートドライ
バＧＴＮは図示を省略している。

【００８９】図２０は図１８の回路図におけるコンデン
サＣ１、Ｃ２、Ｃｎ、ターンオフ用トランジスタＴｒＦ
１、ＴｒＦ２、ＴｒＦｎ、半導体スイッチング素子ＧＣ
Ｔの板状接続導体ＢＧへの搭載配置例、および板状接続
導体ＢＧへの接続の構成を断面で示した断面図である。
図において、ＧＲ１はゲート押えリング、ＫＲ１はカソ
ードスペーサリング、Ｂ１は導体板で、図示しない例え
ば螺合機構により、ゲート押えリングＧＲ１と導体板Ｂ
１とで板状接続導体ＢＧおよびカソードスペーサリング
ＫＲ１を間に挟持して圧接することにより、ゲート端子
ＲＧが板状接続導体ＢＧの表面に形成されたゲート側導
電層（ゲート側電流路）ＧＰに電気的に接続され、カソ
ード電極Ｋが板状接続導体ＢＧの裏面に形成されたカソ
ード側導電層（カソード側電流路）ＫＰに電気的に接続
される。同図で（１）で示す部分は、ゲートドライバの
単位ユニットを構成するトランジスタＴｒとコンデンサ
Ｃとの板状接続導体ＢＧとの接続構造を示すもので、同
図（２）に電源ＶＤＮを含めた回路図を示す。更に、図
２０の（１）の部分の拡大図を図２１に、また、図２１
のＸ１−Ｘ１線の断面およびＸ２−Ｘ２線の断面をそれ
ぞれ図２２（１）および（２）に示す。

【００９０】コンデンサＣのカソード側端子ＣＫは、ゲ
ート側導電層ＧＰと電気的に絶縁されスルーホールＨ１
により下面のカソード側導電層ＫＰに電気的に接続され
ている。また、トランジスタＴｒのゲート側端子ＴＧ
は、カソード側導電層ＫＰと電気的に絶縁されスルーホ
ールＨ４により上面のゲート側導電層ＧＰに電気的に接
続されている。コンデンサＣおよびトランジスタＴｒの
それぞれマイナス側端子ＣＮおよびＴＮはゲート側導電
層ＧＲおよびカソード側導電層ＫＰの両者と電気的に絶
縁されたそれぞれスルーホールＨ２およびＨ３に接続さ
れている。なお、各端子ＣＫ、ＣＮ、ＴＮ、ＴＧのリー
ドは、上面側から各スルーホールＨ１〜Ｈ４に挿通さ
れ、下面側から半田付等により接合する。

【００９１】図２０ないし図２２から判るように、ゲー
ト側導電層ＧＰ（図１８で示す電流路Ｇ１Ｐ、Ｇ２Ｐ、
ＧｎＰが相当する）とカソード側導電層ＫＰ（図１８で
示す電流路Ｋ１Ｐ、Ｋ２Ｐ、ＫｎＰが相当する）とは、
薄い絶縁層を介して板状接続導体ＢＧの表裏に形成され
ているので、ターンオフゲート電流はこれら表裏の電流
路を互いに逆方向に流れる電流となり、この部分におけ
るインダクタンスを極めて小さな値に抑えることがで
き、平面的に複数の並列電流路を形成する上述の対策と
相俟り、前述した原理にもとづく所望の急峻なターンオ
フゲート電流の供給が容易確実になされる訳である。

【００９２】図２３は図１７〜図２２に示す実施形態に
おけるターンオフゲート電流をリング状のゲート端子Ｒ
Ｇの周囲１６個所で検出して図示したもので、図中、横
軸はゲート端子ＲＧの周囲の１６個所の各部位を示す。
縦軸は検出値で、ｉはターンオフゲート電流（但し、ス
ケールは相対比率としている）、Ｚはターンオフゲート
電流の時間微分値ｄｉ／ｄｔ（但し、スケールは相対比
率としている）である。図２３に示すように、ターンオ
フゲート電流ｉはゲート端子ＲＧの全周からゲートドラ
イバＧＤに向けて流れ出ていることが分かる。従って、
ゲート端子ＲＧにおけるターンオフゲート電流は内部の
ゲート電極の全領域に分配され、単位面積当たりの電流
が小さくなることも分かる。

【００９３】実施の形態２．図２４は、図２３における
中央の部位の近辺、即ちゲート端子ＲＧのゲートドライ
バＧＤに最も近い側の近傍のターンオフゲート電流値を
更に小さく、従って、他の個所の電流値を大きくする為
に工夫された実施形態の平面図であり、前記板状接続導
体ＢＧの直線部ＢＧＤに図示のような一対のスリット、
即ち絶縁領域Ｓが設けられている。この絶縁領域Ｓは、
直線部ＢＧＤを表裏に跨って貫通する長孔であってもよ
く、有底の溝であってもよく、或いはスリット内に絶縁
物を埋設したものであってもよい。何れにせよ、絶縁領
域Ｓは、その一例として、ゲートドライバＧＤから半導
体スイッチング素子ＧＣＴに向けて平行をなして直線上
に延びる一対の直線状絶縁領域ＳＤと、この直線状絶縁
領域ＳＤの先端から更に半導体スイッチング素子ＧＣＴ
に向けてゲート端子ＲＧ外周に沿いながら傾斜して延び
る傾斜絶縁領域ＳＥとで構成されたものが示されてい
る。これら一対の絶縁領域Ｓは、図２４における中央の
部位の近辺、即ちゲート端子ＲＧのゲートドライバＧＤ
に最も近い側の近傍のターンオフゲート電流を、前記一
対の傾斜絶縁領域ＳＥ間の広い電流路ＧＣＷＰから一対
の直線状絶縁領域ＳＤ間の狭い電流路ＧＣＮＰに誘い込
むため、電流が流れにくくなり、図２４に於ける中央の
電流路ＧＣＰの電流値が下がり、中央以外の電流路ＧＬ
Ｐ、ＧＲＰの電流値が上昇し、ゲート端子ＲＧ内を流れ
るターンオフゲート電流の分布は、より均質化される。

【００９４】図２５は、絶縁領域Ｓを単純な直線状のみ
とした例であり、一対の絶縁領域Ｓ、Ｓ間の間隔は、ゲ
ート端子ＲＧに近くなるほど狭くなる構造としてある。
絶縁領域Ｓの形状が簡単であるので、安価に製作でき
る。なお、この図２５の例においても、中央の電流路Ｇ
ＣＰの電流値が下がり、中央以外の電流路ＧＬＰ、ＧＲ
Ｐの電流値が上昇し、ゲート端子ＲＧ内を流れるターン
オフゲート電流の分布は、より均質化される。

【００９５】実施の形態３．図２６は、図２３における
中央の部位の近辺、即ちゲート端子ＲＧのゲートドライ
バＧＤに最も近い側の近傍のターンオフゲート電流値を
更に小さく、従って、他の個所の電流値を大きくする為
に工夫された他の実施形態を示す接続図で、ゲート端子
ＲＧからゲートドライバＧＤに至る等価的に３つのゲー
ト側電流路ＧＬＰ、ＧＣＰ、ＧＲＰを設け、これら各ゲ
ート側電流路ＧＬＰ、ＧＣＰ、ＧＲＰのインピーダンス
を構成する各インダクタンスＬＬ、ＬＣ、ＬＲ、抵抗Ｒ
Ｌ、ＲＣ、ＲＲの大きさを、ゲート端子ＲＧの中央部Ｇ
Ｃに接続されたゲート側電流路ＧＣＰより、ゲート端子
ＲＧのゲートドライバＧＤから離れた両端部ＧＬ、ＧＲ
に接続されたゲート側電流路ＧＬＰ、ＧＲＰの方を小さ
くしたものである。ゲート端子ＲＧの中央部ＧＣに接続
されたゲート側電流路ＧＣＰのインダクタンスＬＣ、抵
抗ＲＣは、中央部ＧＣ以外の端部ＧＬ、ＧＲに接続され
たゲート側電流路ＧＬＰ、ＧＲＰのインダクタンスＬ
Ｌ、ＬＲ、抵抗ＲＬ、ＲＲより大きいので、図２３にお
ける中央の部位の近辺、即ちゲート端子ＲＧのゲートド
ライバＧＤに最も近い側の近傍、即ち、中央の電流路Ｇ
ＣＰのターンオフゲート電流値を更に小さくできる。従
って、中央以外の電流路ＧＬＰ、ＧＲＰの電流値が上昇
し、ゲート端子ＲＧ内を流れるターンオフゲート電流の
分布は、より均質化される。

【００９６】なお、図中、ＫＰはカソード電極Ｋとゲー
トドライバＧＤとの間を接続するカソード側電流路であ
るが、実際にはＫＬＰ、ＫＣＰ、ＫＲＰと分離して示す
ところ、図示の簡略化のためまとめた１本のＫＰで表示
している。また、ＣＬ、ＣＣ、ＣＲはコンデンサ、Ｓ
Ｌ、ＳＣ、ＳＲは単極スイッチの形に図示を簡略化した
ターンオフ用トランジスタで、実際には、後述する図２
７に示すように、それぞれｎ個のコンデンサおよびトラ
ンジスタを、各電流路ＧＬＰ、ＧＣＰ、ＧＲＰに対応し
て３群に分けて構成したものである。

【００９７】図２７は、図２６に示す回路を板状接続導
体ＢＧに搭載配置した具体例を示すものであり、ターン
オン用ゲートドライバは図示を省略している。第１から
第ｎ（この例ではｎ＝６）の６個のトランジスタＴｒＦ
１〜ＴｒＦ６等を配置している。そして、第１と第２の
ドライバ出力は、抵抗ＲＬ、インダクタンスＬＬを介し
て電流路ＧＬＰに、第３と第４のドライバ出力は、抵抗
ＲＣ、インダクタンスＬＣを介して電流路ＧＣＰに、第
５と第６のドライバ出力は、抵抗ＲＲ、インダクタンス
ＬＲを介して電流路ＧＲＰにそれぞれ送出される。

【００９８】実施の形態４．図２８は図２３における中
央の部位の近辺、即ちゲート端子ＲＧのゲートドライバ
ＧＤに最も近い側の近傍のターンオフゲート電流値を更
に小さく、従って、他の個所の電流値を大きくする為に
工夫された他の実施形態を示す接続図で、ゲート端子Ｒ
ＧからゲートドライバＧＤに至る等価的に３つのゲート
側電流路ＧＬＰ、ＧＣＰ、ＧＲＰを設け、これら各ゲー
ト側電流路ＧＬＰ、ＧＣＰ、ＧＲＰの各電源電圧を、ゲ
ート端子ＲＧの中央部ＧＣに接続されたゲート側電流路
ＧＣＰより、ゲート端子ＲＧのゲートドライバＧＤから
離れた両端部ＧＬ、ＧＲに接続されたゲート側電流路Ｇ
ＬＰ、ＧＲＰの方を高くしたものである。図において、
ＣＬ、ＣＣ、ＣＲはコンデンサ、ＳＬ、ＳＣ、ＳＲは単
極スイッチの形に図示を簡略化したターンオフ用トラン
ジスタ、ＶＤＮ１は例えば−１８Ｖのターンオフ用直流
電源、ＶＤＮ２は例えば−２Ｖのターンオフ用直流電
源、ＫＰはカソード電極ＫとゲートドライバＧＤとの間
を接続するカソード側電流路で、図２４と同様、簡略化
して図示している。

【００９９】ゲート端子ＲＧの中央部ＧＣに接続された
ゲート側電流路ＧＣＰとカソード側電流路ＫＰとの間の
電圧は１８Ｖであり、両端部ＧＬ、ＧＲに接続されたゲ
ート側電流路ＧＬＰ、ＧＲＰとカソード側電流路ＫＰと
の間の電圧は１８＋２＝２０Ｖとなる。このように、ゲ
ート端子ＲＧの中央部ＧＣに接続されたゲート側電流路
ＧＣＰとカソード側電流路ＫＰとの間の電圧の方が、両
端部ＧＬ、ＧＲに接続されたゲート側電流路ＧＬＰ、Ｇ
ＲＰとカソード側電流路ＫＰとの間の電圧より低いの
で、図２３における中央の部位の近辺、即ちゲート端子
ＲＧのゲートドライバＧＤに最も近い側の近傍、即ち、
中央の電流路ＧＣＰのターンオフゲート電流値を更に小
さくできる。従って、中央以外の電流路ＧＬＰ、ＧＲＰ
の電流値が上昇し、ゲート端子ＲＧ内を流れるターンオ
フゲート電流の分布は、より均質化される。

【０１００】図２９は、図２８に示す回路を板状接続導
体ＢＧに搭載配置した具体例を示すものであり、ターン
オン用ゲートドライバは図示を省略している。第１から
第ｎ（この例ではｎ＝６）の６個のトランジスタＴｒＦ
１〜ＴｒＦ６等および直流電源ＶＤＮ１、ＶＤＮ２を配
置している。そして、第１と第２のドライバは、電源Ｖ
ＤＮ１とＶＤＮ２の和の電圧（２０Ｖ）により出力する
ターンオフゲート電流を電流路ＧＬＰに、第３と第４の
ドライバは、電源ＶＤＮ１の電圧（１８Ｖ）により出力
するターンオフゲート電流を電流路ＧＣＰに、第５と第
６のドライバは、電源ＶＤＮ１とＶＤＮ２の和の電圧
（２０Ｖ）により出力するターンオフゲート電流を電流
路ＧＲＰにそれぞれ送出する。

【０１０１】実施の形態５．図３０は、半導体スイッチ
ング素子ＧＣＴのゲート端子ＲＧとカソード電極Ｋとの
間に電流路ＧＬＰ、ＧＲＰ、ＧＣＰを介してターンオフ
ゲート電流を流すゲートドライバを有するものにおい
て、前記ゲートドライバを複数個のゲートドライバＧＴ
Ｆ１、ＧＴＦ２で構成し、これら各ゲートドライバＧＴ
Ｆ１、ＧＴＦ２を前記半導体スイッチング素子ＧＣＴに
対して前後に配設し、前記半導体スイッチング素子ＧＣ
Ｔに近いゲートドライバＧＴＦ２は電流路ＧＬＰ、ＧＲ
Ｐを介して前記ゲート端子ＲＧの遠い部位（図示の左
部、右部、先端部）に、前記半導体スイッチング素子Ｇ
ＣＴから遠いゲートドライバＧＴＦ１は電流路ＧＣＰを
介して前記ゲート端子ＲＧの近い部位（図示の中央部）
に、各々接続したものである。

【０１０２】図において、Ｃ１、Ｃ２およびＳ１、Ｓ２
はゲートドライバＧＴＦ１のそれぞれコンデンサおよび
単極スイッチで表現したターンオフ用トランジスタ、Ｃ
Ｌ１、ＣＬ２、ＣＲ１、ＣＲ２およびＳＬ１、ＳＬ２、
ＳＲ１、ＳＲ２はゲートドライバＧＴＦ２のそれぞれコ
ンデンサおよび単極スイッチで表現したターンオフ用ト
ランジスタである。なお、本図では、便宜上、ターンオ
ン用ゲートドライバは電源ＶＤＰを除いて図示を省略し
ている。

【０１０３】図３１は図３０に示す回路を板状接続導体
ＢＧに搭載配置した具体例を示すもので、ターンオン用
ゲートドライバは図示を省略している。同図（１）はそ
の平面図、同図（２）はその側面図である。図３２は図
３１のＸ３−Ｘ３線の断面図、図３３は図３１のＸ４−
Ｘ４線の断面図である。ここでは、板状接続導体ＢＧと
してゲート側電流路を形成する第１の導電層ＣＣ１とカ
ソード側電流路を形成する第２の導電層ＣＣ２とを絶縁
層を介して交互に積み重ねたものとし、更に、この第１
の導電層ＣＣ１を２層、第２の導電層ＣＣ２を２層、即
ち、２対の導電層を備えたものとしている。

【０１０４】そして、図３１（１）に示すように、図２
４等で説明したスリットＳを設けて、ゲート端子ＲＧの
中央部ＧＣにはゲートドライバＧＴＦ１からターンオフ
ゲート電流が供給されるように、また、左部ＧＬ、右部
ＧＲにはゲートドライバＧＴＦ２からターンオフゲート
電流が供給されるよう、電流路を平面的に分離してい
る。更に、図３２に示すように、ゲートドライバＧＴＦ
２は板状接続導体ＢＧの４層の導電層の内、最上層と第
２層の導電層を、それぞれ第１の導電層ＣＣ１−２およ
び第２の導電層ＣＣ２−２として使用し、それぞれにそ
のゲート側端子ＴＧおよびカソード側端子ＣＫを接続す
る。そして、ゲート端子ＲＧの遠い部位に形成されたス
ルーホールＴＨ１により第２の導電層ＣＣ２−２と第４
層の導電層とを電気的に接続する。この結果、半導体ス
イッチング素子ＧＣＴに近いゲートドライバＧＴＦ２は
ゲート端子ＲＧの遠い部位のゲート端子ＲＧおよびカソ
ード電極Ｋにそれぞれ圧接されて電気的に接続されるこ
とになる。

【０１０５】また、図３３に示すように、ゲートドライ
バＧＴＦ１は板状接続導体ＢＧの４層の導電層の内、第
３層と第４層の導電層を、それぞれ第１の導電層ＣＣ１
−１および第２の導電層ＣＣ２−１として使用し、それ
ぞれにそのゲート側端子ＴＧおよびカソード側端子ＣＫ
を接続する。そして、ゲート端子ＲＧの近い部位に形成
されたスルーホールＴＨ２により第１の導電層ＣＣ１−
１と第１層の導電層とを電気的に接続する。この結果、
半導体スイッチング素子ＧＣＴから遠いゲートドライバ
ＧＴＦ１はゲート端子ＲＧの近い部位のゲート端子ＲＧ
およびカソード電極Ｋにそれぞれ圧接されて電気的に接
続されることになる。

【０１０６】なお、図３２、３３の形態例では、ゲート
ドライバＧＴＦ１とＧＴＦ２とで、板状接続導体ＢＧの
使用する導電層を上下対で使い分けるようにしたが、ス
リットＳによる電流路の平面的な分離を徹底させること
により、いずれのゲートドライバＧＴＦ１、ＧＴＦ２
共、４層の導電層を使用してそれぞれゲート端子ＲＧの
近い部位および遠い部位に接続する構成としてもよい。

【０１０７】以上のようにこの実施の形態５において
は、板状接続導体ＢＧにスリットＳを形成することによ
り互いに並列な電流路ＧＣＰ、ＧＬＰ、ＧＲＰを形成
し、半導体スイッチング素子ＧＣＴに近いゲートドライ
バＧＴＦ２は電流路ＧＬＰ、ＧＲＰを経てゲート端子Ｒ
Ｇの遠い部位に、半導体スイッチング素子ＧＣＴから遠
いゲートドライバＧＴＦ１は電流路ＧＣＰを経てゲート
端子ＲＧの近い部位にそれぞれ接続する構成としたの
で、図２３における中央の部位の近辺、即ちゲート端子
ＲＧのゲートドライバＧＤに最も近い側の近傍、即ち、
中央の電流路ＧＣＰのターンオフゲート電流値を更に小
さくできる。従って、中央以外の電流路ＧＬＰ、ＧＲＰ
の電流値が上昇し、ゲート端子ＲＧ内を流れるターンオ
フゲート電流の分布は、より均質化される。

【０１０８】実施の形態６．図３４は先の実施の形態５
と同様、ゲートドライバを前後に配置した２個のゲート
ドライバＧＴＦ１、ＧＴＦ２で構成し、それぞれゲート
端子ＲＧの近い部位およびゲート端子ＲＧの遠い部位に
接続するものであるが、両者の電流路の構成が形態５と
異なる。即ち、この形態６では、板状接続導体ＢＧの使
用導電層を区別することにより並列電流路を形成してお
り、以下、図３５、３６をも参照して説明する。

【０１０９】図３５は図３４に示す回路を板状接続導体
ＢＧに搭載配置した具体例を示すもので、ターンオン用
ゲートドライバは図示を省略している。同図（１）はそ
の平面図、同図（２）はその側面図である。図３６は図
３５のＸ５−Ｘ５の断面図である。ここでは、板状接続
導体ＢＧとしてゲート側電流路を形成する第１の導電層
ＣＣ１とカソード側電流路を形成する第２の導電層ＣＣ
２とを絶縁層を介して交互に積み重ねたものとし、更
に、この第１の導電層ＣＣ１を２層、第２の導電層ＣＣ
２を２層、即ち、２対の導電層を備えたものとしてい
る。

【０１１０】図３６に示すように、ゲートドライバＧＴ
Ｆ２のゲート側端子ＴＧは板状接続導体ＢＧの第２層の
第１の導電層ＣＣ１−２に電気的に接続され、ゲートド
ライバＧＴＦ２のカソード側端子ＣＫは第３層の第２の
導電層ＣＣ２−２に電気的に接続される。そして、第１
の導電層ＣＣ１−２はゲート端子ＲＧの先端部に形成さ
れたスルーホールＴＨ３により、第１層の導電層と接続
され、この第１層の導電層が半導体スイッチング素子Ｇ
ＣＴのゲート端子ＲＧに圧接されて電気的に接続され
る。なお、図示は省略しているが第１層および第４層の
導電層は、半導体スイッチング素子ＧＣＴの左部ＧＬと
右部ＧＲを結ぶ線上近傍で互いに電気的に絶縁分離され
ている。

【０１１１】また、第２の導電層ＣＣ２−２はゲート端
子ＲＧの先端部に形成されたスルーホールＴＨ４により
第４層の導電層と接続され、この第４層の導電層が半導
体スイッチング素子ＧＣＴのカソード電極Ｋに圧接され
て電気的に接続される。

【０１１２】一方、ゲートドライバＧＴＦ１のゲート側
端子ＴＧは板状接続導体ＢＧの第１層の第１の導電層Ｃ
Ｃ１−１に電気的に接続され、ゲートドライバＧＴＦ１
のカソード側端子ＣＫは第４層の第２の導電層ＣＣ２−
１に電気的に接続される。そして、両導電層ＣＣ１−１
およびＣＣ２−１は、それぞれ直接、ゲート端子ＲＧお
よびカソード電極Ｋに圧接されて電気的に接続される。

【０１１３】以上のように、この実施の形態６において
は、スリットＳ等を設けることなく、ゲート側、カソー
ド側の複数対の導電層を区分し、この例では、４層の導
電層の内、第１層、第４層の外層の導電層でゲートドラ
イバＧＴＦ１用の電流路ＦＰを形成し、第２層、第３層
の内層の導電層でゲートドライバＧＴＦ２用の電流路Ｂ
Ｐを形成し、半導体スイッチング素子ＧＣＴに近いゲー
トドライバＧＴＦ２は電流路ＢＰを経てゲート端子ＲＧ
の遠い部位に、半導体スイッチング素子ＧＣＴから遠い
ゲートドライバＧＴＦ１は電流路ＦＰを経てゲート端子
ＲＧの近い部位にそれぞれ接続する構成としたので、図
２３における中央の部位の近辺、即ちゲート端子ＲＧの
ゲートドライバＧＤに最も近い側の近傍、即ち、中央の
電流路ＧＣＰのターンオフゲート電流値を更に小さくで
きる。従って、中央以外の電流路ＧＬＰ、ＧＲＰの電流
値が上昇し、ゲート端子ＲＧ内を流れるターンオフゲー
ト電流の分布は、より均質化される。

【０１１４】なお、先の実施の形態５のスリットを設け
て並列電流路群を形成する方法と、実施の形態６の積層
された複数対の導電層を区分する方法とを併用して同等
の電流分布の均質化を図るようにしてもよい。

【０１１５】実施の形態７．図３７（１）は、図２３に
おける中央の部位の近辺、即ちゲート端子ＲＧのゲート
ドライバＧＤに最も近い側の近傍のターンオフゲート電
流値を更に小さく、従って、他の個所の電流値を大きく
する為に工夫された他の実施形態を示す平面図、同図
（２）は同側面図で、２つのターンオフ用ゲートドライ
バＧＴＦ１、ＧＴＦ２を設け、これらゲートドライバＧ
ＴＦ１、ＧＴＦ２の間に半導体スイッチング素子ＧＣＴ
を介在させたもので、ゲート端子ＲＧを流れるターンオ
フゲート電流は、双方のゲートドライバＧＴＦ１、ＧＴ
Ｆ２に分流して流れ込む。また、ゲート端子ＲＧと一方
のゲートドライバＧＴＦ１との間、ゲート端子ＲＧと他
方のゲートドライバＧＴＦ２との間の何れにも図２４、
図２５の実施形態と同様な絶縁領域Ｓを設けてある。従
って、ゲートドライバＧＴＦ１、ＧＴＦ２の何れの側の
ゲート端子中央部ＧＣも電流値が抑制され、ターンオフ
ゲート電流が、双方のゲートドライバＧＴＦ１、ＧＴＦ
２に分流されることと相まって、ゲート端子ＲＧ内を流
れるターンオフゲート電流の分布は、一層確実に均等化
される。なお、ターンオン用ゲートドライバＧＴＮ１、
ＧＴＮ２も、前述のゲートドライバＧＴＦ１、ＧＴＦ２
の配置と同様な配置になっている。

【０１１６】実施の形態８．図３８は、以上で説明した
半導体スイッチング装置を複数個使用し他の周辺部品と
ともに半導体スタック装置として組み立てたものであ
る。同図（１）はその構造図、同図（２）はその回路ブ
ロック図である。図において、ＧＣＴは半導体スイッチ
ング素子、ＧＤはゲートドライバ、ＦＤは環流ダイオー
ド、ＳＤはスナバダイオード、ＦＩＮは冷却部材として
の冷却フィン、ＳＴはスタック電極、ＩＳは絶縁スペー
サである。この内、冷却フィンＦＩＮには水冷配管ＰＷ
が接続され、半導体スイッチング素子ＧＣＴや環流ダイ
オードＦＤからの発熱を冷却水へ放熱する。ＦＬＭは以
上の各部品を積み重ね上下から締め付け、各構成部品を
圧接状態で格納する取付枠である。なお、上記各形態例
におけるゲート端子ＲＧはいずれも半導体スイッチング
素子ＧＣＴの周方向に延在するリング状の形態のものと
して説明したが、図３９に示すように、半導体スイッチ
ング素子ＧＣＴの周方向に沿って等間隔に複数の端子片
ＴＳが設けられたもので、いわば、周方向に不連続に延
在する形態のゲート端子ＲＧ１であっても、この発明は
同様に適用することができ同等の効果を奏するものであ
る。また、この発明に係る半導体スイッチング素子を適
用し、更にこれら半導体スイッチング素子をゲート制御
して電力変換を行うゲート制御装置を備えることによ
り、上述した通り、ゲート端子へ流れるターンオフゲー
ト電流の分布が均等で大きなターンオフゲート電流を流
すことができる高性能な、例えばインバータ等の電力変
換装置を得ることができる。

【０１１７】

【発明の効果】以上のように、請求項１に係る半導体ス
イッチング装置は、半導体スイッチング素子を周方向に
延在するゲート端子を備えたものとし、電流路を、ター
ンオフ電流が上記ゲート端子の複数個所に並列に流れる
並列電流路としたので、ターンオフ電流を、ゲート端子
の周方向にわたって均等な分布で流すことができる。

【０１１８】請求項２に係る半導体スイッチング装置
は、半導体スイッチング素子を周方向に延在するゲート
端子を備えたものとし、電流路を導体領域と絶縁領域と
で形成してターンオフ電流が上記ゲート端子の複数個所
に並列に流れる並列電流路としたので、並列電流路の形
成が簡便確実になされる。

【０１１９】また、請求項３に係る半導体スイッチング
装置は、その電流路をゲート側電流路を形成する第１の
導電層とカソード側電流路を形成する第２の導電層とを
絶縁層を介して積層してなる配線基板で構成し、上記両
導電層を導体領域とし、上記配線基板に所定のパターン
のスリットを形成して絶縁領域としたので、低インピー
ダンスの並列電流路が簡便確実に得られる。

【０１２０】請求項４に係る半導体スイッチング装置
は、半導体スイッチング素子を周方向に延在するゲート
端子を備えたものとし、電流路を、ターンオフ電流が上
記ゲート端子の複数個所に並列に流れる並列電流路と
し、この並列電流路の各電流路における上記ゲート端子
とゲートドライバとの間のインピーダンスの差を減じる
手段を備えたので、ゲート端子に並列に流れる各並列電
流路のターンオフ電流をより確実に均一な状態にするこ
とができる。

【０１２１】請求項５に係る半導体スイッチング装置
は、半導体スイッチング素子を周方向に延在するゲート
端子を備えたものとし、電流路を、ターンオフ電流が上
記ゲート端子の複数個所に並列に流れる並列電流路とす
るとともに、ゲートドライバを複数個のゲートドライバ
で構成し、これら各ゲートドライバの上記半導体スイッ
チング素子への印加電圧を、上記並列電流路の各電流路
における電流の差を減じるように異なる電圧としたの
で、ゲート端子に並列に流れる各並列電流路のターンオ
フ電流をより確実に均一な状態にすることができる。

【０１２２】請求項６に係る半導体スイッチング装置
は、半導体スイッチング素子を周方向に延在するゲート
端子を備えたものとし、ゲートドライバを複数個のゲー
トドライバで構成し、これら各ゲートドライバを上記半
導体スイッチング素子に対して前後に配設し、上記半導
体スイッチング素子に近いゲートドライバは上記ゲート
端子の遠い部位に、上記半導体スイッチング素子から遠
いゲートドライバは上記ゲート端子の近い部位に、各々
電流路を介して接続したので、ゲート端子に並列に流れ
る各並列電流路のターンオフ電流をより確実に均一な状
態にすることができる。

【０１２３】また、請求項７に係る半導体スイッチング
装置は、その電流路をゲート側電流路を形成する第１の
導電層とカソード側電流路を形成する第２の導電層とを
絶縁層を介して積層してなる配線基板で構成するととも
に、上記配線基板に所定のパターンのスリットを形成す
ることにより上記電流路を上記ターンオフ電流が上記ゲ
ート端子の複数個所に並列に流れる並列電流路とし、上
記半導体スイッチング素子に近いゲートドライバは上記
ゲート端子の遠い部位に接続される電流路を介して、上
記半導体スイッチング素子から遠いゲートドライバは上
記ゲート端子の近い部位に接続される電流路を介して、
各々接続したので、各並列電流路のインピーダンスがほ
ぼ均一なものとなり、電流の分布がより確実に均一なも
のとなる。

【０１２４】また、請求項８に係る半導体スイッチング
装置は、その電流路をゲート側電流路を形成する第１の
導電層とカソード側電流路を形成する第２の導電層とを
複数対、上記両導電層を交互に絶縁層を介して積層して
なる配線基板で構成し、上記半導体スイッチング素子に
近いゲートドライバは上記複数対の一部の導電層を介し
て上記ゲート端子の遠い部位に、上記半導体スイッチン
グ素子から遠いゲートドライバは上記複数対の残部の導
電層を介して上記ゲート端子の近い部位に、各々接続し
たので、スリットを設けることなく、各並列電流路のイ
ンピーダンスがほぼ均一なものとなり、電流の分布がよ
り確実に均一なものとなる。

【０１２５】請求項９に係る半導体スタック装置および
請求項１０に係る電力変換装置は、以上の半導体スイッ
チング素子を備えた、特にゲート端子へ流れるターンオ
フ電流の分布が均等で大きなターンオフ電流を流すこと
ができる高性能な半導体スタック装置および電力変換装
置が得られる。

【図面の簡単な説明】

【図１】本発明の実施の形態１に係る半導体スイッチ
ング装置の回路図である。

【図２】ゲートドライバ回路の具体的な構成を示す図
である。

【図３】ゲート側に流れる電流の波形を示す図であ
る。

【図４】本発明のＧＴＯ素子パッケージを示す断面図
である。

【図５】本発明のＧＴＯ素子パッケージの外観を示す
平面図である。

【図６】本発明のゲートドライバの外観を示す平面図
である。

【図７】本発明のＧＴＯ素子パッケージとのゲートド
ライバとの接続方法を示す断面図である。

【図８】多方向からゲート逆電流を取り出す場合のゲ
ートドライバーを示す平面図である。

【図９】本発明の実施の形態１に係る半導体スイッチ
ング装置の動作を示す図である。

【図１０】ＧＴＯの等価モデルを示す図である。

【図１１】アノード・カソード電極間電圧の上昇率と
ターンオフゲインとの関係を示す図である。

【図１２】従来技術におけるターンオフ時の主電流の
流れを示す図である。

【図１３】本発明におけるターンオフ時の主電流の流
れを示す図である。

【図１４】図１とは異なる、本発明の実施の形態１に
係る半導体スイッチング装置の回路図である。

【図１５】図４の装置における実測波形を示す図であ
る。

【図１６】図２を簡略化して示す本発明のゲートドラ
イバ回路を示す図である。

【図１７】この発明の実施の形態１における半導体ス
イッチング装置の概略構成を示す図である。

【図１８】図１７に示す並列電流路を実現する回路構
成図である。

【図１９】図１８の回路構成の板状接続導体への搭載
配置例を示す図である。

【図２０】図１８の回路構成の板状接続導体への搭載
配置例を断面で示す図である。

【図２１】図２０の（１）の部分を拡大して示す図で
ある。

【図２２】図２１のＸ１−Ｘ１およびＸ２−Ｘ２の断
面図である。

【図２３】ゲート端子の周方向におけるターンオフゲ
ート電流の実測結果を示す図である。

【図２４】この発明の実施の形態２における半導体ス
イッチング装置を示す構成図である。

【図２５】この発明の実施の形態２における図２４と
は異なる半導体スイッチング装置を示す構成図である。

【図２６】この発明の実施の形態３における半導体ス
イッチング装置を示す回路図である。

【図２７】図２６の回路構成の板状接続導体への搭載
配置例を示す図である。

【図２８】この発明の実施の形態４における半導体ス
イッチング装置を示す回路図である。

【図２９】図２８の回路構成の板状接続導体への搭載
配置例を示す図である。

【図３０】この発明の実施の形態５における半導体ス
イッチング装置を示す回路図である。

【図３１】図３０の回路構成の板状接続導体への搭載
配置例を示す図である。

【図３２】図３１のＸ３−Ｘ３の断面図である。

【図３３】図３１のＸ４−Ｘ４の断面図である。

【図３４】この発明の実施の形態６における半導体ス
イッチング装置を示す回路図である。

【図３５】図３４の回路構成の板状接続導体への搭載
配置例を示す図である。

【図３６】図３５のＸ５−Ｘ５の断面図である。

【図３７】この発明の実施の形態７における半導体ス
イッチング装置を示す構成図である。

【図３８】この発明の実施の形態８における半導体ス
タック装置を示す構成図である。

【図３９】周方向に延在するゲート端子ＲＧの変形例
を示す図である。

【図４０】従来装置の回路を示す図である。

【図４１】従来回路による実測波形を示す図である。

【図４２】従来のＧＴＯ素子パッケージの断面図であ
る。

【図４３】従来のＧＴＯ素子パッケージの外観を示す
平面図である。

【図４４】従来の問題点を指摘するための図である。

【図４５】従来の問題点を指摘するための図である。

【符号の説明】

３ＧＴＯ、３Ａアノード電極、３Ｋカソード電
極、３Ｇゲート電極、４ゲートドライバ、５ピー
ク電圧抑制回路、Ｒ１経路、Ｉ_A 主電流、Ｉ_G ター
ンオン制御電流、Ｉ_GQ ゲート逆電流、ＧＣＴ半導体
スイッチング素子、ＲＧ，ＲＧ１ゲート端子、Ａア
ノード電極、Ｋカソード電極、ＧＤゲートドライ
バ、ＧＴＦターンオフ用ゲートドライバ、ＶＤＮ１，
ＶＤＮ２直流電源、ＢＧ配線基板としての板状接続
導体、ＣＣ１第１の導電層、ＣＣ２第２の導電層、
Ｓスリット、ＧＬＰ，ＧＣＰ，ＧＲＰ，ＦＰ，ＢＰ
電流路、ＦＩＮ冷却フィン、ＦＬＭ取付枠、ＴＳ
端子片。

Claims

【特許請求の範囲】

【請求項１】ゲート電極を有する半導体スイッチング
素子、および電流路を介して上記半導体スイッチング素
子の上記ゲート電極とカソード電極との間にターンオフ
電流を供給するゲートドライバを備えた半導体スイッチ
ング装置において、上記半導体スイッチング素子を周方向に延在するゲート
端子を備えたものとし、上記電流路を、上記ターンオフ
電流が上記ゲート端子の複数個所に並列に流れる並列電
流路としたことを特徴とする半導体スイッチング装置。
【請求項２】ゲート電極を有する半導体スイッチング
素子、および電流路を介して上記半導体スイッチング素
子の上記ゲート電極とカソード電極との間にターンオフ
電流を供給するゲートドライバを備えた半導体スイッチ
ング装置において、上記半導体スイッチング素子を周方向に延在するゲート
端子を備えたものとし、上記電流路を導体領域と絶縁領
域とで形成して上記ターンオフ電流が上記ゲート端子の
複数個所に並列に流れる並列電流路としたことを特徴と
する半導体スイッチング装置。
【請求項３】電流路をゲート側電流路を形成する第１
の導電層とカソード側電流路を形成する第２の導電層と
を絶縁層を介して積層してなる配線基板で構成し、上記
両導電層を導体領域とし、上記配線基板に所定のパター
ンのスリットを形成して絶縁領域としたことを特徴とす
る請求項２記載の半導体スイッチング装置。
【請求項４】ゲート電極を有する半導体スイッチング
素子、および電流路を介して上記半導体スイッチング素
子の上記ゲート電極とカソード電極との間にターンオフ
電流を供給するゲートドライバを備えた半導体スイッチ
ング装置において、上記半導体スイッチング素子を周方向に延在するゲート
端子を備えたものとし、上記電流路を、上記ターンオフ
電流が上記ゲート端子の複数個所に並列に流れる並列電
流路とし、この並列電流路の各電流路における上記ゲー
ト端子と上記ゲートドライバとの間のインピーダンスの
差を減じる手段を備えたことを特徴とする半導体スイッ
チング装置。
【請求項５】ゲート電極を有する半導体スイッチング
素子、および電流路を介して上記半導体スイッチング素
子の上記ゲート電極とカソード電極との間にターンオフ
電流を供給するゲートドライバを備えた半導体スイッチ
ング装置において、上記半導体スイッチング素子を周方向に延在するゲート
端子を備えたものとし、上記電流路を、上記ターンオフ
電流が上記ゲート端子の複数個所に並列に流れる並列電
流路とするとともに、上記ゲートドライバを複数個のゲ
ートドライバで構成し、これら各ゲートドライバの上記
半導体スイッチング素子への印加電圧を、上記並列電流
路の各電流路における電流の差を減じるように異なる電
圧としたことを特徴とする半導体スイッチング装置。
【請求項６】ゲート電極を有する半導体スイッチング
素子、および電流路を介して上記半導体スイッチング素
子の上記ゲート電極とカソード電極との間にターンオフ
電流を供給するゲートドライバを備えた半導体スイッチ
ング装置において、上記半導体スイッチング素子を周方向に延在するゲート
端子を備えたものとし、上記ゲートドライバを複数個の
ゲートドライバで構成し、これら各ゲートドライバを上
記半導体スイッチング素子に対して前後に配設し、上記
半導体スイッチング素子に近いゲートドライバは上記ゲ
ート端子の遠い部位に、上記半導体スイッチング素子か
ら遠いゲートドライバは上記ゲート端子の近い部位に、
各々上記電流路を介して接続したことを特徴とする半導
体スイッチング装置。
【請求項７】電流路をゲート側電流路を形成する第１
の導電層とカソード側電流路を形成する第２の導電層と
を絶縁層を介して積層してなる配線基板で構成するとと
もに、上記配線基板に所定のパターンのスリットを形成
することにより上記電流路を上記ターンオフ電流が上記
ゲート端子の複数個所に並列に流れる並列電流路とし、
上記半導体スイッチング素子に近いゲートドライバは上
記ゲート端子の遠い部位に接続される電流路を介して、
上記半導体スイッチング素子から遠いゲートドライバは
上記ゲート端子の近い部位に接続される電流路を介し
て、各々接続したことを特徴とする請求項６記載の半導
体スイッチング装置。
【請求項８】電流路をゲート側電流路を形成する第１
の導電層とカソード側電流路を形成する第２の導電層と
を複数対、上記両導電層を交互に絶縁層を介して積層し
てなる配線基板で構成し、上記半導体スイッチング素子
に近いゲートドライバは上記複数対の一部の導電層を介
して上記ゲート端子の遠い部位に、上記半導体スイッチ
ング素子から遠いゲートドライバは上記複数対の残部の
導電層を介して上記ゲート端子の近い部位に、各々接続
したことを特徴とする請求項６記載の半導体スイッチン
グ装置。
【請求項９】半導体スイッチング素子と上記半導体ス
イッチング素子からの発熱を放熱する冷却部材とを積み
重ね取付枠内に配置してなることを特徴とする請求項１
ないし８のいずれかに記載の半導体スイッチング装置を
使用した半導体スタック装置。
【請求項１０】半導体スイッチング素子をゲート制御
して電力変換を行うゲート制御装置を備えたことを特徴
とする請求項１ないし９のいずれかに記載の半導体スイ
ッチング装置を使用した電力変換装置。