JPH1027492A - 不揮発性記憶装置のためのデータ入力／出力管理装置、ならびに、メモリに書込むべき入力データとメモリから読出すべき出力データとを管理するための方法 - Google Patents

Abstract

(57)【要約】 【課題】 メモリマトリックスからおよびメモリマトリ
ックスへのデータの伝送に必要な経路の組織が改良され
た、特に不揮発性記憶装置のためのデータ入力／出力管
理装置および管理方法を提供する。 【解決手段】 この管理装置は、メモリへおよびメモリ
からのデータの伝送のための少なくとも１つの双方向の
内部バスと、内部バスに関連する冗長管理線と、メモリ
から外界へのデータの内部バスによる伝送を可能化／不
能化するための手段と、そのソースがメモリマトリック
ス以外であるデータ側でのメモリマトリックスへの伝送
のための内部バスへのアクセスを可能化／不能化するた
めの手段と、メモリマトリックスの読出、およびそのプ
ログラミングの間にメモリの外界と冗長線との間の接続
を可能化／不能化する手段とを含む。

Description

【発明の詳細な説明】

【０００１】

【発明の分野】この発明は、特に、不揮発性記憶装置の
ための、データ入力／出力管理装置に関する。

【０００２】不揮発性記憶装置においては、データをメ
モリに書込んだり、メモリから読出したりできることが
知られている。メモリへのデータの書込はまた、メモリ
のプログラミングとも呼ばれる。

【０００３】メモリからの読出およびメモリへの書込の
ステップは普通、単方向性でありしたがって厳密に１の
または他のステップに専用されるデータ転送経路を用い
て行なわれる。

【０００４】読出経路とプログラミング経路の分離は、
必然的に、メモリの出力端子からメモリに向かって、お
よびメモリから出力端子へ向かって分岐した、特定的に
設けられたいくつかの線の使用を伴う。

【０００５】そのソースまたは行き先がメモリマトリッ
クスではないデータの転送を行なうためには、既存のプ
ログラミング線および読出線に加えて、データ伝送線を
実現する必要がある。

【０００６】これらの付加的な線の必要性は、たとえ
ば、冗長機能を実現する際に生じる。冗長機能によっ
て、欠陥の見つかったメモリマトリックスの列（または
線）は、適切な代替線によって置換され、つまり、冗長
にされ、この代替線上にさもなくば欠陥線へまたは欠陥
線から送られるはずだったデータアイテムが送られる。
この方策によって、正しいデータの記憶およびその後の
検索を妨げかねない欠陥メモリセルを有する線を存在し
ないものとする。

【０００７】前述の付加的な線は、かなりの付加的空間
を必要とする。もし出力端子がメモリ回路に隣接または
近接しているメモリアーキテクチャが使用されたなら
ば、これらの付加的線の長さはかなり制限されるが、そ
れでも依然かなりの面積を占める。

【０００８】もし代わりに、メモリマトリックスのビッ
ト線が隣接して接続されるのではなく、有利には２個の
半マトリックスとして組織されたメモリの横方向の広が
りに沿って分布されていれば、このようにして２つに分
割されたメモリマトリックスへの、およびメモリマトリ
ックスからの、入力および出力経路の重複は、必然的
に、前記メモリのアーキテクチャを極度に複雑にすると
同時に、線で占められる面積を２倍にするという欠点を
伴う。

【０００９】実際、端子の配列に関し横に配列された伝
送構造を持ち、ワードが１６ビットで形成された、分割
された１６ビットメモリマトリックスの場合には、１６
個の出力端子が必要である。マトリックスのデータを読
出すための１つと、それをプログラミングするための１
つとの、２つの線が、各出力端子から分岐する。さら
に、冗長管理に専用される線が、各端子から分岐する。

【００１０】さらに、ＤＭＡ（ダイレクト・メモリ・ア
クセス）、すなわち、各々の個々のセルの正しい動作を
調べるための、外界によるメモリマトリックスへのダイ
レクトアクセスを提供するために専用される線が、各出
力端子から分岐する。

【００１１】したがって、全体では、各端子について４
つの伝送線が存在し、これは明白に、高度に複雑なメモ
リアーキテクチャを必然的に伴う。

【００１２】

【発明の概要】この発明の目標は、したがって、メモリ
マトリックスへの、およびメモリマトリックスからの、
データの伝送のための経路の組織を改良する、特に不揮
発性記憶装置のためのデータ入力／出力管理装置を提供
することである。

【００１３】この目標の範囲内で、この発明の目的は、
メモリのために必要なデータ伝送線を減じ、それらの情
報を「単一点」に集中させ、それによって、それらのア
ーキテクチャを簡素化する、特に不揮発性記憶装置のた
めのデータ入力／出力管理装置を提供することである。

【００１４】この発明のもう１つの目的は、メモリの入
力並列ビットの数を、８または１６に設定する、特に不
揮発性記憶装置のためのデータ入力／出力管理装置を提
供することである。

【００１５】この発明のまたもう１つの目的は、メモリ
の冗長管理が可能な、特に不揮発性記憶装置のためのデ
ータ入力／出力管理装置を提供することである。

【００１６】この発明のまたもう１つの目的は、ダイレ
クトメモリアクセスを提供する、特に不揮発性記憶装置
のためのデータ入力／出力管理装置を提供することであ
る。

【００１７】この発明のまたもう１つの目的は、高度に
信頼でき、競争的価格で製造が比較的容易な、特に不揮
発性記憶装置のためのデータ入力／出力管理装置を提供
することである。

【００１８】この発明の一実施例は、少なくとも１つの
メモリセルのマトリックスを含む、不揮発性記憶装置の
ためのデータ入力／出力管理装置に向けられている。こ
のデータ入力／出力管理装置は、メモリからの、およ
び、メモリへのデータの転送のための少なくとも１つの
双方向内部バスと、内部バスに関連する冗長管理線と、
前記内部バスによるメモリマトリックスからのデータの
伝送を可能化および不能化するための手段と、前記内部
バスによるメモリマトリックスへのデータの伝送を可能
化および不能化するための手段と、メモリマトリックス
の読出およびそのプログラミングの間に、冗長線への接
続を可能化および不能化するための手段とを含む。

【００１９】この発明のもう１つの実施例は、メモリに
書込むべき入力データとメモリから読出すべき出力デー
タとを管理するための、データ入力／出力管理装置に向
けられている。この装置はメモリに書込まれるべきデー
タを受け、メモリから読出されるデータを提供する入力
／出力ポートと、メモリから読出されるデータを受け、
メモリにデータを伝送するデータバスであって、データ
を受けかつデータを提供するためのノードを有するもの
と、メモリから読出されるデータをデータバスと入力／
出力ポートとの間に伝送するための第１のデータ経路
と、メモリに書込まれるべきデータを入力／出力ポート
とデータバスとの間に伝送するための第２のデータ経路
と、第１の制御信号を受ける入力を有し、第１の制御信
号の第１の状態に応答してデータバスのノードと入力／
出力ポートとの間に第１のデータ経路を結合し、第１の
制御信号の第２の状態に応答してノードと入力／出力ポ
ートとの間に第２のデータ経路を結合する第１のスイッ
チとを含む。

【００２０】この発明のもう１つの実施例はメモリに書
込むべき入力データとメモリから読出すべき出力データ
とを管理するための方法に向けられている。この方法
は、メモリから読出されるデータを入力／出力ポートへ
伝送するために、メモリと入力／出力ポートとの間に第
１のデータ経路を確立するステップと、メモリに書込ま
れるべきデータを伝送するためにメモリと入力／出力ポ
ートとの間に第２のデータ経路を確立するステップと、
第１のおよび第２の状態を有する第１の制御信号を受け
るステップと、制御信号の第１の状態に応答して第１の
データ経路を可能化するステップと、第１の制御信号の
第２の状態に応答して第２のデータ経路を可能化するス
テップとを含む。

【００２１】この発明のもう１つの実施例は、メモリに
書込むべき入力データとメモリから読出すべき出力デー
タとを管理するためのデータ入力／出力管理装置に向け
られている。この装置はメモリに書込まれるべきデータ
を受け、メモリから読出されるデータを提供する入力／
出力ポートと、メモリから読出されるデータを受け、メ
モリにデータを伝送するデータバスであって、データを
受けかつデータを提供するためのノードを有するもの
と、データバスと入力／出力ポートとの間にメモリから
読出されるデータを伝送するための第１のデータ経路
と、入力／出力ポートとデータバスとの間にメモリへ書
込まれるべきデータを伝送する第２のデータ経路と、こ
のデータ入力／出力管理装置の動作の第１のモードを確
立するため、入力／出力ポートとデータバスのノードと
の間に第１のデータ経路を結合するための手段と、デー
タ入力／出力管理装置の動作の第２のモードを確立する
ため、入力／出力ポートとデータバスのノードとの間に
第２のデータ経路を結合するための手段とを含む。

【００２２】

【詳細な説明】図を参照すると、この発明による装置
は、２つのバス１_L および１_H に分割される双方向内部
データバスを含み、ここでサフィックスＬおよびＨは、
それぞれＬとして示される半ワードおよびＨとして示さ
れる半ワードに関係する。

【００２３】内部バス１（以下、１は、２つのバス１_L
および１_H で構成される組を示す）は、図示しないメモ
リマトリックスへのおよびメモリマトリックスからのデ
ータの転送に専用される。

【００２４】冗長データの伝送のためのデータ線２は内
部バス１と関連する。バス１_L は対応する出力バッファ
３_L に接続され、そこから出力端子４_L に接続される。

【００２５】出力バッファ３_L はまた、外界と周知のと
おりインターフェイスする３状態型の構造を含む。

【００２６】出力端子４_L は、（読出中の）メモリから
のデータの出力および（プログラミング中の）メモリへ
のデータの入力を可能にするよう適合されたデータ入力
／出力（Ｉ／Ｏ）端子である。

【００２７】内部バス１_L および１_H についてのこの装
置のアーキテクチャの対称性に鑑みて、以下、説明が冗
長となるのを避けるため、この発明による装置のアーキ
テクチャはこの装置のＬと呼ばれる部分に関して以下説
明される。この部分に関してのすべての言及は対称部分
Ｈについてもあてはまるものと理解されねばならない。

【００２８】出力端子４_L および出力バッファ３_L は実
際は８つの出力端子および８つの出力バッファである。
なぜならここで考えられている記憶装置は１６ビット
型、つまり、１６ビットの長さのワード（バイト）を備
えたものだからであり、したがって、各々のビットに１
出力バッファと１出力端子がある。

【００２９】同様に、内部バス１_L は、８本の線で構成
される（内部バス１_H についても同じく８本の線）。

【００３０】内部バス１_L 、出力バッファ３_L 、および
出力端子４_L の間の接続経路は以下のとおりである（こ
れらの経路は常にバスである）。

【００３１】内部バス１_L と出力端子４_L との間の直接
接続のための経路があり、これは内部バス１_L と出力端
子４_L との間の直接接続を可能化／不能化するための装
置によって管理されている。可能化／不能化のためのこ
の装置は、スイッチ５_L および６_L を含む。前記経路は
双方向であり、メモリ装置をプログラミングするように
したがって、読出のために与えられるデータの通常の流
れに対し、逆方向に内部バス１_L 上でデータを送るよう
に適合されたプログラミング可能化装置７_L に、入力に
おいて分岐している。出力バッファ３_L および出力端子
４_L の場合と同様、プログラミング可能化装置７_L は実
際は、８つのプログラミング可能化装置を含む。

【００３２】プログラミング可能化装置７_L は、たとえ
ば対のＣＭＯＳパストランジスタのような双方向の構成
要素を含む。

【００３３】内部バス１_L と出力バッファ３_L との間の
直接接続のための経路は、また、内部バス１_L からバッ
ファ３_L へのデータの直接接続を可能化／不能化するた
めの手段によっても管理される。前記可能化／不能化手
段はスイッチ８_L によって有利に構成される。図１に示
された位置では、スイッチ８_L は、内部バス１_L と出力
バッファ３_L との間の接続経路を可能化して、メモリか
らデータを読出す。

【００３４】メモリの入力を１６または８の並列ビット
に設定するための手段は、付加的スイッチ９（この場
合、スイッチ９は装置の２つの部分、ＬおよびＨによっ
て共有される）により有利に構成され、これは、並列管
理に専用される線１０上の入力信号に応答して入力を１
６または８並列ビットに設定する。以下、前記線をＷＯ
ＲＤ／ＢＹＴＥ線と呼ぶ。

【００３５】図１でスイッチ９について示す位置では、
１６ビット並列管理が可能化される。一方、メモリの８
ビット並列の管理はスイッチが他方の位置にあるとき可
能化されよう。

【００３６】プログラミング装置７_L の出力は、メモリ
に書込まれるべきデータで構成され、外界側での内部バ
ス１_L への、したがって、メモリへのアクセスを可能化
／不能化するための手段によって、内部バス１_L への接
続のための経路に送られる。前記手段は有利にスイッチ
１１_L により構成され、これは、線ＰＧにより運ばれる
プログラミング信号を受ける入力を有する。

【００３７】出力バッファ３_L は、ＬＯＡＤ−Ｌと呼ば
れる線により運ばれる、前記バッファを可能化するため
の信号を受ける入力を有する。

【００３８】同様に、出力バッファ３_H はＬＯＡＤ−Ｈ
線により運ばれる可能化信号を受ける入力を有する。

【００３９】線ＤＭＡにより運ばれるダイレクトメモリ
アクセス信号はスイッチ６_L および、以下に説明される
冗長構造を駆動する。

【００４０】線ＤＩｄｉｓにより運ばれる、プログラミ
ング装置７_L を不能化するための信号は、前記プログラ
ミング手段７_L の入力と結合される。

【００４１】列冗長管理手段は、ＡＮＤ論理ゲート１２
_L 、１３_L および１４を含む論理手段により構成され
る。

【００４２】詳細には、ＡＮＤ論理ゲート１２_L は、半
マトリックスＬに対する列冗長信号ＲＥＤＬを受ける第
１の入力を有し、これはまた、スイッチ８_L を駆動す
る。論理ゲート１２_L は信号ＰＧを受ける第２の入力を
有する。ＡＮＤ論理ゲート１２ _L の出力は、もし冗長事
件が起きれば冗長線２にデータを運ぶよう適合されたス
イッチ１５_L を駆動する。

【００４３】ＡＮＤ論理ゲート１３_L は信号ＤＭＡおよ
び信号ＲＥＤＬを受け、スイッチ５ _L の開閉を駆動する
出力を有する。

【００４４】ＡＮＤ論理ゲート１４は（冗長がない場合
はハイでありそれ以外ではローの）非冗長信号ＲＥＤｄ
ｎと、プログラミング信号ＰＧとを受け、冗長がない場
合は冗長線２を接地に接続するよう適合され、冗長の場
合はプログラミングの間に限り開放されたまま保たれる
よう適合されたスイッチ１６を駆動する。

【００４５】図２を参照すると、図１に示す入力／出力
管理装置のアーキテクチャの回路の細部が示されてお
り、前述アーキテクチャの個々の要素は、回路の観点か
ら分析される。２つの図において、同一の参照番号は同
一の要素を示す。

【００４６】図１の場合と同様、半ワードＬに対応する
回路の下部分のみを説明する。この半ワードについての
いかなる言及も同様に他方の半ワードに関係する回路の
部分について有効であると理解されねばならない。簡潔
性のため、半ワードＨおよび半ワードＬの部分の回路を
構成する個々の要素は、サフィックスＨまたはＬなしの
同一の参照番号で示される。

【００４７】メモリを８または１６ビットに設定するた
めのスイッチ９は２対のＣＭＯＳパストランジスタ２３
および２４を含み、その各々がＰ型トランジスタおよび
Ｎ型トランジスタを含む。信号ＷＯＲＤ／ＢＹＴＥは、
対のパストランジスタ２３のＰ型トランジスタのゲート
端子および、対のパストランジスタ２４のＮ型トランジ
スタのゲート端子に送られる。

【００４８】信号ＷＯＲＤ／ＢＹＴＥは、インバータ２
５により反転され、対のパストランジスタ２３のＮ型ト
ランジスタのゲート端子および、対のパストランジスタ
２４のＰ型トランジスタのゲート端子に与えられる。信
号ＷＯＲＤ／ＢＹＴＥはバイト／ワードデータ構成機能
を行なう。

【００４９】対のパストランジスタ２３および２４はさ
らにそれぞれ、出力バッファ３_H および３_L に接続され
る。

【００５０】２１_L で示される回路はスイッチ１５_L お
よびＡＮＤ論理ゲート１２_L に対応する。前記回路は、
図で示すように接続された２つのＮ型トランジスタ２６
および２７を含む。プログラミング信号ＰＧはトランジ
スタ２６のゲート端子に送られる。前記信号はプログラ
ミングの間の冗長の場合にワイヤ１_L をゼロに強制する
機能を果たす。

【００５１】トランジスタ２６のソース端子は線１_L に
接続され、一方トランジスタ２７のドレイン端子は接地
に接続される。

【００５２】トランジスタ２７のゲート端子は代わり
に、参照番号８_L で示されるブロックに属する対のパス
トランジスタ２８および２９のゲート端子に接続され
る。前記回路ブロックはスイッチ８_L に対応する。

【００５３】対のパストランジスタ２８および２９はそ
れぞれＰ型とＮ型である、２つのトランジスタでそれぞ
れ構成される。信号ＲＥＤＬｎ（反転された冗長信号）
は、対のパストランジスタ２８のＮ型トランジスタのゲ
ート端子および、対のパストランジスタ２９のＰ型トラ
ンジスタのゲート端子に送られる。

【００５４】対のパストランジスタ２８および２９は、
それぞれ、線１_L と、冗長線２とプログラミング装置７
_L とを接続する線とに接続されている。前記接続線は、
ワイヤ３０によって、線１_L に接続される。ワイヤ３０
は、プログラミングおよび読出のいずれの間にも、冗長
の場合に、データ経路を再経路づけする機能を果たす
（が、ＤＭＡの間にはしない）。

【００５５】線１_L への（または冗長に際し線２への）
プログラミング経路の閉鎖を可能化するよう適合された
スイッチ１１_L は、Ｎ型トランジスタおよびＰ型トラン
ジスタで構成される対のパストランジスタ１１_L を含
む。

【００５６】プログラミング信号ＰＧは対のパストラン
ジスタ１１_L のＮ型トランジスタのゲート端子へ送ら
れ、一方、反転されたプログラミング信号ＰＧｎは、Ｐ
型トランジスタのゲート端子へ送られる。

【００５７】プログラミング装置７_L は論理ゲート３１
を含み、その出力は２つのカスケード接続されたインバ
ータ３２および３３を通り、ワイヤ３０により、状況に
応じて、冗長線２または線１_L に送られる。

【００５８】有利にＮＯＲゲートで構成される論理ゲー
ト３１の入力は、プログラミング装置を不能化するため
の信号ＤＩｄｉｓおよび、プログラミングされるべきデ
ータを運ぶ入力／出力手段４_L から届く信号である。

【００５９】図１のスイッチ１６および論理ゲート１４
は一般に図２の回路２０に示され、２つのＮ型トランジ
スタ３４および３５を含む。トランジスタ３４のドレイ
ン端子は冗長線に接続され、トランジスタ３４のソース
端子はトランジスタ３５のドレイン端子に接続される。
トランジスタ３５のソース端子は接地に接続される。回
路２０の目的は、プログラミングの間に冗長がないと
き、冗長線２を接地に強制することである。

【００６０】プログラミング信号ＰＧはトランジスタ３
４のゲート端子に送られ、一方、非冗長信号ＲＥＤｄｎ
はトランジスタ３５のゲート端子に送られる。

【００６１】スイッチ５_L 、論理ゲート１３_L 、および
スイッチ６_L は図２の回路２２_L で一般に示されてい
る。

【００６２】回路２２_L は、Ｎ型の２つのトランジスタ
３６および３７を含み、これは、メモリへのダイレクト
アクセスのための経路を可能化する（したがって、スイ
ッチ６_L は閉じられ、スイッチ５_L は図１に示した位置
にある）ように、または、もし読出されるべきデータア
イテムが冗長を受ければ、冗長線２へのダイレクトアク
セスのための経路を可能化するよう、適合されている。

【００６３】回路２２_L はまた、２対のパストランジス
タ３８および３９を含み、その各々はＮ型とＰ型の２つ
のトランジスタで構成される。

【００６４】ダイレクトメモリアクセスのための反転さ
れたＤＭＡ信号（ＤＭＡｎ）は対のパストランジスタ３
８および３９の２つのＰ型トランジスタのゲート端子に
送られる。ダイレクトメモリアクセスのための信号ＤＭ
Ａは、対のパストランジスタ３８および３９の２つのＮ
型トランジスタのゲート端子に送られる。

【００６５】回路２２_L はまた、２つの付加的Ｎ型トラ
ンジスタ４０および４２を含み、それらのゲート端子は
反転されたダイレクトメモリアクセス信号ＤＭＡｎを受
ける。前記トランジスタのソース端子は接地に接続され
る。

【００６６】トランジスタ４０のドレイン端子はトラン
ジスタ３６のゲート端子に接続され、一方、トランジス
タ４２のドレイン端子はトランジスタ３７のゲート端子
に接続される。

【００６７】反転された冗長信号（ＲＥＤＬｎ）はパス
トランジスタ３８へ送られ、そして冗長信号ＲＥＤＬ
は、パストランジスタ３９へ送られる。

【００６８】図を参照して、この発明による装置の動作
は以下のとおりである。この発明による装置は、図１に
示した構成では、ワードモードでのメモリマトリックス
からの通常読出のための状態にある。マトリックスのデ
ータがたどる経路は内部バス１に沿ってＩ／Ｏ手段４_i
（ｉ＝Ｌ、Ｈ）までいく。説明の簡潔さのために、メモ
リの半ワードＬに関する動作のみを説明する。

【００６９】メモリマトリックスの通常読出のためのこ
の状況ではスイッチ８_L および９は図１で示される状態
にある。

【００７０】冗長経路とプログラミング経路とｘ８並列
管理とは不能化されている。冗長およびプログラミング
がない場合、非冗長信号ＲＥＤｄｎはハイ、プログラミ
ング信号はローである。したがって、スイッチ１６は開
放で、冗長線は接地に接続されず解放のままである。

【００７１】プログラミング信号がプログラミング要求
を示し、ハイになると、（メモリマトリックスからの読
出に関する）データのための逆経路つまり、Ｉ／Ｏ手段
４_Lから内部バス１_L へ、そしてマトリックスへの経路
を可能化することが必要となる。

【００７２】ＰＧがハイで、冗長がない（ＲＥＤＬ＝
０，ＲＥＤＬｎ＝１およびはＲＥＤｄｎ＝０）とき、対
のパストランジスタ１１_L のＰ型、およびＮ型の両方の
トランジスタは、短絡を構成し、したがって、図１で再
び１１_L で示されたスイッチは閉じられ、データのプロ
グラミング装置７_L から内部バス１_L への通過を可能に
する。

【００７３】この場合、冗長がないときのプログラミン
グの場合なので、スイッチ８_L は図１で示した位置にあ
る。

【００７４】ＰＧがハイで冗長がないときは、偶発的な
冗長線のプログラミングを避けるため、スイッチ１６は
閉じられ、冗長線２は接地に強制される。

【００７５】もし、今、ダイレクトメモリアクセスが発
生したら、つまりＤＭＡがハイであるときは、トランジ
スタ３６は短絡として作用し、一方、トランジスタ３７
は開路として作用し（したがってスイッチ６_L は閉じ
る）、データは出力バッファ３ _L をバイパスして、Ｉ／
Ｏ手段によって直接内部バス１_L へ経路づけられる。

【００７６】さて、以下の場合を考慮する必要がある。
冗長があるときのメモリからの読出の要求と、冗長があ
るときのプログラミングの要求と、再び冗長があるとき
のダイレクトメモリアクセスの要求とである。

【００７７】第１に、冗長があるときのメモリからの読
出を考える。この場合、したがって、信号ＲＥＤＬはハ
イで、信号ＤＭＡはロー、プログラミング信号ＰＧはロ
ーである。

【００７８】ＤＭＡ＝０なのでスイッチ５_L および６_L
は影響されない。冗長の場合、スイッチ８_L は、冗長線
２へ導くコネクタ４１への接続のための位置をとる。も
しＲＥＤＬがハイなら、２つのパストランジスタ２８は
開路を形成し、信号は、出力バッファ４_L に送られるよ
うに、２つのパストランジスタ２９を通じてそこからワ
イヤ２０を通り経路づけられる。

【００７９】冗長を伴うプログラミングの場合、したが
ってもし信号ＰＧがハイで信号ＲＥＤＬがハイであれ
ば、スイッチ１５_L は閉じて内部バス１_L の１つの線、
特にプログラミングされるべきなのに冗長にされた線を
選択的に接地に接続する。スイッチ８_L は、ワイヤ４１
との、よって冗長線２との接続の位置に動き、つまり、
２つのパストランジスタ２８が開路として作用し、一方
２つのパストランジスタ２９は短絡として作用し、プロ
グラミングデータの冗長線２への転送を可能化する。こ
の場合スイッチ１６は開放のままである。

【００８０】さて、次に、冗長があるときのダイレクト
メモリアクセスの要求の場合、したがって、ＤＭＡおよ
びＲＥＤＬがともにハイの場合を考える。

【００８１】この状況では、自然線の代わりに冗長にさ
れた線にアクセスすること以外によって、ダイレクトメ
モリアクセスを行なう必要がある。これは冗長にされた
線についてのみ発生するのであって、他のすべての線に
発生するわけではない。

【００８２】したがって、ＲＥＤＬがハイのとき、冗長
にされた線に対応するスイッチ８_Lは、先に説明したよ
うに冗長線への接続の位置をとる。ＲＥＤＬがハイのと
きは、スイッチ６_L は閉じてＩ／Ｏ手段４_L への直接接
続を可能化し、そしてスイッチ５_L は、冗長線２への接
続の位置をとる。

【００８３】スイッチ１５_L および１６は、プログラミ
ング活動のためのものであり、したがってその活動に制
御されるので、開放のままである。

【００８４】代わって、１６ビット（ワード）または８
ビット（バイト）並列の制御については、線ＷＯＲＤ／
ＢＹＴＥ上の信号がハイで、１６ビット並列を示すとき
は、対のパストランジスタ２３は開路として作用し、パ
ストランジスタ２４は短絡として作用する。したがって
図１のスイッチ９は図１で示された状態にある。さもな
くば、線ＷＯＲＤ／ＢＹＴＥ上の信号がローのとき、開
路として動き、よって内部バス１_H の出力バッファ３_L
への接続を可能にするのは対のパストランジスタ２４で
ある。この特徴により、１６の可能なビットのうち８を
使用する並列のみを使用したいと思うときでも、１６ビ
ット記憶装置の使用が可能になる。

【００８５】この場合にもまた、部分Ｈに関連する冗長
が読出の間（プログラミングは常に１６ビット、ＤＭＡ
も同じ）その機能を果たすということに留意せねばなら
ない。

【００８６】実際に、この発明による装置が完全にその
意図した目的を達成することが観察されている。なぜな
ら、これは、メモリマトリックスから外界への、およ
び、プログラミングのための外界からメモリマトリック
スへの、データの伝送のため双方向になる内部バスの導
入によって、双方向の特質を持つデータ入力／出力管理
装置を提供できるからである。

【００８７】同時に、この発明による装置は、メモリマ
トリックスの読出、そのプログラミング、およびＤＭＡ
の間に、冗長を管理することを可能にする。

【００８８】この発明による装置はまた、メモリマトリ
ックスを直接読出すため前記メモリマトリックスにダイ
レクトアクセスしたり、または冗長線へのダイレクトア
クセスが行なわれねばならないときには、冗長線へダイ
レクトアクセスしたりすることを可能にする。

【００８９】最後に、この発明による装置は、読出の間
メモリマトリックスの８ビットまたは１６ビットの並列
を管理する。

【００９０】こうして、メモリからおよびメモリへの情
報およびデータの双方向の伝送のため設けられた内部バ
スは、すべての情報を内部バスによって「単一」点上に
運ぶことにより、相互に離れた位置に配置された相互に
通信し合う構造の間でのこれらの動作を行なうために必
要な線の数を激減させる。

【００９１】メモリアクセスまたはメモリからの読出の
ための各動作は決して並列的態様ではなく、排他的な態
様で扱われ、よって、メモリに関するデータおよび情報
の伝送の最大の信頼性を確保する。

【００９２】データバスへのアクセスのためのすべての
経路は、メモリへのそしてメモリからの２つの方向にお
けるデータの流れを排他的態様で可能にする双方向の構
造によって制御される。

【００９３】このように着想された装置は、多くの修正
および変形が可能だが、そのすべては、この発明の着想
の範囲内にある。すべての細部は、さらに、他の技術的
に等価な素子で置換できよう。

【００９４】実現においては、用いられる材料は、それ
らが、特定の使用、寸法に合致する限り、必要および技
術の程度に従い、いかなるものでもよい。

【００９５】こうして少なくとも１つのこの発明の例証
となる実施例を説明したからには、種々の変形、修正お
よび改良がすぐさま当業者には思い浮かぶであろう。こ
のような変形、修正、および改良は、この発明の精神と
範囲内にあるものと意図される。したがって、これまで
の説明は、ただ例としてのものであって、限定としての
ものではない。この発明はただ、前掲の請求項に規定の
ものおよびその等価物によってのみ限定される。

【図面の簡単な説明】

【図１】この発明によるデータ入力／出力管理装置のブ
ロック図である。

【図２】図１で示された入力／出力管理装置の回路図で
ある。

【符号の説明】

１_H 、１_L 双方向内部データバス ２ 冗長線 ７_L プログラミング可能化装置 ８_L スイッチ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ルイジ・パスクッチ イタリア、（プロビンス・オブ・ミラ ノ）、20099 セスト・サン・ジョバンニ、 ビア・フェッラーラ、26 (72)発明者 アントニオ・バルチェッラ イタリア、（プロビンス・オブ・ベルガ モ）、24069 トレスコレ・バルネアリオ、 ビア・パルティジャーニ、30 (72)発明者 パオロ・ロランディ イタリア、（プロビンス・オブ・パビ ア）、27058 ボゲヘラ、ビア・ジ・パリ ーニ、１ (72)発明者 マルコ・フォンタナ イタリア、20158 ミラノ、ビア・コッレ ーニョ、19

Claims (20)

【特許請求の範囲】
1. 【請求項１】 少なくとも１つのメモリセルのマトリッ
   クスを含む不揮発性記憶装置のためのデータ入力／出力
   管理装置であって、 前記メモリからの、および前記メモリへの、データの転
   送のための、少なくとも１つの双方向の内部バスと、 前記内部バスと関連する冗長管理線と、 前記内部バスによる、メモリマトリックスからのデータ
   の伝送を可能化および不能化するための手段と、 前記内部バスによる、メモリマトリックスへのデータの
   伝送を可能化および不能化するための手段と、 前記メモリマトリックスの読出およびそのプログラミン
   グの間、前記冗長線への接続を可能化および不能化する
   ための手段と、を含む、不揮発性記憶装置のためのデー
   タ入力／出力管理装置。
2. 【請求項２】 前記内部バスによってダイレクトメモリ
   アクセスを可能化および不能化するための手段をさらに
   含む、請求項１に記載の装置。
3. 【請求項３】 装置への入力ワードの並列ビットの数を
   ８または１６に設定するための手段をさらに含む、請求
   項１に記載の装置。
4. 【請求項４】 前記双方向内部バスは前記少なくとも１
   つのメモリセルのマトリックスから、および前記マトリ
   ックスへ、データを伝送するための１６本の線を含む、
   請求項１に記載の装置。
5. 【請求項５】 前記冗長線を基準電位に強制するための
   手段と、前記内部バスの線を基準電位に強制するための
   手段とをさらに含む、請求項４に記載の装置。
6. 【請求項６】 前記内部バスによるメモリマトリックス
   からのデータの伝送を可能化および不能化するための前
   記手段が双方向性の構成要素を含む、請求項１に記載の
   装置。
7. 【請求項７】 メモリマトリックスへのデータの伝送を
   可能化および不能化するための前記手段が双方向性の構
   成要素を含む、請求項１に記載の装置。
8. 【請求項８】 前記メモリマトリックスの読出の間およ
   びそのプログラミングの間に前記冗長線への接続を可能
   化および不能化するための前記手段が冗長発生信号を受
   ける入力を有する、請求項１に記載の装置。
9. 【請求項９】 前記メモリマトリックスへのダイレクト
   アクセスを可能化および不能化するための前記手段が、
   メモリマトリックスへのダイレクトアクセスの間にメモ
   リマトリックスから読出されるデータおよびメモリマト
   リックスへ書込まれるデータを前記冗長線の上へ再経路
   づけするよう適合された再経路づけ手段を含み、前記再
   経路づけの手段がメモリマトリックスへのダイレクトア
   クセスを可能化するための信号を受ける第１の入力と、
   冗長発生信号を受ける第２の入力とを有する、請求項２
   に記載の装置。
10. 【請求項１０】 前記冗長線を基準電位に強制するため
    の前記手段が、第１のおよび第２のトランジスタを含
    み、第１のトランジスタは前記メモリマトリックスのプ
    ログラミングを可能化するための信号を受ける入力を有
    し、第２のトランジスタは非冗長信号を受ける入力を有
    する、請求項５に記載の装置。
11. 【請求項１１】 前記内部バスの線を基準電位に強制す
    るための前記手段が、前記メモリマトリックスのプログ
    ラミングを可能化するための前記信号を受けるための第
    １の入力および、冗長発生信号を受けるための第２の入
    力を有する、請求項１０に記載の装置。
12. 【請求項１２】 前記内部バスによるメモリマトリック
    スへのデータの伝送を可能化および不能化するための前
    記手段が、データを再経路づけするよう適合された再経
    路づけ手段と接続されており、前記再経路づけ手段がプ
    ログラミング可能化信号を受ける入力を有する、請求項
    １に記載の装置。
13. 【請求項１３】 装置への入力ワードの並列ビットの数
    を８または１６に設定するための前記手段が、ビット数
    を８または１６に設定するよう適合された並列信号を受
    ける入力を有する、請求項３に記載の装置。
14. 【請求項１４】 メモリに書込むべき入力データとメモ
    リから読出すべき出力データとを管理するための方法で
    あって、 メモリから読出されるデータを入力／出力ポートへ伝送
    するためにメモリと入力／出力ポートとの間に第１のデ
    ータ経路を確立するステップと、 メモリに書込まれるべきデータを伝送するためにメモリ
    と入力／出力ポートとの間に第２のデータ経路を確立す
    るステップと、 第１の状態および第２の状態を有する第１の制御信号を
    受けるステップと、 第１の制御信号の第１の状態に応答して、第１のデータ
    経路を可能化し第２のデータ経路を不能化するステップ
    と、 第１の制御信号の第２の状態に応答して、第２のデータ
    経路を可能化し第１のデータ経路を不能化するステップ
    と、を含む、メモリに書込むべき入力データとメモリか
    ら読出すべき出力データとを管理するための方法。
15. 【請求項１５】 第１のデータ経路を可能化するステッ
    プが第２のデータ経路を不能化するステップを含み、第
    ２のデータ経路を可能化するステップが第１のデータ経
    路を不能化するステップを含む、請求項１４に記載の方
    法。
16. 【請求項１６】 第２の制御信号を受けるステップと、 第２の制御信号の状態に応答して、第１のおよび第２の
    データ経路の少なくとも一部分を冗長線に結合させ、そ
    れによって、メモリから読出されるべきデータが冗長線
    から第１のおよび第２のデータ経路の１つへ転送され、
    かつ、メモリに書込まれるべきデータが第１のおよび第
    ２のデータ経路の１つから冗長線に転送されるステップ
    と、をさらに含む、請求項１５に記載の方法。
17. 【請求項１７】 メモリと入力／出力ポートとの間に第
    ３のデータ経路を確立するステップと、 第３の制御信号を受けるステップと、 第３の制御信号に応答して、第１のおよび第２のデータ
    経路を不能化し、第３のデータ経路を可能化するステッ
    プと、をさらに含む、請求項１６に記載の方法。
18. 【請求項１８】 第１の、第２の、および第３のデータ
    経路の各々がビット数に等しい幅を有する並列データ経
    路であり、 この方法はさらに、 第４の制御信号を受けるステップと、 第４の制御信号の状態に基づいて、第１の、第２のおよ
    び第３のデータ経路の幅を設定するステップとをさらに
    含む、請求項１７に記載の方法。
19. 【請求項１９】 メモリと入力／出力ポートとの間に第
    ３のデータ経路を確立するステップと、 第３の制御信号を受けるステップと、 第３の制御信号に応答して、第１のおよび第２のデータ
    経路を不能化し、第３のデータ経路を可能化するステッ
    プとをさらに含む、請求項１４に記載の方法。
20. 【請求項２０】 第１のおよび第２のデータ経路の各々
    がビット数に等しい幅を有する並列データ経路であり、 この方法はさらに、 第４の制御信号を受けるステップと、 第４の制御信号の状態に基づいて、第１のおよび第２の
    データ経路の幅を設定するステップとをさらに含む、請
    求項１４に記載の方法。