JPH10275806A - 絶縁体一化合物半導体界面構造および製造方法 - Google Patents
絶縁体一化合物半導体界面構造および製造方法Info
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- JPH10275806A JPH10275806A JP10067802A JP6780298A JPH10275806A JP H10275806 A JPH10275806 A JP H10275806A JP 10067802 A JP10067802 A JP 10067802A JP 6780298 A JP6780298 A JP 6780298A JP H10275806 A JPH10275806 A JP H10275806A
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Abstract
(57)【要約】
【課題】 安定性および信頼性を高め、しかも製造およ
び使用が比較的容易な絶縁物−化合物半導体界面構造を
提供する。 【解決手段】 絶縁体−化合物半導体界面構造は、化合
物半導体物質（１１），この化合物半導体物質（１１）
の表面上に配置され、化合物半導体物質（１１）のバン
ドギャップよりも広いバンドギャップを有する半導体物
質のスペーサ層（１５），およびスペーサ層（１５）上
に配置された絶縁層（１８）を含む。スペーサ層（１
５）の最小厚さおよび最大厚さは、キャリア波動関数の
スペーサ層への突入および所望の素子性能によって決定
される。特定実施例では、ＩＩＩ−Ｖ成長チャンバ（５
８）ならびに絶縁体チャンバ（５８）が取り付けられた
転送および装填モジュール（５３）を含むマルチ・ウエ
ハ・エピタキシャル生産システム（５０）において、界
面構造を形成する。
び使用が比較的容易な絶縁物−化合物半導体界面構造を
提供する。 【解決手段】 絶縁体−化合物半導体界面構造は、化合
物半導体物質（１１），この化合物半導体物質（１１）
の表面上に配置され、化合物半導体物質（１１）のバン
ドギャップよりも広いバンドギャップを有する半導体物
質のスペーサ層（１５），およびスペーサ層（１５）上
に配置された絶縁層（１８）を含む。スペーサ層（１
５）の最小厚さおよび最大厚さは、キャリア波動関数の
スペーサ層への突入および所望の素子性能によって決定
される。特定実施例では、ＩＩＩ−Ｖ成長チャンバ（５
８）ならびに絶縁体チャンバ（５８）が取り付けられた
転送および装填モジュール（５３）を含むマルチ・ウエ
ハ・エピタキシャル生産システム（５０）において、界
面構造を形成する。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、絶縁物−化合物半
導体界面(insulator-compound semiconductor interfac
e)およびその製造方法に関し、更に特定すれば、半導体
素子における絶縁物−化合物半導体界面に関するもので
ある。
導体界面(insulator-compound semiconductor interfac
e)およびその製造方法に関し、更に特定すれば、半導体
素子における絶縁物−化合物半導体界面に関するもので
ある。
【０００２】
【従来の技術】絶縁物−半導体界面は、半導体業界の主
力商品(workhorse) である。絶縁物および界面の安定性
および信頼性は、絶縁材料および絶縁物−半導体界面の
劣化によって影響される。化合物半導体では、機能性絶
縁物ＩＩＩ−Ｖ半導体界面は、超高真空（ＵＨＶ：ultr
a-high vacuum ）を保持しつつ、ガリウム砒素（ＧａＡ
ｓ）系半導体エピタキシャル層上に、特定の絶縁層（例
えば、Ｇａ2 Ｏ3 のようなガリウム酸化物）を現場で堆
積することによって作成する。ＧａＡｓバンド・ギャッ
プ全体のアクセシビリティ(accessibility) および１０
10ｃｍ-2ｅＶ-1という低い界面状態密度が実際に示され
ている。化合物半導体（例えば、ＧａＡｓ）において残
っている課題は、キャリア注入，電荷捕獲，および究極
的に酸化物の劣化およびブレークダウンを含む、安定性
および信頼性の問題に関連する。ｅ−ビーム堆積Ｇａ2
Ｏ3 膜における２ｘ１０12ｃｍ-2という高い捕獲密度(t
rapping density)が、蓄積および反転における素子パラ
メータの長期ドリフト(longterm drift) の原因である
ことが発見されている。例えば、M. Passlack et al.,
Appl. Phys. Lett., vol 68, 1099 (1996), Appl. Phy
s. Lett., vol. 68, 3605 (1996), およびAppl. Phys.
Lett., vol 69, 302, (1996)を参照のこと。特定の絶縁
層を形成する方法の１つが、１９９５年９月１９日に特
許された、"Electron beam Deposition of gallium oxi
de thin films using a single puritycrystal layer"
と題する、米国特許番号第５，４５１，５４８号に記載
されている。
力商品(workhorse) である。絶縁物および界面の安定性
および信頼性は、絶縁材料および絶縁物−半導体界面の
劣化によって影響される。化合物半導体では、機能性絶
縁物ＩＩＩ−Ｖ半導体界面は、超高真空（ＵＨＶ：ultr
a-high vacuum ）を保持しつつ、ガリウム砒素（ＧａＡ
ｓ）系半導体エピタキシャル層上に、特定の絶縁層（例
えば、Ｇａ2 Ｏ3 のようなガリウム酸化物）を現場で堆
積することによって作成する。ＧａＡｓバンド・ギャッ
プ全体のアクセシビリティ(accessibility) および１０
10ｃｍ-2ｅＶ-1という低い界面状態密度が実際に示され
ている。化合物半導体（例えば、ＧａＡｓ）において残
っている課題は、キャリア注入，電荷捕獲，および究極
的に酸化物の劣化およびブレークダウンを含む、安定性
および信頼性の問題に関連する。ｅ−ビーム堆積Ｇａ2
Ｏ3 膜における２ｘ１０12ｃｍ-2という高い捕獲密度(t
rapping density)が、蓄積および反転における素子パラ
メータの長期ドリフト(longterm drift) の原因である
ことが発見されている。例えば、M. Passlack et al.,
Appl. Phys. Lett., vol 68, 1099 (1996), Appl. Phy
s. Lett., vol. 68, 3605 (1996), およびAppl. Phys.
Lett., vol 69, 302, (1996)を参照のこと。特定の絶縁
層を形成する方法の１つが、１９９５年９月１９日に特
許された、"Electron beam Deposition of gallium oxi
de thin films using a single puritycrystal layer"
と題する、米国特許番号第５，４５１，５４８号に記載
されている。
【０００３】これまで、絶縁物および界面の安定性およ
び信頼性は、ＳｉＯ2 −Ｓｉ系についてのみ幅広い研究
が行われているに過ぎない。劣化および損傷は、ホット
・キャリア（超薄型酸化物レジームを除く）の積算束(i
ntegrated flux) と共に増減することがわかった。界面
の微小荒さ(microroughness)および欠陥のために、基板
からのキャリア注入の局在化が発生し易くなり、劣化が
加速される原因となる。更に、劣化は、界面領域に位置
する弱いボンドまたは歪んだボンド，欠陥，汚染物等に
よって促進される。これらは、注入されるキャリアによ
る劣化の好適なターゲットである。最終的には、注入キ
ャリアによって誘発された損傷が、絶縁物−半導体系の
ブレークダウンの原因となる。例えば、D. A. Buchanan
et al.,Proc. Electrochemical Society, vol 96-1,
p.3 、およびM. Depas et al., Proc. Electrochemical
Society, vol. 96-1, p. 352 を参照のこと。Ｓｉ技術
については、精巧なＳｉ表面浄化技法によって、および
歪んだＳｉ−Ｏ界面ボンドまたは弱いＳｉ−Ｈ界面ボン
ドを、絶縁物−半導体界面において、これらよりも強い
Ｓｉ−Ｎボンドで置換することによって、劣化の減少が
達成されている。例えば、H. Fukuda et al. Proc. Ele
ctrochemeical Society, vol. 96-1, P. 15、P. Morfou
li et al., IEEE Electr. Dev. Lett., 17, 328 (1996)
、およびAMalik et al., J. Appl. Phys., 79, 8507
(1996) を参照のこと。
び信頼性は、ＳｉＯ2 −Ｓｉ系についてのみ幅広い研究
が行われているに過ぎない。劣化および損傷は、ホット
・キャリア（超薄型酸化物レジームを除く）の積算束(i
ntegrated flux) と共に増減することがわかった。界面
の微小荒さ(microroughness)および欠陥のために、基板
からのキャリア注入の局在化が発生し易くなり、劣化が
加速される原因となる。更に、劣化は、界面領域に位置
する弱いボンドまたは歪んだボンド，欠陥，汚染物等に
よって促進される。これらは、注入されるキャリアによ
る劣化の好適なターゲットである。最終的には、注入キ
ャリアによって誘発された損傷が、絶縁物−半導体系の
ブレークダウンの原因となる。例えば、D. A. Buchanan
et al.,Proc. Electrochemical Society, vol 96-1,
p.3 、およびM. Depas et al., Proc. Electrochemical
Society, vol. 96-1, p. 352 を参照のこと。Ｓｉ技術
については、精巧なＳｉ表面浄化技法によって、および
歪んだＳｉ−Ｏ界面ボンドまたは弱いＳｉ−Ｈ界面ボン
ドを、絶縁物−半導体界面において、これらよりも強い
Ｓｉ−Ｎボンドで置換することによって、劣化の減少が
達成されている。例えば、H. Fukuda et al. Proc. Ele
ctrochemeical Society, vol. 96-1, P. 15、P. Morfou
li et al., IEEE Electr. Dev. Lett., 17, 328 (1996)
、およびAMalik et al., J. Appl. Phys., 79, 8507
(1996) を参照のこと。
【０００４】化合物半導体については、絶縁物−化合物
半導体構造が異なり、安定性および信頼性の問題に関し
ては更に一層複雑である。熱ＳｉＯ2 とは異なり、特定
の絶縁層の作成は、半導体表面上の堆積によって行われ
る。電荷捕獲は、熱ＳｉＯ2におけるよりも、堆積層に
おける方が著しいので、安定性および信頼性問題は更に
多くなる。その上、堆積絶縁物−化合物半導体界面の微
小荒さは、典型的に、熱酸化物−Ｓｉ界面よりも劣って
いる。Ｓｉとは異なり、化合物半導体の表面は、少なく
とも２つの異なる種類の表面原子から成るので、原子界
面構造に相当な複雑度が加わり、欠陥および弱いボンド
には更に別の潜在的な発生源が加わる。界面構造の製造
後に、特定のボンドにおいて特定の原子を故意に置換す
ることは、克服し難いタスクのように思われる。したが
って、Ｓｉ技術において安定性および信頼性向上のため
に適用された従来技術の技法は、化合物半導体では成功
しない。
半導体構造が異なり、安定性および信頼性の問題に関し
ては更に一層複雑である。熱ＳｉＯ2 とは異なり、特定
の絶縁層の作成は、半導体表面上の堆積によって行われ
る。電荷捕獲は、熱ＳｉＯ2におけるよりも、堆積層に
おける方が著しいので、安定性および信頼性問題は更に
多くなる。その上、堆積絶縁物−化合物半導体界面の微
小荒さは、典型的に、熱酸化物−Ｓｉ界面よりも劣って
いる。Ｓｉとは異なり、化合物半導体の表面は、少なく
とも２つの異なる種類の表面原子から成るので、原子界
面構造に相当な複雑度が加わり、欠陥および弱いボンド
には更に別の潜在的な発生源が加わる。界面構造の製造
後に、特定のボンドにおいて特定の原子を故意に置換す
ることは、克服し難いタスクのように思われる。したが
って、Ｓｉ技術において安定性および信頼性向上のため
に適用された従来技術の技法は、化合物半導体では成功
しない。
【０００５】従来技術のＩＩＩ−Ｖエピタキシャル・ウ
エハ生産では、半導体層を用いてエピタキシャル構造を
完成させている。特定の素子／回路用途および半導体基
板に応じて、例えば、ＧａＡｓ，Ｉｎ1-x Ｇａx Ａｓ，
Ａｌ1-x Ｇａx Ａｓ，ＩｎＧａＡｓＰ等のような種々の
半導体最上層が用いられている。従来技術のエピタキシ
ャルウエハの生産において半導体最上層を使用したこと
の結果、制御不能かつ有害な電気的および化学的表面特
性を発生するに至っている。電子および光電素子／回路
の処理は複雑であり、素子／回路性能に影響を与える。
複雑さおよび劣化の度合いは、特定の素子／回路処理お
よび用途によって異なる。例えば、ユニポーラ・トラン
ジスタ素子／回路の製造および性能は、プラズマ露出，
フェルミ・レベル・ピンニング(Fermi level pinning)
，ならびにゲート−ソース領域およびゲート−ドレイ
ン領域の不安定性によって阻害される。機能的かつ安定
なＭＯＳＦＥＴ素子の製造は不可能であった。
エハ生産では、半導体層を用いてエピタキシャル構造を
完成させている。特定の素子／回路用途および半導体基
板に応じて、例えば、ＧａＡｓ，Ｉｎ1-x Ｇａx Ａｓ，
Ａｌ1-x Ｇａx Ａｓ，ＩｎＧａＡｓＰ等のような種々の
半導体最上層が用いられている。従来技術のエピタキシ
ャルウエハの生産において半導体最上層を使用したこと
の結果、制御不能かつ有害な電気的および化学的表面特
性を発生するに至っている。電子および光電素子／回路
の処理は複雑であり、素子／回路性能に影響を与える。
複雑さおよび劣化の度合いは、特定の素子／回路処理お
よび用途によって異なる。例えば、ユニポーラ・トラン
ジスタ素子／回路の製造および性能は、プラズマ露出，
フェルミ・レベル・ピンニング(Fermi level pinning)
，ならびにゲート−ソース領域およびゲート−ドレイ
ン領域の不安定性によって阻害される。機能的かつ安定
なＭＯＳＦＥＴ素子の製造は不可能であった。
【０００６】制御不能かつ有害な電気的特性および表面
特性は、化学的表面反応によって自然酸化物(native ox
ide)およびダングリング・ボンド(dangling bond) が形
成されることが原因である。一方、表面は熱力学的に不
安定とされ、ピンニング状フェルミ・レベル(pinned Fe
rmi level)を呈する。即ち、１０3 ラングミュア（１ラ
ングミュア＝１０-6Torr）という低い表面露出の後、高
ＧａＡｓ表面反応性が、フェルミ・レベル・ピンニング
および表面の不安定性を誘発する。空気（硫黄，セレン
等）への露出の後に行われる表面準備技法は、非効率的
かつ不安定であることが立証されている。
特性は、化学的表面反応によって自然酸化物(native ox
ide)およびダングリング・ボンド(dangling bond) が形
成されることが原因である。一方、表面は熱力学的に不
安定とされ、ピンニング状フェルミ・レベル(pinned Fe
rmi level)を呈する。即ち、１０3 ラングミュア（１ラ
ングミュア＝１０-6Torr）という低い表面露出の後、高
ＧａＡｓ表面反応性が、フェルミ・レベル・ピンニング
および表面の不安定性を誘発する。空気（硫黄，セレン
等）への露出の後に行われる表面準備技法は、非効率的
かつ不安定であることが立証されている。
【０００７】したがって、これらの問題を克服する新た
な界面および製造方法を提供することができれば、非常
に有利であろう。
な界面および製造方法を提供することができれば、非常
に有利であろう。
【０００８】
【発明が解決しようとする課題】本発明の目的は、新規
で改良された絶縁物−化合物半導体界面構造を提供する
ことである。
で改良された絶縁物−化合物半導体界面構造を提供する
ことである。
【０００９】本発明の他の目的は、安定性および信頼性
を高めた、新規で改良された絶縁物−化合物半導体界面
構造を提供することである。
を高めた、新規で改良された絶縁物−化合物半導体界面
構造を提供することである。
【００１０】本発明の更に他の目的は、製造および使用
が比較的容易な、新規で改良された絶縁物−化合物半導
体界面構造を提供することである。
が比較的容易な、新規で改良された絶縁物−化合物半導
体界面構造を提供することである。
【００１１】本発明のなおも他の目的は、現場で形成可
能であり、不純物の減少度を高め、製造を一層簡略化す
る、新規で改良された絶縁物−化合物半導体界面構造を
提供することである。
能であり、不純物の減少度を高め、製造を一層簡略化す
る、新規で改良された絶縁物−化合物半導体界面構造を
提供することである。
【００１２】本発明の別の目的は、堆積絶縁物−化合物
半導体界面におけるキャリア密度が、チャネルにおける
よりも数桁規模が小さい、新規で改良された絶縁物−化
合物半導体界面構造を提供することである。
半導体界面におけるキャリア密度が、チャネルにおける
よりも数桁規模が小さい、新規で改良された絶縁物−化
合物半導体界面構造を提供することである。
【００１３】本発明の更に別の目的は、ホット・キャリ
アを絶縁物に注入する確率を、数桁の規模で低下させ
た、新規で改良された絶縁物−化合物半導体界面構造を
提供することである。
アを絶縁物に注入する確率を、数桁の規模で低下させ
た、新規で改良された絶縁物−化合物半導体界面構造を
提供することである。
【００１４】本発明のなおも別の目的は、半導体帯域端
に接近して位置する応力誘発界面状態の効果を最低に抑
えた、新規で改良された絶縁物−化合物半導体界面構造
を提供することである。
に接近して位置する応力誘発界面状態の効果を最低に抑
えた、新規で改良された絶縁物−化合物半導体界面構造
を提供することである。
【００１５】本発明の更に別の目的は、反転および蓄積
チャネルにおけるキャリアに対して、クーロン散乱(Cou
lomb scattering)および界面荒さ散乱(interface rough
nessscattering)の効果を最少に抑えた、新規で改良さ
れた絶縁物−化合物半導体界面構造を提供することであ
る。
チャネルにおけるキャリアに対して、クーロン散乱(Cou
lomb scattering)および界面荒さ散乱(interface rough
nessscattering)の効果を最少に抑えた、新規で改良さ
れた絶縁物−化合物半導体界面構造を提供することであ
る。
【００１６】
【課題を解決するための手段】上述のおよびその他の問
題の少なくとも部分的な解決、ならびに上述のおよびそ
の他の目的の実現は、本発明による絶縁物−化合物半導
体界面構造によって達成される。この絶縁物−化合物半
導体界面構造は、化合物半導体物質，ならびにこの化合
物半導体物質の表面上に配置され、化合物半導体物質の
バンドギャップよりも広いバンドギャップを有する半導
体物質のスペーサ層，およびこのスペーサ層上に配置さ
れた絶縁層を含む。スペーサ層の最大厚さおよび最小厚
さは、キャリア波動関数(carrier wave function) のス
ペーサ層内への突入および所望の素子性能によって決定
される。
題の少なくとも部分的な解決、ならびに上述のおよびそ
の他の目的の実現は、本発明による絶縁物−化合物半導
体界面構造によって達成される。この絶縁物−化合物半
導体界面構造は、化合物半導体物質，ならびにこの化合
物半導体物質の表面上に配置され、化合物半導体物質の
バンドギャップよりも広いバンドギャップを有する半導
体物質のスペーサ層，およびこのスペーサ層上に配置さ
れた絶縁層を含む。スペーサ層の最大厚さおよび最小厚
さは、キャリア波動関数(carrier wave function) のス
ペーサ層内への突入および所望の素子性能によって決定
される。
【００１７】特定実施例の１つでは、界面構造は、ＩＩ
Ｉ−Ｖ成長チャンバおよび絶縁物チャンバが取り付けら
れた転送および装填モジュールを含む、マルチ・ウエハ
・エピタキシャル生産システム内で形成される。
Ｉ−Ｖ成長チャンバおよび絶縁物チャンバが取り付けら
れた転送および装填モジュールを含む、マルチ・ウエハ
・エピタキシャル生産システム内で形成される。
【００１８】
【発明の実施の形態】具体的に図１を参照すると、本発
明による半導体素子における絶縁体−化合物半導体界面
構造１０の簡略断面図が示されている。界面構造１０
は、ＩＩＩ−Ｖ物質のような化合物半導体基板１１，な
らびに基板構造１１内／上に作成されたいずれかの半導
体素子を含む。ここでは、半導体素子は、ソース１２，
ドレイン１３，およびゲート１４によって表現されてい
る。半導体基板１１は、通常基板を含み、その上に配置
された１つ以上の物質の層（例えば、エピタキシャル成
長層）を含む場合もある。化合物半導体基板１１のバン
ドギャップよりも広いバンドギャップを有する半導体物
質のスペーサ層１５を、化合物半導体基板１１の表面上
に位置付ける。通常、スペーサ層１５は、化合物半導体
１１上にエピタキシャル成長可能な物質で形成される。
例えば、化合物半導体基板１１がガリウム砒素（ＧａＡ
ｓ）である場合、スペーサ層１５に都合良く使用可能な
物質には、Ａｌx Ｇａ1-x Ａｓが含まれる。次に、スペ
ーサ層１５上に、通常堆積によって、絶縁層１８を位置
付ける。絶縁層１８は、スペーサ層１５を構成する元素
の１つの酸化物とすると最も都合がよい。この例では、
Ｇａ2 Ｏ3 を絶縁層１５に用いている。その理由は、こ
の物質が高温に耐え、しかも生産が容易であるからであ
る。しかしながら、特定の用途によっては、その他の物
質を用いる場合もあることは理解されよう。
明による半導体素子における絶縁体−化合物半導体界面
構造１０の簡略断面図が示されている。界面構造１０
は、ＩＩＩ−Ｖ物質のような化合物半導体基板１１，な
らびに基板構造１１内／上に作成されたいずれかの半導
体素子を含む。ここでは、半導体素子は、ソース１２，
ドレイン１３，およびゲート１４によって表現されてい
る。半導体基板１１は、通常基板を含み、その上に配置
された１つ以上の物質の層（例えば、エピタキシャル成
長層）を含む場合もある。化合物半導体基板１１のバン
ドギャップよりも広いバンドギャップを有する半導体物
質のスペーサ層１５を、化合物半導体基板１１の表面上
に位置付ける。通常、スペーサ層１５は、化合物半導体
１１上にエピタキシャル成長可能な物質で形成される。
例えば、化合物半導体基板１１がガリウム砒素（ＧａＡ
ｓ）である場合、スペーサ層１５に都合良く使用可能な
物質には、Ａｌx Ｇａ1-x Ａｓが含まれる。次に、スペ
ーサ層１５上に、通常堆積によって、絶縁層１８を位置
付ける。絶縁層１８は、スペーサ層１５を構成する元素
の１つの酸化物とすると最も都合がよい。この例では、
Ｇａ2 Ｏ3 を絶縁層１５に用いている。その理由は、こ
の物質が高温に耐え、しかも生産が容易であるからであ
る。しかしながら、特定の用途によっては、その他の物
質を用いる場合もあることは理解されよう。
【００１９】界面構造１０の絶縁層−スペーサ層−化合
物半導体物質は、通常以下の系統の１つから選択され
る。Ｇａ2 Ｏ3 −Ａｌx Ｇａ1-x Ａｓ−ＧａＡｓ，Ｇａ
2 Ｏ3−Ａｌx Ｇａ1-x Ａｓ−ＧａＡｓ−Ｉｎx Ｇａ1-x
Ａｓ，Ｇａ2 Ｏ3 −Ａｌx Ｇａ1-x Ａｓ−Ｉｎx Ｇａ
1-x Ａｓ，Ｇａ2 Ｏ3 −Ｉｎx Ｇａ1-x Ｐ−ＧａＡｓ−
Ｉｎx Ｇａ1-x Ａｓ，Ｇａ2 Ｏ3 −Ａｌ1-x Ｇａx Ａｓ
−ＧａＡｓ，Ｇａ2 Ｏ3−Ａｌx Ｇａ1ーx Ａｓ−Ｉｎ1-x
Ｇａx Ａｓおよびこれらの系統の混合物である。スペ
ーサ１５の厚さは、以下で理解されるように、キャリア
波動関数(carrierwavefunction)，および絶縁体−化合
物半導体界面が用いられる素子の性能によって決定され
る。通常、スペーサ層１５は、１ないし５ｎｍの範囲の
厚さを有する。
物半導体物質は、通常以下の系統の１つから選択され
る。Ｇａ2 Ｏ3 −Ａｌx Ｇａ1-x Ａｓ−ＧａＡｓ，Ｇａ
2 Ｏ3−Ａｌx Ｇａ1-x Ａｓ−ＧａＡｓ−Ｉｎx Ｇａ1-x
Ａｓ，Ｇａ2 Ｏ3 −Ａｌx Ｇａ1-x Ａｓ−Ｉｎx Ｇａ
1-x Ａｓ，Ｇａ2 Ｏ3 −Ｉｎx Ｇａ1-x Ｐ−ＧａＡｓ−
Ｉｎx Ｇａ1-x Ａｓ，Ｇａ2 Ｏ3 −Ａｌ1-x Ｇａx Ａｓ
−ＧａＡｓ，Ｇａ2 Ｏ3−Ａｌx Ｇａ1ーx Ａｓ−Ｉｎ1-x
Ｇａx Ａｓおよびこれらの系統の混合物である。スペ
ーサ１５の厚さは、以下で理解されるように、キャリア
波動関数(carrierwavefunction)，および絶縁体−化合
物半導体界面が用いられる素子の性能によって決定され
る。通常、スペーサ層１５は、１ないし５ｎｍの範囲の
厚さを有する。
【００２０】次に図２に移ると、界面構造１０の簡略バ
ンドギャップ図が示されている。この図では、伝導帯を
Ｅc で示し、価電子帯をＥv で示す。また、この具体例
ではＧａＡｓである化合物半導体基板１１のバンドギャ
ップは、図の右側にある領域２１（以降、バンドギャッ
プ２１と呼ぶ）として示す。この具体例ではＡｌx Ｇａ
1-x Ａｓであるスペーサ層１５のバンドギャップは、化
合物半導体基板１１のバンドギャップ２１の左側に隣接
する領域２５（以降、バンドギャップ２５と呼ぶ）とし
て示し、バンドギャップ２１よりも広い。この具体例で
はＧａ2 Ｏ3 である絶縁層１８のバンドギャップは、ス
ペーサ層１５のバンドギャップ２５の左側に隣接する領
域２８（以降、バンドギャップ２８）として示し、バン
ドギャップ２５よりも広い。
ンドギャップ図が示されている。この図では、伝導帯を
Ｅc で示し、価電子帯をＥv で示す。また、この具体例
ではＧａＡｓである化合物半導体基板１１のバンドギャ
ップは、図の右側にある領域２１（以降、バンドギャッ
プ２１と呼ぶ）として示す。この具体例ではＡｌx Ｇａ
1-x Ａｓであるスペーサ層１５のバンドギャップは、化
合物半導体基板１１のバンドギャップ２１の左側に隣接
する領域２５（以降、バンドギャップ２５と呼ぶ）とし
て示し、バンドギャップ２１よりも広い。この具体例で
はＧａ2 Ｏ3 である絶縁層１８のバンドギャップは、ス
ペーサ層１５のバンドギャップ２５の左側に隣接する領
域２８（以降、バンドギャップ２８）として示し、バン
ドギャップ２５よりも広い。
【００２１】図１の界面構造１０はいくつかの利点を有
し、界面構造１０のバンドギャップ図と比較しながら従
来技術の構造のバンドギャップ図を参照することによっ
て、最良に説明することができる。図３を参照すると、
従来技術の界面３０に対するバンドギャップ図が示され
ている。界面３０では、バンドギャップ３１で表すＧａ
2 Ｏ3 の絶縁層が、バンドギャップ３２で表すＧａＡｓ
の化合物半導体物質の表面上に直接堆積されている。図
３のバンドギャップ図は、正常な動作状態におけるよう
にバイアスされており、絶縁体捕獲中心(insulator tra
pping center)Ｎt およびその中のキャリアの捕獲を示
す。キャリアの絶縁体捕獲中心Ｎt 内への捕獲は、絶縁
体−化合物半導体界面に位置する、反転キャリア(inver
sion carrier) または蓄積キャリア(accumulation carr
ier)（ｎ2D＞１０12ｃｍ-2）のリザーバから直接発生す
る。
し、界面構造１０のバンドギャップ図と比較しながら従
来技術の構造のバンドギャップ図を参照することによっ
て、最良に説明することができる。図３を参照すると、
従来技術の界面３０に対するバンドギャップ図が示され
ている。界面３０では、バンドギャップ３１で表すＧａ
2 Ｏ3 の絶縁層が、バンドギャップ３２で表すＧａＡｓ
の化合物半導体物質の表面上に直接堆積されている。図
３のバンドギャップ図は、正常な動作状態におけるよう
にバイアスされており、絶縁体捕獲中心(insulator tra
pping center)Ｎt およびその中のキャリアの捕獲を示
す。キャリアの絶縁体捕獲中心Ｎt 内への捕獲は、絶縁
体−化合物半導体界面に位置する、反転キャリア(inver
sion carrier) または蓄積キャリア(accumulation carr
ier)（ｎ2D＞１０12ｃｍ-2）のリザーバから直接発生す
る。
【００２２】正常動作におけるようにバイアスされてい
る、界面構造１０に対する図２のバンドギャップ図を、
図４に示す。捕獲に有効なキャリアの密度は、数桁の規
模で減少している。超薄スペーサ層(ultrathin spacer
layer)１５（Ａｌx Ｇａ1-xＡｓ）では、ΔＥ（化合物
半導体基板１１およびスペーサ層１５の界面におけるバ
ンド・オフセット）およびΔＸ（スペーサ層１５の厚
さ）に指数的に依存する、トンネリングの確率が、捕獲
プロセスに有効なキャリアの密度を決定する。厚いスペ
ーサ層では、絶縁体−化合物半導体界面におけるキャリ
アの密度は、以下のように表される。
る、界面構造１０に対する図２のバンドギャップ図を、
図４に示す。捕獲に有効なキャリアの密度は、数桁の規
模で減少している。超薄スペーサ層(ultrathin spacer
layer)１５（Ａｌx Ｇａ1-xＡｓ）では、ΔＥ（化合物
半導体基板１１およびスペーサ層１５の界面におけるバ
ンド・オフセット）およびΔＸ（スペーサ層１５の厚
さ）に指数的に依存する、トンネリングの確率が、捕獲
プロセスに有効なキャリアの密度を決定する。厚いスペ
ーサ層では、絶縁体−化合物半導体界面におけるキャリ
アの密度は、以下のように表される。
【００２３】
【数１】Ｎ1 ≡ｎ2Dｅ- ΔE/kT 界面構造１０では、最適化された設計対する密度は、Ｎ
1 ≡１０8 ｃｍ-2を超過しない。
1 ≡１０8 ｃｍ-2を超過しない。
【００２４】界面構造１０の第２の利点を、図３および
図４と同様のバンドギャップ図である、図５および図６
に示す。図５を参照すると、従来技術の界面３０のバン
ドギャップ図が示されており、バンドギャップ３２で表
すＧａＡｓの化合物半導体物質の表面上に、バンドギャ
ップ３１で表すＧａ2 Ｏ3 の絶縁層が直接堆積されてい
る。図５のバンドギャップ図は、正常動作におけるよう
にバイアスされており、反転／蓄積チャネルから絶縁層
（バンドギャップ３１）内へのホットキャリアの基板注
入(substrate injection) を示す。図６のバンドギャッ
プ図は、図１の構造を表し、種々のバンドギャップに
は、図４におけると同一の番号を付してある。図５にお
ける分布曲線Ｎ（Ｅ）Ｆ（Ｅ）は、化合物半導体物質お
よび絶縁層の界面に隣接したキャリアの分布を示し、破
線３５（量子井戸基底状態）より低いキャリアが寄与し
得る。
図４と同様のバンドギャップ図である、図５および図６
に示す。図５を参照すると、従来技術の界面３０のバン
ドギャップ図が示されており、バンドギャップ３２で表
すＧａＡｓの化合物半導体物質の表面上に、バンドギャ
ップ３１で表すＧａ2 Ｏ3 の絶縁層が直接堆積されてい
る。図５のバンドギャップ図は、正常動作におけるよう
にバイアスされており、反転／蓄積チャネルから絶縁層
（バンドギャップ３１）内へのホットキャリアの基板注
入(substrate injection) を示す。図６のバンドギャッ
プ図は、図１の構造を表し、種々のバンドギャップに
は、図４におけると同一の番号を付してある。図５にお
ける分布曲線Ｎ（Ｅ）Ｆ（Ｅ）は、化合物半導体物質お
よび絶縁層の界面に隣接したキャリアの分布を示し、破
線３５（量子井戸基底状態）より低いキャリアが寄与し
得る。
【００２５】図６の分布曲線Ｎ（Ｅ）Ｆ（Ｅ）は、化合
物半導体基板１１およびスペーサ層１５に隣接したキャ
リアの分布を示し、破線３６より低いキャリアのみが寄
与し得る。ここで、Ｎ（Ｅ），Ｆ（Ｅ），およびＥは、
それぞれ、状態の密度，フェルミ・ディラック分布関数
(Fermi-Dirac distribution function) ，およびエネル
ギである。図６からわかるように、界面構造１０におい
て注入に有効なホット・キャリアは殆どなく、したがっ
て、ホット・キャリアの絶縁層１８（バンドギャップ２
８）への基板注入は劇的に減少する。ここで注記すべき
は、堆積層が元来有する微小荒さおよび欠陥は絶縁層１
８およびスペーサ層１５の間にあるが、スペーサ層１５
は化合物半導体基板１１の表面上に成長するので、スペ
ーサ層１５および化合物半導体層１１間の界面は滑らか
であり欠陥がないことである。
物半導体基板１１およびスペーサ層１５に隣接したキャ
リアの分布を示し、破線３６より低いキャリアのみが寄
与し得る。ここで、Ｎ（Ｅ），Ｆ（Ｅ），およびＥは、
それぞれ、状態の密度，フェルミ・ディラック分布関数
(Fermi-Dirac distribution function) ，およびエネル
ギである。図６からわかるように、界面構造１０におい
て注入に有効なホット・キャリアは殆どなく、したがっ
て、ホット・キャリアの絶縁層１８（バンドギャップ２
８）への基板注入は劇的に減少する。ここで注記すべき
は、堆積層が元来有する微小荒さおよび欠陥は絶縁層１
８およびスペーサ層１５の間にあるが、スペーサ層１５
は化合物半導体基板１１の表面上に成長するので、スペ
ーサ層１５および化合物半導体層１１間の界面は滑らか
であり欠陥がないことである。
【００２６】界面構造１０の他の利点を図７および図８
に示す。図７および図８は、図３および図４と同様のバ
ンドギャップ図を示し、同様のバンドギャップには同様
の番号を付してある。具体的に図７を参照すると、局在
応力誘発界面状態が、反転／蓄積チャネルが形成する化
合物半導体のバンドギャップ３２内に位置している。即
ち、点線３７，３８で示すようにΔＥf ＜ＥG である。
ここで、ΔＥf は自由フェルミ・レベル移動のエネルギ
範囲であり、ＥG はＥc およびＥv 間のバンドギャップ
である。図８に示す界面構造１０では、広いバンドギャ
ップ半導体物質１５を用いることによって、局在応力誘
発界面状態は、内部に導通チャネルが形成する化合物半
導体物質（物質１１）のバンドギャップから除去されて
いる。広いバンドギャップ半導体物質１５は、堆積絶縁
層１８，および内部に反転／蓄積チャネルが形成する化
合物半導体基板１１の間に挿入される。即ち、点線３
９，４０によって示されるように、ΔＥf ＞ＥG とな
る。この利点によって、反転／蓄積モード素子を、化合
物半導体上に実施することが可能となる。
に示す。図７および図８は、図３および図４と同様のバ
ンドギャップ図を示し、同様のバンドギャップには同様
の番号を付してある。具体的に図７を参照すると、局在
応力誘発界面状態が、反転／蓄積チャネルが形成する化
合物半導体のバンドギャップ３２内に位置している。即
ち、点線３７，３８で示すようにΔＥf ＜ＥG である。
ここで、ΔＥf は自由フェルミ・レベル移動のエネルギ
範囲であり、ＥG はＥc およびＥv 間のバンドギャップ
である。図８に示す界面構造１０では、広いバンドギャ
ップ半導体物質１５を用いることによって、局在応力誘
発界面状態は、内部に導通チャネルが形成する化合物半
導体物質（物質１１）のバンドギャップから除去されて
いる。広いバンドギャップ半導体物質１５は、堆積絶縁
層１８，および内部に反転／蓄積チャネルが形成する化
合物半導体基板１１の間に挿入される。即ち、点線３
９，４０によって示されるように、ΔＥf ＞ＥG とな
る。この利点によって、反転／蓄積モード素子を、化合
物半導体上に実施することが可能となる。
【００２７】次に図９に移ると、本発明による図１の界
面構造１０を製造する際に用いる、マルチ・ウエハ・エ
ピタキシャル生産システム５０が示されている。システ
ム５０は、転送および装填モジュール５３，転送および
装填モジュール５３に取り付けられたＩＩＩ−Ｖ成長チ
ャンバ５５，ならびに転送および装填モジュール５３に
取り付けられた絶縁体チャンバ５８を含む。チャンバ５
５，５８の各々は、システムからウエハを取り出すこと
なく、ウエハ，チップ等を各チャンバ内で処理できるよ
うに、転送および装填モジュール５３に取り付けられて
いる。
面構造１０を製造する際に用いる、マルチ・ウエハ・エ
ピタキシャル生産システム５０が示されている。システ
ム５０は、転送および装填モジュール５３，転送および
装填モジュール５３に取り付けられたＩＩＩ−Ｖ成長チ
ャンバ５５，ならびに転送および装填モジュール５３に
取り付けられた絶縁体チャンバ５８を含む。チャンバ５
５，５８の各々は、システムからウエハを取り出すこと
なく、ウエハ，チップ等を各チャンバ内で処理できるよ
うに、転送および装填モジュール５３に取り付けられて
いる。
【００２８】このようにして、本発明による絶縁体−化
合物半導体界面構造を製造するプロセスの一例として、
化合物半導体基板を、転送および装填モジュール５３内
に配置し、マルチ・ウエハ生産システム５０内の圧力を
≦１０-10 Torrに減圧する。次に、化合物半導体基板を
ＩＩＩ−Ｖ成長チャンバ５５に移動し、化合物半導体エ
ピタキシャル層（例えば、図１の物質１１），および化
合物半導体基板１１のバンドギャップよりも広いバンド
ギャップを有する化合物半導体物質のスペーサ層（例え
ば、図１のスペーサ層１５）を、化合物半導体基板上に
エピタキシャル成長させる。スペーサ層１５の成長の
後、化合物半導体基板１１を転送および装填モジュール
５３に移動し、次いで絶縁体チャンバ５８に移動する。
絶縁体チャンバ５８では、スペーサ１５上に絶縁層（例
えば、図１の絶縁層１８）を堆積する。
合物半導体界面構造を製造するプロセスの一例として、
化合物半導体基板を、転送および装填モジュール５３内
に配置し、マルチ・ウエハ生産システム５０内の圧力を
≦１０-10 Torrに減圧する。次に、化合物半導体基板を
ＩＩＩ−Ｖ成長チャンバ５５に移動し、化合物半導体エ
ピタキシャル層（例えば、図１の物質１１），および化
合物半導体基板１１のバンドギャップよりも広いバンド
ギャップを有する化合物半導体物質のスペーサ層（例え
ば、図１のスペーサ層１５）を、化合物半導体基板上に
エピタキシャル成長させる。スペーサ層１５の成長の
後、化合物半導体基板１１を転送および装填モジュール
５３に移動し、次いで絶縁体チャンバ５８に移動する。
絶縁体チャンバ５８では、スペーサ１５上に絶縁層（例
えば、図１の絶縁層１８）を堆積する。
【００２９】以上、新規で改良された絶縁物−化合物半
導体界面構造を、新規な製造方法と共に開示した。この
新規で改良された絶縁物−化合物半導体界面構造は、そ
の安定性および信頼性が向上し、製造および使用が比較
的容易である。また、この新規で改良された絶縁物−化
合物半導体界面構造は、現場で形成し、不純物の減少お
よび製造の簡略化が更に可能である。新規で改良された
絶縁物−化合物半導体界面構造のいくつかの利点とし
て、堆積絶縁体−化合物半導体界面におけるキャリア密
度がチャネルにおけるよりも数桁の規模で少ないこと、
ホット・キャリアを絶縁体に注入する確率が数桁の規模
で減少したこと、および半導体帯域端付近に位置する応
力誘発界面状態の効果が最少に抑えられることがあげら
れる。また、反転／蓄積チャネルにおけるキャリアに対
する、クーロン散乱および界面の荒さ散乱の効果も最少
に抑えられ、これによって、高性能の反転／蓄積モード
素子を化合物半導体上に実施することが可能となる。
導体界面構造を、新規な製造方法と共に開示した。この
新規で改良された絶縁物−化合物半導体界面構造は、そ
の安定性および信頼性が向上し、製造および使用が比較
的容易である。また、この新規で改良された絶縁物−化
合物半導体界面構造は、現場で形成し、不純物の減少お
よび製造の簡略化が更に可能である。新規で改良された
絶縁物−化合物半導体界面構造のいくつかの利点とし
て、堆積絶縁体−化合物半導体界面におけるキャリア密
度がチャネルにおけるよりも数桁の規模で少ないこと、
ホット・キャリアを絶縁体に注入する確率が数桁の規模
で減少したこと、および半導体帯域端付近に位置する応
力誘発界面状態の効果が最少に抑えられることがあげら
れる。また、反転／蓄積チャネルにおけるキャリアに対
する、クーロン散乱および界面の荒さ散乱の効果も最少
に抑えられ、これによって、高性能の反転／蓄積モード
素子を化合物半導体上に実施することが可能となる。
【００３０】これまで本発明の特定実施例について示し
かつ説明してきたが、更に別の変更や改良も当業者には
想起されよう。したがって、本発明は図示した特定形態
に限定される訳ではないと理解されることを望み、本発
明の精神および範囲から逸脱しない全ての変更は、特許
請求の範囲に該当することを意図するものである。
かつ説明してきたが、更に別の変更や改良も当業者には
想起されよう。したがって、本発明は図示した特定形態
に限定される訳ではないと理解されることを望み、本発
明の精神および範囲から逸脱しない全ての変更は、特許
請求の範囲に該当することを意図するものである。
【図１】本発明による半導体素子における絶縁体−化合
物半導体界面構造の簡略断面図。
物半導体界面構造の簡略断面図。
【図２】図１に示す界面構造のバンドギャップ図。
【図３】従来技術の界面にバイアスを印加した場合の絶
縁体捕獲中心およびその中におけるキャリアの捕獲を示
すバンドギャップ図。
縁体捕獲中心およびその中におけるキャリアの捕獲を示
すバンドギャップ図。
【図４】図２の界面構造にバイアスを印加した場合の絶
縁体の捕獲中心を示すバンドギャップ図。
縁体の捕獲中心を示すバンドギャップ図。
【図５】従来技術の界面にバイアスを印加した場合のホ
ット・キャリアの基板注入を示すバンドギャップ図。
ット・キャリアの基板注入を示すバンドギャップ図。
【図６】図２の界面構造にバイアスを印加した場合のホ
ット・キャリアの基板注入を示すバンドギャップ図。
ット・キャリアの基板注入を示すバンドギャップ図。
【図７】従来技術の界面にバイアスを印加した場合の局
在応力誘発界面状態を示すバンドギャップ図。
在応力誘発界面状態を示すバンドギャップ図。
【図８】図２の界面構造にバイアスを印加した場合の局
在応力誘発界面状態を示すバンドギャップ図。
在応力誘発界面状態を示すバンドギャップ図。
【図９】本発明にしたがって図１の構造を製造する際に
用いられるマルチ・ウエハ・エピタキシャル生産システ
ムを示す図。
用いられるマルチ・ウエハ・エピタキシャル生産システ
ムを示す図。
１０ 界面構造 １１ 化合物半導体基板 １２ ソース １３ ドレイン １４ ゲート １５ スペーサ層 １８ 絶縁層 ２１，２５，２８ バンドギャップ ３０ 界面 ３１，３２ バンドギャップ ５０ マルチ・ウエハ・エピタキシャル生産システム ５３ 転送および装填モジュール ５５ ＩＩＩ−Ｖ成長チャンバ ５８ 絶縁体チャンバ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョナサン・ケイ・アブロクワ アメリカ合衆国アリゾナ州テンピ、イース ト・ランチ・ロード1963 (72)発明者 ジヒイ・ジミー・ユ アメリカ合衆国アリゾナ州ギルバート、ウ エスト・メリル・アベニュー449
Claims (4)
- 【請求項１】絶縁体−化合物半導体界面構造であって：
バンドギャップを有する化合物半導体物質（１１）であ
って、表面を有する化合物半導体物質（１１）；前記化
合物半導体物質（１１）の前記表面上に配置され、前記
化合物半導体物質（１１）の前記バンドギャップよりも
広いバンドギャップを有する半導体物質のスペーサ層
（１５）；および前記スペーサ層（１５）上に配置され
た絶縁層（１８）；から成ることを特徴とする絶縁体−
化合物半導体界面構造。 - 【請求項２】絶縁体−化合物半導体界面構造であって：
バンドギャップを有する化合物半導体物質（１１）であ
って、表面を有する化合物半導体物質（１１）；前記化
合物半導体物質（１１）の前記表面上にエピタキシャル
成長させ、前記化合物半導体物質（１１）の前記バンド
ギャップよりも広いバンドギャップを有する化合物半導
体物質のスペーサ層（１５）；および前記スペーサ層
（１５）上に配置された絶縁層（１８）；から成ること
を特徴とする絶縁体−化合物半導体界面構造。 - 【請求項３】絶縁体−化合物半導体界面構造の製造方法
であって：バンドギャップを有する化合物半導体物質
（１１）であって、表面を有する化合物半導体物質（１
１）を用意する段階；前記化合物半導体物質（１１）の
前記バンドギャップよりも広いバンドギャップを有する
化合物半導体物質のスペーサ層（１５）を、前記化合物
半導体物質（１１）の前記表面上に形成する段階；およ
び前記スペーサ層（１５）上に絶縁層（１８）を堆積す
る段階；から成ることを特徴とする方法。 - 【請求項４】絶縁体−化合物半導体界面構造の製造方法
であって：ＩＩＩ−Ｖ成長チャンバ（５５）が取り付け
られ、かつ絶縁体チャンバ（５８）が取り付けられた転
送および装填モジュール（５３）を含む、マルチ・ウエ
ハ・エピタキシャル生産システム（５０）を用意する段
階；バンドギャップを有する化合物半導体基板（１１）
であって、表面を有する化合物半導体基板（１１）を用
意する段階；前記化合物半導体基板（１１）を前記転送
および装填モジュール（５３）に配置する段階；前記マ
ルチ・ウエハ生産システム（５０）内の圧力を≦１０
-10 Torrに減圧する段階；前記化合物半導体基板（１
１）を前記ＩＩＩ−Ｖ成長チャンバ（５５）に移動する
段階；前記化合物半導体基板（１１）のバンドギャップ
よりも広いバンドギャップを有する化合物半導体物質の
スペーサ層（１５）を、前記化合物半導体基板（１１）
の前記表面上にエピタキシャル成長させる段階；および
前記化合物半導体基板（１１）を前記転送および装填モ
ジュール（５３）に移動し、次いで前記絶縁体チャンバ
（５８）に移動し、前記スペーサ層（１５）上に絶縁層
（１８）を堆積する段階；から成ることを特徴とする方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/812,952 US6359294B1 (en) | 1997-03-04 | 1997-03-04 | Insulator-compound semiconductor interface structure |
| US812952 | 1997-03-04 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JPH10275806A true JPH10275806A (ja) | 1998-10-13 |
| JPH10275806A5 JPH10275806A5 (ja) | 2005-03-17 |
| JP3920447B2 JP3920447B2 (ja) | 2007-05-30 |
Family
ID=25211069
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06780298A Expired - Lifetime JP3920447B2 (ja) | 1997-03-04 | 1998-03-02 | 絶縁体一化合物半導体界面構造および製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6359294B1 (ja) |
| EP (1) | EP0863539B1 (ja) |
| JP (1) | JP3920447B2 (ja) |
| DE (1) | DE69827058T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8803197B2 (en) | 2010-08-31 | 2014-08-12 | Sumitomo Chemical Company, Limited | Semiconductor wafer, insulated gate field effect transistor, and method for producing semiconductor wafer |
| US9379226B2 (en) | 2010-08-31 | 2016-06-28 | Sumitomo Chemical Company, Limited | Semiconductor wafer and insulated gate field effect transistor |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106560928B (zh) * | 2015-09-28 | 2019-11-08 | 河北大学 | 一种电荷俘获型存储元件及其制备工艺 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4859253A (en) * | 1988-07-20 | 1989-08-22 | International Business Machines Corporation | Method for passivating a compound semiconductor surface and device having improved semiconductor-insulator interface |
| US5124762A (en) * | 1990-12-31 | 1992-06-23 | Honeywell Inc. | Gaas heterostructure metal-insulator-semiconductor integrated circuit technology |
| US5334865A (en) * | 1991-07-31 | 1994-08-02 | Allied-Signal Inc. | MODFET structure for threshold control |
| US5597768A (en) * | 1996-03-21 | 1997-01-28 | Motorola, Inc. | Method of forming a Ga2 O3 dielectric layer |
| US5747838A (en) * | 1996-11-27 | 1998-05-05 | The Regents Of The University Of California | Ultra-low phase noise GaAs MOSFETs |
-
1997
- 1997-03-04 US US08/812,952 patent/US6359294B1/en not_active Expired - Lifetime
-
1998
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