JPH04250635A - ２次元電子ガス電界効果トランジスタの製造方法 - Google Patents
２次元電子ガス電界効果トランジスタの製造方法Info
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- JPH04250635A JPH04250635A JP793791A JP793791A JPH04250635A JP H04250635 A JPH04250635 A JP H04250635A JP 793791 A JP793791 A JP 793791A JP 793791 A JP793791 A JP 793791A JP H04250635 A JPH04250635 A JP H04250635A
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は化合物半導体を用いたト
ランジスタの製造方法に関するものである。
ランジスタの製造方法に関するものである。
【０００２】
【従来の技術】従来の、半導体中の２次元電子ガス電界
効果トランジスタは、例えばアンドープのＧａＡｓ層上
又は両側にｎ型のＡｌＧａＡｓを形成した構造に、ゲー
ト・ソース・ドレインを形成することにより得ている（
例えば、三村他、ジャパニーズ・ジャーナル・オブ・ア
プライド・フィジクス，１９巻（１９９０年）Ｌ２２５
ページ）。電子は、ｎ型ＡｌＧａＡｓ層からＧａＡｓ層
へ移動するが、ＧａＡｓ層はアンドープのため電子の散
乱体が少なく、また電子を供給したｎ型ＡｌＧａＡｓ層
はイオン化しているが、ＧａＡｓ層から離れているため
、電子は散乱されずに高速で走行することができる。 この電子の高移動度をＦＥＴに応用して、高速なトラン
ジスタを得ることができている。
効果トランジスタは、例えばアンドープのＧａＡｓ層上
又は両側にｎ型のＡｌＧａＡｓを形成した構造に、ゲー
ト・ソース・ドレインを形成することにより得ている（
例えば、三村他、ジャパニーズ・ジャーナル・オブ・ア
プライド・フィジクス，１９巻（１９９０年）Ｌ２２５
ページ）。電子は、ｎ型ＡｌＧａＡｓ層からＧａＡｓ層
へ移動するが、ＧａＡｓ層はアンドープのため電子の散
乱体が少なく、また電子を供給したｎ型ＡｌＧａＡｓ層
はイオン化しているが、ＧａＡｓ層から離れているため
、電子は散乱されずに高速で走行することができる。 この電子の高移動度をＦＥＴに応用して、高速なトラン
ジスタを得ることができている。
【０００３】材料をＩｎＡｓとＡｌＧａＳｂにすればＦ
ＥＴはもっと高速なものが得られる。層構造を図３のよ
うにアンドープのＩｎＡｓ層２の両側をＡｌＧａＳｂ層
１で挾む構造にすれば、ＩｎＡｓ層２に溜まる電子の移
動度は室温で２００００ｃｍ２／Ｖｓ程度が得られる（
例えば、Ｇ．Ｔｕｔｔｌｅ他、ＡｌＳｂ／ＩｎＡｓ／Ａ
ｌＳｂ量子井戸ヘテロ接合ＦＥＴ、Ｄｅｖｉｃｅ・Ｒｅ
ｓｅｒｃｈ・Ｃｏｎｆｅｒｅｎｃｅ（１９８７）ＩＩＡ
−７）。このように大きな移動度が得られる理由は電子
の有効質量がＩｎＡｓでは０．０２７ｍｅ（ｍｅは自由
電子の質量）と小さいからである。この構造にゲート・
ソース・ドレインを形成してＦＥＴを作製すれば、非常
に特性のよいＦＥＴを作製することができる。
ＥＴはもっと高速なものが得られる。層構造を図３のよ
うにアンドープのＩｎＡｓ層２の両側をＡｌＧａＳｂ層
１で挾む構造にすれば、ＩｎＡｓ層２に溜まる電子の移
動度は室温で２００００ｃｍ２／Ｖｓ程度が得られる（
例えば、Ｇ．Ｔｕｔｔｌｅ他、ＡｌＳｂ／ＩｎＡｓ／Ａ
ｌＳｂ量子井戸ヘテロ接合ＦＥＴ、Ｄｅｖｉｃｅ・Ｒｅ
ｓｅｒｃｈ・Ｃｏｎｆｅｒｅｎｃｅ（１９８７）ＩＩＡ
−７）。このように大きな移動度が得られる理由は電子
の有効質量がＩｎＡｓでは０．０２７ｍｅ（ｍｅは自由
電子の質量）と小さいからである。この構造にゲート・
ソース・ドレインを形成してＦＥＴを作製すれば、非常
に特性のよいＦＥＴを作製することができる。
【０００４】ところで、ＦＥＴで問題となるのがソース
抵抗を如何にして低減するかである。ソース抵抗の低減
はＦＥＴの高速化にとって重要である。ソース抵抗を低
減するには図３の層構造で、ディプレッション型ＦＥＴ
ではＩｎＡｓをＡｌＳｂで挾んだ構造のままソース電極
をアロイによって形成すれば、ゲート５・ソース４間の
電子濃度も高く低抵抗が実現できる。他方エンハンスメ
ント型ＦＥＴでは、ゲート５・ソース４間の部分に電子
が存在しないので、この部分にＳｉをイオン注入し、そ
の後活性化してこの部分に電子を形成する必要がある。 前者のＦＥＴの場合の問題点は、この材料系はアロイの
制御が難しく、基板までアロイしてしまうことである。 基板として、この材料系と格子整合しないＧａＡｓ基板
を用いると、絶縁性基板が存在するため、基板までのア
ロイは特に問題にならないが、格子整合するＧａＳｂ基
板を用いると、絶縁性基板が存在しないため、ＦＥＴ動
作ができなくなる。電子の移動度は、格子整合しないＧ
ａＡｓ基板を用いたときより、格子整合するＧａＳｂ基
板を用いたときのほうが１．５倍から２倍大きいため、
基本的にはＧａＳｂ基板を用いるのが最も好ましい。後
者の場合の問題点はイオン注入と活性化という大変な行
程があることである。この場合にも基板はＧａＳｂを用
いる方が大きな移動度が実現できるため好ましい。
抵抗を如何にして低減するかである。ソース抵抗の低減
はＦＥＴの高速化にとって重要である。ソース抵抗を低
減するには図３の層構造で、ディプレッション型ＦＥＴ
ではＩｎＡｓをＡｌＳｂで挾んだ構造のままソース電極
をアロイによって形成すれば、ゲート５・ソース４間の
電子濃度も高く低抵抗が実現できる。他方エンハンスメ
ント型ＦＥＴでは、ゲート５・ソース４間の部分に電子
が存在しないので、この部分にＳｉをイオン注入し、そ
の後活性化してこの部分に電子を形成する必要がある。 前者のＦＥＴの場合の問題点は、この材料系はアロイの
制御が難しく、基板までアロイしてしまうことである。 基板として、この材料系と格子整合しないＧａＡｓ基板
を用いると、絶縁性基板が存在するため、基板までのア
ロイは特に問題にならないが、格子整合するＧａＳｂ基
板を用いると、絶縁性基板が存在しないため、ＦＥＴ動
作ができなくなる。電子の移動度は、格子整合しないＧ
ａＡｓ基板を用いたときより、格子整合するＧａＳｂ基
板を用いたときのほうが１．５倍から２倍大きいため、
基本的にはＧａＳｂ基板を用いるのが最も好ましい。後
者の場合の問題点はイオン注入と活性化という大変な行
程があることである。この場合にも基板はＧａＳｂを用
いる方が大きな移動度が実現できるため好ましい。
【０００５】ところで、ＩｎＡｓは表面が露出すると、
伝導帯にフェルミ準位がピンニングされ表面に電子が蓄
積されることがわかっている。そこで、ＦＥＴにおいて
はソースからゲートのソース端までＩｎＡｓ面を露出し
、ＩｎＡｓの上にソースとして金属をノンアロイで形成
すれば簡単に低ソース抵抗が実現できる。これはディプ
レッション型，エンハンスメント型どちらのＦＥＴに対
しても同様である。この場合のシート抵抗はおよそ３０
０Ω／□程度である。この値は簡単に実現できる値とし
ては非常に小さいといえるが、この系のＦＥＴの特性が
非常に良いために、さらに低減することが要請される。
伝導帯にフェルミ準位がピンニングされ表面に電子が蓄
積されることがわかっている。そこで、ＦＥＴにおいて
はソースからゲートのソース端までＩｎＡｓ面を露出し
、ＩｎＡｓの上にソースとして金属をノンアロイで形成
すれば簡単に低ソース抵抗が実現できる。これはディプ
レッション型，エンハンスメント型どちらのＦＥＴに対
しても同様である。この場合のシート抵抗はおよそ３０
０Ω／□程度である。この値は簡単に実現できる値とし
ては非常に小さいといえるが、この系のＦＥＴの特性が
非常に良いために、さらに低減することが要請される。
【０００６】
【発明が解決しようとする課題】ＩｎＡｓをチャネルに
用いたＦＥＴにおいてはソースからゲートのソース端ま
でＩｎＡｓ面を露出し、ＩｎＡｓの上にソースとして金
属をノンアロイで形成すれば簡単に３００Ω／□程度の
低ソース抵抗が実現できる。しかし、この値は簡単にで
きる値としては小さいといえるが、この系のＦＥＴの特
性が非常に良いために、さらに低減することが要請され
ていた。
用いたＦＥＴにおいてはソースからゲートのソース端ま
でＩｎＡｓ面を露出し、ＩｎＡｓの上にソースとして金
属をノンアロイで形成すれば簡単に３００Ω／□程度の
低ソース抵抗が実現できる。しかし、この値は簡単にで
きる値としては小さいといえるが、この系のＦＥＴの特
性が非常に良いために、さらに低減することが要請され
ていた。
【０００７】本発明の目的は、これらの問題を解決し、
低ソース抵抗を実現し高速なＦＥＴの製造方法を提供す
ることにある。
低ソース抵抗を実現し高速なＦＥＴの製造方法を提供す
ることにある。
【０００８】
【課題を解決するための手段】前記目的を達成するため
、本発明に係る２次元電子ガス電界効果トランジスタの
製造方法においては、ＩｎＡｓ層をチャネルに用い、Ａ
ｌｘＧａ１−ｘＳｂをポテンシャル障壁層に用いた２次
元電子ガス電界効果トランジスタの製造方法において、
ゲート・ソース間のＩｎＡｓチャネル面上にプラズマＣ
ＶＤ（Ｃｈｅｍｉｃａｌ・ｖａｐｏｕｒ・ｄｅｐｏｓｉ
ｔｉｏｎ）法によりＳｉ３Ｎ４を形成するものである。
、本発明に係る２次元電子ガス電界効果トランジスタの
製造方法においては、ＩｎＡｓ層をチャネルに用い、Ａ
ｌｘＧａ１−ｘＳｂをポテンシャル障壁層に用いた２次
元電子ガス電界効果トランジスタの製造方法において、
ゲート・ソース間のＩｎＡｓチャネル面上にプラズマＣ
ＶＤ（Ｃｈｅｍｉｃａｌ・ｖａｐｏｕｒ・ｄｅｐｏｓｉ
ｔｉｏｎ）法によりＳｉ３Ｎ４を形成するものである。
【０００９】また、本発明においては、ＩｎＡｓ層をチ
ャネルに用い、ＡｌｘＧａ１−ｘＳｂをポテンシャル障
壁層に用いた２次元電子ガス電界効果トランジスタの製
造方法において、ゲート・ソース間のＩｎＡｓチャネル
面を水素又はアンモニアのプラズマに晒すものである。
ャネルに用い、ＡｌｘＧａ１−ｘＳｂをポテンシャル障
壁層に用いた２次元電子ガス電界効果トランジスタの製
造方法において、ゲート・ソース間のＩｎＡｓチャネル
面を水素又はアンモニアのプラズマに晒すものである。
【００１０】また、本発明においては、ＩｎＡｓ層をチ
ャネルに用い、ＡｌｘＧａ１−ｘＳｂをポテンシャル障
壁層に用いた２次元電子ガス電界効果トランジスタの製
造方法において、ゲート・ソース間のＩｎＡｓチャネル
面を水素又はアンモニアのプラズマに晒した後Ｓｉ３Ｎ
４を形成するものである。
ャネルに用い、ＡｌｘＧａ１−ｘＳｂをポテンシャル障
壁層に用いた２次元電子ガス電界効果トランジスタの製
造方法において、ゲート・ソース間のＩｎＡｓチャネル
面を水素又はアンモニアのプラズマに晒した後Ｓｉ３Ｎ
４を形成するものである。
【００１１】
【作用】ＩｎＡｓの表面を空気中又は真空中に露出させ
ると、フェルミ準位が伝導帯中にピンニングされ、表面
に電子が綿密度で約１×１０１２ｃｍ−２程度蓄積され
る。 この場合シート抵抗はおよそ３００Ω／□となる。この
ＩｎＡｓの表面に本発明の方法であるプラズマＣＶＤに
よりＳｉ３Ｎ４を形成すると、ＩｎＡｓとＳｉ３Ｎ４の
界面に電子濃度が５×１０１２ｃｍ−２程度形成され、
その結果シート抵抗は１００〜１５０Ω／□程度に減少
する。
ると、フェルミ準位が伝導帯中にピンニングされ、表面
に電子が綿密度で約１×１０１２ｃｍ−２程度蓄積され
る。 この場合シート抵抗はおよそ３００Ω／□となる。この
ＩｎＡｓの表面に本発明の方法であるプラズマＣＶＤに
よりＳｉ３Ｎ４を形成すると、ＩｎＡｓとＳｉ３Ｎ４の
界面に電子濃度が５×１０１２ｃｍ−２程度形成され、
その結果シート抵抗は１００〜１５０Ω／□程度に減少
する。
【００１２】これはＳｉ３Ｎ４をシランとアンモニアの
プラズマの混合によって形成する際の、プラズマのダメ
ージにより電子が誘起されるからである。この電子濃度
の増加はＳｉ３Ｎ４の形成の有無にかかわらず、プラズ
マをＩｎＡｓの表面にあてればよく、例えば、水素又は
アンモニアのプラズマに１秒から１分程度晒せばよい。 この方法によりＩｎＡｓ表面に電子が数多く誘起されシ
ート抵抗を低減することができる。また、これらのプラ
ズマに晒した後、その上からＳｉ３Ｎ４を保護膜として
形成してもよい。
プラズマの混合によって形成する際の、プラズマのダメ
ージにより電子が誘起されるからである。この電子濃度
の増加はＳｉ３Ｎ４の形成の有無にかかわらず、プラズ
マをＩｎＡｓの表面にあてればよく、例えば、水素又は
アンモニアのプラズマに１秒から１分程度晒せばよい。 この方法によりＩｎＡｓ表面に電子が数多く誘起されシ
ート抵抗を低減することができる。また、これらのプラ
ズマに晒した後、その上からＳｉ３Ｎ４を保護膜として
形成してもよい。
【００１３】ＦＥＴにおいては、ゲート・ソース間を本
発明で示したような構造にすれば以上で述べたように、
ＩｎＡｓ上に高濃度の電子を誘起することができ、シー
ト抵抗を１００〜１５０Ω／□程度に小さくすることが
できる。このため、ＩｎＡｓ面を出しただけの場合に比
較してソース抵抗は半分程度に低減でき、トランジスタ
のスピードは２倍程度に高速化できる。
発明で示したような構造にすれば以上で述べたように、
ＩｎＡｓ上に高濃度の電子を誘起することができ、シー
ト抵抗を１００〜１５０Ω／□程度に小さくすることが
できる。このため、ＩｎＡｓ面を出しただけの場合に比
較してソース抵抗は半分程度に低減でき、トランジスタ
のスピードは２倍程度に高速化できる。
【００１４】
【実施例】図１に本発明の請求項１及び請求項３に対応
するＦＥＴの構造を示す。基板３にはＧａＳｂを用いて
おり、ゲート５の下は、ＩｎＡｓ層２（厚さ２００オン
グストロング）の両側をＡｌＧａＳｂ層１（厚さ２００
オングストロング）で挾んだ構造になっている。ソース
４及びドレイン６はＩｎＡｓ面上に金属（Ａｌ，Ａｕ等
）をノンアロイで蒸着して形成している。ゲート５・ソ
ース４間とソース４・ドレイン６間はＩｎＡｓ面上にＳ
ｉ３Ｎ４膜７を形成している。請求項１の方法では、Ｉ
ｎＡｓ面にプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ・ｖａｐ
ｏｕｒ・ｄｅｐｏｓｉｔｉｏｎ）法によりＳｉ３Ｎ４膜
７を形成しており、請求項３の方法ではＳｉ３Ｎ４膜７
の形成前に水素又はアンモニアのプラズマに１０秒程度
晒し、その後プラズマＣＶＤ法又はスパッタ法によりＳ
ｉ３Ｎ４膜７を形成している。層構造の成長は例えばＭ
ＢＥ法によって作製できる。
するＦＥＴの構造を示す。基板３にはＧａＳｂを用いて
おり、ゲート５の下は、ＩｎＡｓ層２（厚さ２００オン
グストロング）の両側をＡｌＧａＳｂ層１（厚さ２００
オングストロング）で挾んだ構造になっている。ソース
４及びドレイン６はＩｎＡｓ面上に金属（Ａｌ，Ａｕ等
）をノンアロイで蒸着して形成している。ゲート５・ソ
ース４間とソース４・ドレイン６間はＩｎＡｓ面上にＳ
ｉ３Ｎ４膜７を形成している。請求項１の方法では、Ｉ
ｎＡｓ面にプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ・ｖａｐ
ｏｕｒ・ｄｅｐｏｓｉｔｉｏｎ）法によりＳｉ３Ｎ４膜
７を形成しており、請求項３の方法ではＳｉ３Ｎ４膜７
の形成前に水素又はアンモニアのプラズマに１０秒程度
晒し、その後プラズマＣＶＤ法又はスパッタ法によりＳ
ｉ３Ｎ４膜７を形成している。層構造の成長は例えばＭ
ＢＥ法によって作製できる。
【００１５】図２に本発明の請求項２に対応するＦＥＴ
の構造を示す。基板３にはＧａＳｂを用いており、ゲー
ト５の下は、ＩｎＡｓ層２（厚さ２００オングストロン
グ）の両側をＡｌＧａＳｂ層１（厚さ２００オングスト
ロング）で挾んだ構造になっている。ソース４及びドレ
イン６はＩｎＡｓ面上に金属（Ａｌ，Ａｕ等）をノンア
ロイで蒸着して形成している。ゲート５・ソース４間と
ソース４・ドレイン６間はＩｎＡｓ面を露出させて水素
又はアンモニアのプラズマに１０秒程度晒しており、Ｉ
ｎＡｓ面は露出したままになっている。
の構造を示す。基板３にはＧａＳｂを用いており、ゲー
ト５の下は、ＩｎＡｓ層２（厚さ２００オングストロン
グ）の両側をＡｌＧａＳｂ層１（厚さ２００オングスト
ロング）で挾んだ構造になっている。ソース４及びドレ
イン６はＩｎＡｓ面上に金属（Ａｌ，Ａｕ等）をノンア
ロイで蒸着して形成している。ゲート５・ソース４間と
ソース４・ドレイン６間はＩｎＡｓ面を露出させて水素
又はアンモニアのプラズマに１０秒程度晒しており、Ｉ
ｎＡｓ面は露出したままになっている。
【００１６】
【発明の効果】本発明の方法によりＦＥＴのソース抵抗
を従来に比較して半分程度に低減することができ、高速
なトランジスタが得られる。
を従来に比較して半分程度に低減することができ、高速
なトランジスタが得られる。
【図１】本発明の請求項１及び請求項３のＦＥＴ構造を
示す断面図である。
示す断面図である。
【図２】本発明の請求項２のＦＥＴ構造を示す断面図で
ある。
ある。
【図３】従来のＦＥＴ構造を示す断面図である。
１ ＡｌＧａＳｂ層
２ ＩｎＡｓ層
３ 基板
４ ソース
５ ゲート
６ ドレイン
７ Ｓｉ３Ｎ４膜
Claims (3)
- 【請求項１】 ＩｎＡｓ層をチャネルに用い、Ａｌｘ
Ｇａ１−ｘＳｂをポテンシャル障壁層に用いた２次元電
子ガス電界効果トランジスタの製造方法において、
ゲート・ソース間のＩｎＡｓチャネル面上にプラズマＣ
ＶＤ（Ｃｈｅｍｉｃａｌ・ｖａｐｏｕｒ・ｄｅｐｏｓｉ
ｔｉｏｎ）法によりＳｉ３Ｎ４を形成することを特徴と
する２次元電子ガス電界効果トランジスタの製造方法。 - 【請求項２】 ＩｎＡｓ層をチャネルに用い、Ａｌｘ
Ｇａ１−ｘＳｂをポテンシャル障壁層に用いた２次元電
子ガス電界効果トランジスタの製造方法において、
ゲート・ソース間のＩｎＡｓチャネル面を水素又はアン
モニアのプラズマに晒すことを特徴とする２次元電子ガ
ス電界効果トランジスタの製造方法。 - 【請求項３】 ＩｎＡｓ層をチャネルに用い、Ａｌｘ
Ｇａ１−ｘＳｂをポテンシャル障壁層に用いた２次元電
子ガス電界効果トランジスタの製造方法において、
ゲート・ソース間のＩｎＡｓチャネル面を水素又はアン
モニアのプラズマに晒した後Ｓｉ３Ｎ４を形成すること
を特徴とする２次元電子ガス電界効果トランジスタの製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP793791A JPH04250635A (ja) | 1991-01-25 | 1991-01-25 | ２次元電子ガス電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP793791A JPH04250635A (ja) | 1991-01-25 | 1991-01-25 | ２次元電子ガス電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04250635A true JPH04250635A (ja) | 1992-09-07 |
Family
ID=11679428
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP793791A Pending JPH04250635A (ja) | 1991-01-25 | 1991-01-25 | ２次元電子ガス電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04250635A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7122451B2 (en) | 2002-02-28 | 2006-10-17 | Matsushita Electric Industrial Co., Ltd. | Method for fabricating a semiconductor device including exposing a group III-V semiconductor to an ammonia plasma |
| KR100969608B1 (ko) * | 2008-02-26 | 2010-07-12 | 전북대학교산학협력단 | 질화물 반도체 소자의 누설전류 감소 방법 |
| JP2012043937A (ja) * | 2010-08-18 | 2012-03-01 | Nippon Telegr & Teleph Corp <Ntt> | 電界効果トランジスタ |
-
1991
- 1991-01-25 JP JP793791A patent/JPH04250635A/ja active Pending
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