JPH10275865A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH10275865A JPH10275865A JP9080834A JP8083497A JPH10275865A JP H10275865 A JPH10275865 A JP H10275865A JP 9080834 A JP9080834 A JP 9080834A JP 8083497 A JP8083497 A JP 8083497A JP H10275865 A JPH10275865 A JP H10275865A
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/013—Manufacturing their source or drain regions, e.g. silicided source or drain regions
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
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- H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
- H10P30/22—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping using masks
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electrodes Of Semiconductors (AREA)
- Semiconductor Memories (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】半導体装置の周辺回路と内部回路あるいはメモ
リセルにそれぞれ要求されるＭＯＳトランジスタの機能
を簡便な方法で実現させる。 【解決手段】半導体基板上に形成された異種のＮチャネ
ル型ＭＯＳトランジスタを含んで構成される半導体装置
の製造方法において、前記異種のＮチャネル型ＭＯＳト
ランジスタのうち第１のＮチャネル型ＭＯＳトランジス
タのゲート電極とソース・ドレイン用の拡散層とを初め
に形成する。この工程では、第２のＮチャネル型ＭＯＳ
トランジスタあるいはＰチャネル型ＭＯＳトランジスタ
はポリシリコン膜で保護される。そして、第１のＮチャ
ネル型ＭＯＳトランジスタの形成後に、第２のＮチャネ
ル型ＭＯＳトランジスタのゲート電極とソース・ドレイ
ン用の拡散層とを形成する。
リセルにそれぞれ要求されるＭＯＳトランジスタの機能
を簡便な方法で実現させる。 【解決手段】半導体基板上に形成された異種のＮチャネ
ル型ＭＯＳトランジスタを含んで構成される半導体装置
の製造方法において、前記異種のＮチャネル型ＭＯＳト
ランジスタのうち第１のＮチャネル型ＭＯＳトランジス
タのゲート電極とソース・ドレイン用の拡散層とを初め
に形成する。この工程では、第２のＮチャネル型ＭＯＳ
トランジスタあるいはＰチャネル型ＭＯＳトランジスタ
はポリシリコン膜で保護される。そして、第１のＮチャ
ネル型ＭＯＳトランジスタの形成後に、第２のＮチャネ
ル型ＭＯＳトランジスタのゲート電極とソース・ドレイ
ン用の拡散層とを形成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置とその製
造方法に関し 特に絶縁ゲート電界効果トランジスタ
（以下、ＭＯＳトランジスタという）の構造とその形成
方法に関する。
造方法に関し 特に絶縁ゲート電界効果トランジスタ
（以下、ＭＯＳトランジスタという）の構造とその形成
方法に関する。
【０００２】
【従来の技術】シリコン半導体基板に搭載される半導体
装置では、半導体素子の微細化および高密度化が依然と
して精力的に進められており、現在では０．１５〜０．
２５μｍの寸法基準で設計されたメモリデバイスあるい
はロジックデバイス等の超高集積のあるいは超高速の半
導体デバイスが開発試作されている。このような半導体
デバイスの高集積化あるいは超高速化においては、半導
体デバイスを構成する半導体素子の微細化は必須とな
る。
装置では、半導体素子の微細化および高密度化が依然と
して精力的に進められており、現在では０．１５〜０．
２５μｍの寸法基準で設計されたメモリデバイスあるい
はロジックデバイス等の超高集積のあるいは超高速の半
導体デバイスが開発試作されている。このような半導体
デバイスの高集積化あるいは超高速化においては、半導
体デバイスを構成する半導体素子の微細化は必須とな
る。
【０００３】そして、その中でもＮチャネル型およびＰ
チャネル型のＭＯＳトランジスタの微細化が特に重要で
ある。そこで、ＭＯＳトランジスタのソース・ドレイン
領域の拡散層の浅接合化、あるいは、ＭＯＳトランジス
タのチャネル領域の短チャンネル化が精力的に行われて
いる。このことは、Ｐチャネル型ＭＯＳトランジスタと
Ｎチャネル型ＭＯＳトランジスタの両方にいえる。
チャネル型のＭＯＳトランジスタの微細化が特に重要で
ある。そこで、ＭＯＳトランジスタのソース・ドレイン
領域の拡散層の浅接合化、あるいは、ＭＯＳトランジス
タのチャネル領域の短チャンネル化が精力的に行われて
いる。このことは、Ｐチャネル型ＭＯＳトランジスタと
Ｎチャネル型ＭＯＳトランジスタの両方にいえる。
【０００４】また、このようなＭＯＳトランジスタの拡
散層の浅接合化と共に、拡散層表面の高融点金属による
シリサイド化あるいはゲート電極表面をも含めたサリサ
イド化が微細のＭＯＳトランジスタの性能を向上させる
ために必須になっている。特に、ロジック系のデバイス
では、このようなシリサイド化およびサリサイド化は必
須である。
散層の浅接合化と共に、拡散層表面の高融点金属による
シリサイド化あるいはゲート電極表面をも含めたサリサ
イド化が微細のＭＯＳトランジスタの性能を向上させる
ために必須になっている。特に、ロジック系のデバイス
では、このようなシリサイド化およびサリサイド化は必
須である。
【０００５】さらに、メモリデバイスではソース・ドレ
イン領域の拡散層のリーク電流の低減が要求される。特
に１個のＭＯＳトランジスタと１個のキャパシタとで構
成されるＤＲＡＭのメモリセルにおいて、トランスファ
ゲートとなるＭＯＳトランジスタの拡散層のリーク電流
は、メモリセルの記憶情報の保持時間に直接に関係す
る。そして、半導体素子が微細化しＤＲＡＭが高集積化
されるに伴い必要とされる上記の保持時間は長くなる。
そこで、このようなＭＯＳトランジスタの拡散層の不純
物濃度は低減されるようになる。あるいは、この領域の
シリサイド化が省かれるようになる。これは、このよう
な方法が拡散層の接合のリーク電流の低減に効果的とな
るからである。
イン領域の拡散層のリーク電流の低減が要求される。特
に１個のＭＯＳトランジスタと１個のキャパシタとで構
成されるＤＲＡＭのメモリセルにおいて、トランスファ
ゲートとなるＭＯＳトランジスタの拡散層のリーク電流
は、メモリセルの記憶情報の保持時間に直接に関係す
る。そして、半導体素子が微細化しＤＲＡＭが高集積化
されるに伴い必要とされる上記の保持時間は長くなる。
そこで、このようなＭＯＳトランジスタの拡散層の不純
物濃度は低減されるようになる。あるいは、この領域の
シリサイド化が省かれるようになる。これは、このよう
な方法が拡散層の接合のリーク電流の低減に効果的とな
るからである。
【０００６】このように半導体素子が微細化していく
と、メモリデバイスとロジックデバイスとが１つの半導
体チップに混載されるようになる。すなわち、システム
・オン・チップの半導体装置が種々に開発されるように
なる。しかし、この場合には、メモリデバイスの製造工
程とロジックデバイスのそれとの整合が必須になる。
と、メモリデバイスとロジックデバイスとが１つの半導
体チップに混載されるようになる。すなわち、システム
・オン・チップの半導体装置が種々に開発されるように
なる。しかし、この場合には、メモリデバイスの製造工
程とロジックデバイスのそれとの整合が必須になる。
【０００７】以下、最新のメモリデバイス、例えば６４
メガあるいは２５６メガＤＲＡＭで使用されるＭＯＳト
ランジスタの製造工程について図５と図６に基づいて説
明する。図５と図６は、このような従来の技術を説明す
るための製造工程順の略断面図である。この説明では、
ＭＯＳトランジスタの基本構造が形成されるまでの工程
およびその構造が示される。
メガあるいは２５６メガＤＲＡＭで使用されるＭＯＳト
ランジスタの製造工程について図５と図６に基づいて説
明する。図５と図６は、このような従来の技術を説明す
るための製造工程順の略断面図である。この説明では、
ＭＯＳトランジスタの基本構造が形成されるまでの工程
およびその構造が示される。
【０００８】図５（ａ）に示すように、導電型がＰ型の
シリコン基板１０１上の所定の領域にＮウェル１０２が
形成される。そして、シリコン基板１０１の表面に選択
的に素子分離絶縁膜１０３が形成される。ここで、素子
分離絶縁膜１０３はリセスＬＯＣＯＳ（Ｌｏｃａｌ Ｏ
ｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法あるいは
トレンチ分離法で形成される。
シリコン基板１０１上の所定の領域にＮウェル１０２が
形成される。そして、シリコン基板１０１の表面に選択
的に素子分離絶縁膜１０３が形成される。ここで、素子
分離絶縁膜１０３はリセスＬＯＣＯＳ（Ｌｏｃａｌ Ｏ
ｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法あるいは
トレンチ分離法で形成される。
【０００９】次に、シリコン基板１０１表面の活性領域
にゲート絶縁膜１０４が形成される。ここで、ゲート絶
縁膜１０４は膜厚が８ｎｍ程度のシリコン酸化膜であ
る。そして、高濃度のリン不純物を含む多結晶シリコン
膜が堆積され、フォトリソグラフィ技術とレジストマス
ク１０５をエッチングマスクにしたドライエッチング技
術で上記多結晶シリコン膜が微細加工される。このよう
にして、ＭＯＳトランジスタのゲート電極１０６，１０
７，１０８が形成される。
にゲート絶縁膜１０４が形成される。ここで、ゲート絶
縁膜１０４は膜厚が８ｎｍ程度のシリコン酸化膜であ
る。そして、高濃度のリン不純物を含む多結晶シリコン
膜が堆積され、フォトリソグラフィ技術とレジストマス
ク１０５をエッチングマスクにしたドライエッチング技
術で上記多結晶シリコン膜が微細加工される。このよう
にして、ＭＯＳトランジスタのゲート電極１０６，１０
７，１０８が形成される。
【００１０】次に、図５（ｂ）に示すように全面にリン
イオン１０９がイオン注入される。ここで、イオン注入
のエネルギーは５０ｋｅＶ程度に、そしてドーズ量は１
×１０14イオン／ｃｍ2 程度にそれぞれ設定される。そ
して、シリコン基板１０１の表面に、素子分離絶縁膜お
よびゲート電極１０６，１０７に自己整合（セルフアラ
イン）になるようにＮ型低濃度拡散層１１０が形成され
る。同様に、Ｎウェル１０２表面にも、素子分離絶縁膜
１０３とゲート電極１０８にセルフアラインにＮ型低濃
度拡散層１１０が形成される。
イオン１０９がイオン注入される。ここで、イオン注入
のエネルギーは５０ｋｅＶ程度に、そしてドーズ量は１
×１０14イオン／ｃｍ2 程度にそれぞれ設定される。そ
して、シリコン基板１０１の表面に、素子分離絶縁膜お
よびゲート電極１０６，１０７に自己整合（セルフアラ
イン）になるようにＮ型低濃度拡散層１１０が形成され
る。同様に、Ｎウェル１０２表面にも、素子分離絶縁膜
１０３とゲート電極１０８にセルフアラインにＮ型低濃
度拡散層１１０が形成される。
【００１１】次に、図５（ｃ）に示すように全面にスペ
ーサ用絶縁膜１１１が堆積される。ここで、このスペー
サ用絶縁膜１１１は膜厚１００ｎｍ程度のシリコン酸化
膜である。
ーサ用絶縁膜１１１が堆積される。ここで、このスペー
サ用絶縁膜１１１は膜厚１００ｎｍ程度のシリコン酸化
膜である。
【００１２】次に、異方性のドライエッチングによりス
ペーサ用絶縁膜１１１がエッチバックされる。ここで、
ドライエッチングの反応ガスはＣ2 Ｈ2 Ｆ2 とＣＯの混
合ガスである。このようにして、図５（ｄ）に示すよう
にゲート電極１０６，１０７，１０８の側壁にスペーサ
絶縁膜１１２が形成される。このエッチバックの工程
で、素子分離絶縁膜１０３の表面が５０ｎｍ〜１００ｎ
ｍ程度エッチングされるようになる。これは、製造工程
ではスペーサ用絶縁膜１１１の膜厚バラツキおよびウェ
ーハ内でのエッチングバラツキがあるために１００％程
度のオーバエッチングが施されるためである。
ペーサ用絶縁膜１１１がエッチバックされる。ここで、
ドライエッチングの反応ガスはＣ2 Ｈ2 Ｆ2 とＣＯの混
合ガスである。このようにして、図５（ｄ）に示すよう
にゲート電極１０６，１０７，１０８の側壁にスペーサ
絶縁膜１１２が形成される。このエッチバックの工程
で、素子分離絶縁膜１０３の表面が５０ｎｍ〜１００ｎ
ｍ程度エッチングされるようになる。これは、製造工程
ではスペーサ用絶縁膜１１１の膜厚バラツキおよびウェ
ーハ内でのエッチングバラツキがあるために１００％程
度のオーバエッチングが施されるためである。
【００１３】次に、図６（ａ）に示すようにレジストマ
スク１１３が形成される。このレジストマスク１１３
は、ゲート電極１０６およびスペーサ絶縁膜１１２を露
出している。このレジストマスク１１３をマスクにヒ素
イオン１１４がイオン注入される。ここで、注入エネル
ギーは７０ｋｅＶ程度に、ドーズ量は５×１０15イオン
／ｃｍ2 程度にそれぞれ設定される。このようにして、
Ｎ型低濃度拡散層１１０の領域にＮ型高濃度拡散層１１
５が形成されるようになる。
スク１１３が形成される。このレジストマスク１１３
は、ゲート電極１０６およびスペーサ絶縁膜１１２を露
出している。このレジストマスク１１３をマスクにヒ素
イオン１１４がイオン注入される。ここで、注入エネル
ギーは７０ｋｅＶ程度に、ドーズ量は５×１０15イオン
／ｃｍ2 程度にそれぞれ設定される。このようにして、
Ｎ型低濃度拡散層１１０の領域にＮ型高濃度拡散層１１
５が形成されるようになる。
【００１４】次に、図６（ｂ）に示すようにレジストマ
スク１１６が形成される。このレジストマスク１１６
は、Ｎウェル１０２上のゲート電極１０８およびスペー
サ絶縁膜１１２を露出している。このレジストマスク１
１６をマスクにボロンイオン１１７がイオン注入され
る。ここで、注入エネルギーは２０ｋｅＶ程度に、ドー
ズ量は１×１０15イオン／ｃｍ2 程度にそれぞれ設定さ
れる。このようにして、Ｎ型低濃度拡散層１１０の領域
にＰ型高濃度拡散層１１８が形成される。
スク１１６が形成される。このレジストマスク１１６
は、Ｎウェル１０２上のゲート電極１０８およびスペー
サ絶縁膜１１２を露出している。このレジストマスク１
１６をマスクにボロンイオン１１７がイオン注入され
る。ここで、注入エネルギーは２０ｋｅＶ程度に、ドー
ズ量は１×１０15イオン／ｃｍ2 程度にそれぞれ設定さ
れる。このようにして、Ｎ型低濃度拡散層１１０の領域
にＰ型高濃度拡散層１１８が形成される。
【００１５】次に、レジストマスク１１６が除去され
る。そして、シリコン基板の洗浄および熱処理が施され
る。この熱処理でＮウェル１０２上のＰ型高濃度拡散層
１１８は熱拡散で拡がり、初めに形成されていたＮ型低
濃度拡散層１１０はＰ型高濃度拡散層１１８ａに含まれ
るようになる。
る。そして、シリコン基板の洗浄および熱処理が施され
る。この熱処理でＮウェル１０２上のＰ型高濃度拡散層
１１８は熱拡散で拡がり、初めに形成されていたＮ型低
濃度拡散層１１０はＰ型高濃度拡散層１１８ａに含まれ
るようになる。
【００１６】以上のようにして、図６（ｃ）に示すよう
に、シリコン基板１０１上に形成されたＮ型低濃度拡散
層１１０とＮ型高濃度拡散層１１５とで構成されたＬＤ
Ｄ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造の
ソース・ドレイン用の拡散層と、ゲート絶縁膜１０４と
ゲート電極１０６とを有する第１のＮチャネル型ＭＯＳ
トランジスタが形成される。そして、Ｎ型低濃度拡散層
１１０がソース・ドレイン用の拡散層となり、ゲート絶
縁膜１０４とゲート電極１０７とを有する第２のＮチャ
ネル型ＭＯＳトランジスタも形成される。さらに、シリ
コン基板１０１上のＮウェル１０２領域に形成されたＰ
型高濃度拡散層１１８ａがソース・ドレイン用の拡散層
であり、ゲート絶縁膜１０４とゲート電極１０８を有す
るＰチャネル型ＭＯＳトランジスタが形成されるように
なる。
に、シリコン基板１０１上に形成されたＮ型低濃度拡散
層１１０とＮ型高濃度拡散層１１５とで構成されたＬＤ
Ｄ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造の
ソース・ドレイン用の拡散層と、ゲート絶縁膜１０４と
ゲート電極１０６とを有する第１のＮチャネル型ＭＯＳ
トランジスタが形成される。そして、Ｎ型低濃度拡散層
１１０がソース・ドレイン用の拡散層となり、ゲート絶
縁膜１０４とゲート電極１０７とを有する第２のＮチャ
ネル型ＭＯＳトランジスタも形成される。さらに、シリ
コン基板１０１上のＮウェル１０２領域に形成されたＰ
型高濃度拡散層１１８ａがソース・ドレイン用の拡散層
であり、ゲート絶縁膜１０４とゲート電極１０８を有す
るＰチャネル型ＭＯＳトランジスタが形成されるように
なる。
【００１７】なお、このような第１のＮチャネル型ＭＯ
Ｓトランジスタ、第２のＮチャネル型ＭＯＳトランジス
タおよびＰチャネル型ＭＯＳトランジスタはそれぞれ素
子分離絶縁膜１０３で互いに絶縁分離されている。
Ｓトランジスタ、第２のＮチャネル型ＭＯＳトランジス
タおよびＰチャネル型ＭＯＳトランジスタはそれぞれ素
子分離絶縁膜１０３で互いに絶縁分離されている。
【００１８】
【発明が解決しようとする課題】このように、従来の技
術による半導体装置の製造方法では、複数種のＭＯＳト
ランジスタのゲート電極が、同一のフォトリソグラフィ
工程とドライエッチング工程とで形成される。
術による半導体装置の製造方法では、複数種のＭＯＳト
ランジスタのゲート電極が、同一のフォトリソグラフィ
工程とドライエッチング工程とで形成される。
【００１９】このために、半導体装置の周辺回路を構成
する上記の第１のＮチャネル型ＭＯＳトランジスタのソ
ース・ドレイン用のＮ型低濃度拡散層と、半導体装置の
内部回路あるいはメモリセルを構成する第２のＮチャネ
ル型ＭＯＳトランジスタのソース・ドレイン用のＮ型低
濃度拡散層とが同一構造に形成されるようになる。そし
て、この場合には、従来の技術で説明したようにスペー
サ絶縁膜を形成するエッチバック工程で、第２のＮチャ
ネル型ＭＯＳトランジスタの形成されている領域の素子
分離絶縁膜の膜厚が減少していく。また、このエッチバ
ックで第２のＮチャネル型ＭＯＳトランジスタのソース
・ドレイン用の拡散層表面にドライエッチングによる損
傷が生じる。
する上記の第１のＮチャネル型ＭＯＳトランジスタのソ
ース・ドレイン用のＮ型低濃度拡散層と、半導体装置の
内部回路あるいはメモリセルを構成する第２のＮチャネ
ル型ＭＯＳトランジスタのソース・ドレイン用のＮ型低
濃度拡散層とが同一構造に形成されるようになる。そし
て、この場合には、従来の技術で説明したようにスペー
サ絶縁膜を形成するエッチバック工程で、第２のＮチャ
ネル型ＭＯＳトランジスタの形成されている領域の素子
分離絶縁膜の膜厚が減少していく。また、このエッチバ
ックで第２のＮチャネル型ＭＯＳトランジスタのソース
・ドレイン用の拡散層表面にドライエッチングによる損
傷が生じる。
【００２０】この素子分離絶縁膜の膜厚減少はチャネル
性のリーク電流を増加させるようになる。また、拡散層
表面の損傷は拡散層のリーク電流を増加させるようにな
る。そして、これらのリーク電流により、メモリセルの
蓄積情報の保持時間が減少するようになり、メモリセル
部の機能が低下するようになる。ここで、周辺回路に使
用される第１のＮチャネル型ＭＯＳトランジスタは、こ
のようなリーク電流では全く問題とならない。
性のリーク電流を増加させるようになる。また、拡散層
表面の損傷は拡散層のリーク電流を増加させるようにな
る。そして、これらのリーク電流により、メモリセルの
蓄積情報の保持時間が減少するようになり、メモリセル
部の機能が低下するようになる。ここで、周辺回路に使
用される第１のＮチャネル型ＭＯＳトランジスタは、こ
のようなリーク電流では全く問題とならない。
【００２１】また、従来の技術のような方法で、第１の
Ｎチャネル型ＭＯＳトランジスタを高性能化するために
ソース・ドレイン用の拡散層をシリサイド化しようとす
ると、第２のＮチャネル型ＭＯＳトランジスタのソース
・ドレイン用の拡散層の表面もシリサイド化されてしま
う。しかし、この第２のＮチャネル型ＭＯＳトランジス
タのソース・ドレイン用の拡散層表面のシリサイド化も
拡散層のリーク電流を増加させるようになる。このため
に、従来の技術ではメモリデバイスとロジックデバイス
とを半導体チップに混載させることが困難になる。
Ｎチャネル型ＭＯＳトランジスタを高性能化するために
ソース・ドレイン用の拡散層をシリサイド化しようとす
ると、第２のＮチャネル型ＭＯＳトランジスタのソース
・ドレイン用の拡散層の表面もシリサイド化されてしま
う。しかし、この第２のＮチャネル型ＭＯＳトランジス
タのソース・ドレイン用の拡散層表面のシリサイド化も
拡散層のリーク電流を増加させるようになる。このため
に、従来の技術ではメモリデバイスとロジックデバイス
とを半導体チップに混載させることが困難になる。
【００２２】本発明の目的は、半導体装置の周辺回路と
内部回路あるいはメモリセルにそれぞれ使用されるＭＯ
Ｓトランジスタの機能を簡便な方法で最適化できる半導
体装置とその製造方法を提供することにある。
内部回路あるいはメモリセルにそれぞれ使用されるＭＯ
Ｓトランジスタの機能を簡便な方法で最適化できる半導
体装置とその製造方法を提供することにある。
【００２３】
【課題を解決するための手段】このために本発明の半導
体装置の製造方法は、半導体基板上に形成された異種の
Ｎチャネル型絶縁ゲート電界効果トランジスタを含んで
構成される半導体装置の製造方法であって、前記異種の
Ｎチャネル型絶縁ゲート電界効果トランジスタのうち第
１のＮチャネル型絶縁ゲート電界効果トランジスタのゲ
ート電極とソース・ドレイン用の拡散層とを初めに形成
した後、次に、第２のＮチャネル型絶縁ゲート電界効果
トランジスタのゲート電極とソース・ドレイン用の拡散
層とを形成するようになる。
体装置の製造方法は、半導体基板上に形成された異種の
Ｎチャネル型絶縁ゲート電界効果トランジスタを含んで
構成される半導体装置の製造方法であって、前記異種の
Ｎチャネル型絶縁ゲート電界効果トランジスタのうち第
１のＮチャネル型絶縁ゲート電界効果トランジスタのゲ
ート電極とソース・ドレイン用の拡散層とを初めに形成
した後、次に、第２のＮチャネル型絶縁ゲート電界効果
トランジスタのゲート電極とソース・ドレイン用の拡散
層とを形成するようになる。
【００２４】すなわち、本発明の半導体装置の製造方法
は、半導体基板上の活性領域にゲート絶縁膜を形成し前
記ゲート絶縁膜を被覆するようにポリシリコン膜を堆積
させる工程と、前記第１のＮチャネル型絶縁ゲート電界
効果トランジスタのゲート電極を形成すると共に前記第
２のＮチャネル型絶縁ゲート電界効果トランジスタある
いはＰチャネル型絶縁ゲート電界効果トランジスタの形
成領域には前記ポリシリコン膜が残存するように前記ポ
リシリコン膜をパターニングする工程と、前記第２のＮ
チャネル型絶縁ゲート電界効果トランジスタあるいはＰ
チャネル型絶縁ゲート電界効果トランジスタの形成領域
に残存するポリシリコン膜をマスクに不純物をイオン注
入すると共に前記ゲート電極の側壁にスペーサ絶縁膜を
形成しＬＤＤ構造であって前記第１のＮチャネル型絶縁
ゲート電界効果トランジスタのソース・ドレイン領域を
形成する工程とを含む。
は、半導体基板上の活性領域にゲート絶縁膜を形成し前
記ゲート絶縁膜を被覆するようにポリシリコン膜を堆積
させる工程と、前記第１のＮチャネル型絶縁ゲート電界
効果トランジスタのゲート電極を形成すると共に前記第
２のＮチャネル型絶縁ゲート電界効果トランジスタある
いはＰチャネル型絶縁ゲート電界効果トランジスタの形
成領域には前記ポリシリコン膜が残存するように前記ポ
リシリコン膜をパターニングする工程と、前記第２のＮ
チャネル型絶縁ゲート電界効果トランジスタあるいはＰ
チャネル型絶縁ゲート電界効果トランジスタの形成領域
に残存するポリシリコン膜をマスクに不純物をイオン注
入すると共に前記ゲート電極の側壁にスペーサ絶縁膜を
形成しＬＤＤ構造であって前記第１のＮチャネル型絶縁
ゲート電界効果トランジスタのソース・ドレイン領域を
形成する工程とを含む。
【００２５】あるいは、本発明の半導体装置の製造方法
は、半導体基板上の活性領域にゲート絶縁膜を形成し前
記ゲート絶縁膜を被覆するようにポリシリコン膜を堆積
させる工程と、前記第１のＮチャネル型絶縁ゲート電界
効果トランジスタのゲート電極を形成すると共に前記第
２のＮチャネル型絶縁ゲート電界効果トランジスタある
いはＰチャネル型絶縁ゲート電界効果トランジスタの形
成領域には前記ポリシリコン膜が残存するように前記ポ
リシリコン膜をパターニングする工程と、前記第２のＮ
チャネル型絶縁ゲート電界効果トランジスタあるいはＰ
チャネル型絶縁ゲート電界効果トランジスタの形成領域
に残存するポリシリコン膜をマスクに不純物をイオン注
入すると共に前記ゲート電極の側壁にスペーサ絶縁膜を
形成し前記第１のＮチャネル型絶縁ゲート電界効果トラ
ンジスタのソース・ドレイン用の拡散層を形成する工程
と、前記ゲート電極上、ソース・ドレイン用の拡散層上
および前記第２のＮチャネル型絶縁ゲート電界効果トラ
ンジスタあるいはＰチャネル型絶縁ゲート電界効果トラ
ンジスタの形成領域に残存するポリシリコン膜上に選択
的にシリサイド層を形成する工程とを含む。
は、半導体基板上の活性領域にゲート絶縁膜を形成し前
記ゲート絶縁膜を被覆するようにポリシリコン膜を堆積
させる工程と、前記第１のＮチャネル型絶縁ゲート電界
効果トランジスタのゲート電極を形成すると共に前記第
２のＮチャネル型絶縁ゲート電界効果トランジスタある
いはＰチャネル型絶縁ゲート電界効果トランジスタの形
成領域には前記ポリシリコン膜が残存するように前記ポ
リシリコン膜をパターニングする工程と、前記第２のＮ
チャネル型絶縁ゲート電界効果トランジスタあるいはＰ
チャネル型絶縁ゲート電界効果トランジスタの形成領域
に残存するポリシリコン膜をマスクに不純物をイオン注
入すると共に前記ゲート電極の側壁にスペーサ絶縁膜を
形成し前記第１のＮチャネル型絶縁ゲート電界効果トラ
ンジスタのソース・ドレイン用の拡散層を形成する工程
と、前記ゲート電極上、ソース・ドレイン用の拡散層上
および前記第２のＮチャネル型絶縁ゲート電界効果トラ
ンジスタあるいはＰチャネル型絶縁ゲート電界効果トラ
ンジスタの形成領域に残存するポリシリコン膜上に選択
的にシリサイド層を形成する工程とを含む。
【００２６】さらに、本発明の半導体装置の製造方法
は、前記第２のＮチャネル型絶縁ゲート電界効果トラン
ジスタあるいはＰチャネル型絶縁ゲート電界効果トラン
ジスタの形成領域に残存するポリシリコン膜あるいは該
ポリシリコン膜上のシリサイド層をパターニングし前記
第２のＮチャネル型絶縁ゲート電界効果トランジスタの
ゲート電極を形成する工程と、再度不純物をイオン注入
し前記第２のＮチャネル型絶縁ゲート電界効果トランジ
スタのソース・ドレイン用の拡散層を形成する工程を含
む。
は、前記第２のＮチャネル型絶縁ゲート電界効果トラン
ジスタあるいはＰチャネル型絶縁ゲート電界効果トラン
ジスタの形成領域に残存するポリシリコン膜あるいは該
ポリシリコン膜上のシリサイド層をパターニングし前記
第２のＮチャネル型絶縁ゲート電界効果トランジスタの
ゲート電極を形成する工程と、再度不純物をイオン注入
し前記第２のＮチャネル型絶縁ゲート電界効果トランジ
スタのソース・ドレイン用の拡散層を形成する工程を含
む。
【００２７】そして、本発明の半導体装置では、半導体
装置の周辺回路は上記ような第１のＮチャネル型絶縁ゲ
ート電界効果トランジスタで構成され、半導体装置の内
部回路あるいはメモリセルは上記の第２のＮチャネル型
絶縁ゲート電界効果トランジスタで構成されている。
装置の周辺回路は上記ような第１のＮチャネル型絶縁ゲ
ート電界効果トランジスタで構成され、半導体装置の内
部回路あるいはメモリセルは上記の第２のＮチャネル型
絶縁ゲート電界効果トランジスタで構成されている。
【００２８】以上のように本発明では、第１のＮチャネ
ル型絶縁ゲート電界効果トランジスタのゲート電極を形
成すると共に前記第２のＮチャネル型絶縁ゲート電界効
果トランジスタあるいはＰチャネル型絶縁ゲート電界効
果トランジスタの形成領域には前記ポリシリコン膜が残
存するように前記ポリシリコン膜をパターニングする。
そして、この第２のＮチャネル型絶縁ゲート電界効果ト
ランジスタあるいはＰチャネル型絶縁ゲート電界効果ト
ランジスタの形成領域に残存するポリシリコン膜が、第
１のＮチャネル型絶縁ゲート電界効果トランジスタのソ
ース・ドレイン領域を形成する工程において、前記第２
のＮチャネル型絶縁ゲート電界効果トランジスタあるい
はＰチャネル型絶縁ゲート電界効果トランジスタの形成
領域を保護することになる。なお、本発明における製造
工程でのフォトリソグラフィ工程数は、従来の技術で説
明した製造工程でのそれと変わらない。
ル型絶縁ゲート電界効果トランジスタのゲート電極を形
成すると共に前記第２のＮチャネル型絶縁ゲート電界効
果トランジスタあるいはＰチャネル型絶縁ゲート電界効
果トランジスタの形成領域には前記ポリシリコン膜が残
存するように前記ポリシリコン膜をパターニングする。
そして、この第２のＮチャネル型絶縁ゲート電界効果ト
ランジスタあるいはＰチャネル型絶縁ゲート電界効果ト
ランジスタの形成領域に残存するポリシリコン膜が、第
１のＮチャネル型絶縁ゲート電界効果トランジスタのソ
ース・ドレイン領域を形成する工程において、前記第２
のＮチャネル型絶縁ゲート電界効果トランジスタあるい
はＰチャネル型絶縁ゲート電界効果トランジスタの形成
領域を保護することになる。なお、本発明における製造
工程でのフォトリソグラフィ工程数は、従来の技術で説
明した製造工程でのそれと変わらない。
【００２９】このようにして、簡便な方法で、周辺回路
用には高性能の絶縁ゲート電界効果トランジスタが形成
され、内部回路あるいはメモリセル用にはリーク電流の
低い絶縁ゲート電界効果トランジスタが形成できるよう
になる。
用には高性能の絶縁ゲート電界効果トランジスタが形成
され、内部回路あるいはメモリセル用にはリーク電流の
低い絶縁ゲート電界効果トランジスタが形成できるよう
になる。
【００３０】
【発明の実施の形態】次に、本発明の第１の実施の形態
を図１乃至図３に基づいて説明する。これらの図は本発
明の半導体装置の製造方法を説明するための製造工程順
の断面図である。以下、本発明の製造方法が説明される
が、本発明の半導体装置の構造はこの説明の中で示され
る。
を図１乃至図３に基づいて説明する。これらの図は本発
明の半導体装置の製造方法を説明するための製造工程順
の断面図である。以下、本発明の製造方法が説明される
が、本発明の半導体装置の構造はこの説明の中で示され
る。
【００３１】図１（ａ）に示すように、従来の技術で説
明したのと同様に導電型がＰ型のシリコン基板１の所定
の領域に導電型がＮ型のＮウェル層２が形成される。そ
して、シリコン基板１の表面部に選択的に素子分離絶縁
膜３が形成される。
明したのと同様に導電型がＰ型のシリコン基板１の所定
の領域に導電型がＮ型のＮウェル層２が形成される。そ
して、シリコン基板１の表面部に選択的に素子分離絶縁
膜３が形成される。
【００３２】次に、シリコン基板１表面の活性領域にゲ
ート絶縁膜４が形成される。ここで、ゲート絶縁膜４は
膜厚が６ｎｍ程度のシリコン酸化膜あるいはシリコンオ
キシナイトライド膜である。そして、１×１０20原子／
ｃｍ3 程度のリン不純物を含むポリシリコン膜５が化学
気相成長（ＣＶＤ）法で堆積される。ここで、ポリシリ
コン膜５の膜厚は３００ｎｍ程度に設定される。
ート絶縁膜４が形成される。ここで、ゲート絶縁膜４は
膜厚が６ｎｍ程度のシリコン酸化膜あるいはシリコンオ
キシナイトライド膜である。そして、１×１０20原子／
ｃｍ3 程度のリン不純物を含むポリシリコン膜５が化学
気相成長（ＣＶＤ）法で堆積される。ここで、ポリシリ
コン膜５の膜厚は３００ｎｍ程度に設定される。
【００３３】次に、図１（ｂ）に示すようにレジストマ
スク６をエッチングマスクにしたドライエッチングでポ
リシリコン膜５が微細加工される。このようにして、初
めに、周辺回路用の第１のＮチャネル型ＭＯＳトランジ
スタのゲート電極７が形成される。その後、このレジス
トマスク６は除去される。
スク６をエッチングマスクにしたドライエッチングでポ
リシリコン膜５が微細加工される。このようにして、初
めに、周辺回路用の第１のＮチャネル型ＭＯＳトランジ
スタのゲート電極７が形成される。その後、このレジス
トマスク６は除去される。
【００３４】次に、図１（ｃ）に示すように全面にリン
イオン８がイオン注入される。ここで、イオン注入のエ
ネルギーは４０ｋｅＶ程度に、そしてドーズ量は１×１
０14イオン／ｃｍ2 程度にそれぞれ設定される。そし
て、熱処理が施され第１のＮ型低濃度拡散層９が形成さ
れる。
イオン８がイオン注入される。ここで、イオン注入のエ
ネルギーは４０ｋｅＶ程度に、そしてドーズ量は１×１
０14イオン／ｃｍ2 程度にそれぞれ設定される。そし
て、熱処理が施され第１のＮ型低濃度拡散層９が形成さ
れる。
【００３５】ここで、内部回路あるいはメモリセルを構
成するようになる第２のＮチャネル型ＭＯＳトランジス
タおよびＰチャネル型ＭＯＳトランジスタの領域はポリ
シリコン膜５ａで被覆される。このために、リンイオン
８はこのような領域には注入されないことになる。
成するようになる第２のＮチャネル型ＭＯＳトランジス
タおよびＰチャネル型ＭＯＳトランジスタの領域はポリ
シリコン膜５ａで被覆される。このために、リンイオン
８はこのような領域には注入されないことになる。
【００３６】次に、図２（ａ）に示すようにポリシリコ
ン膜５ａ、ゲート電極７等全面を被覆するようにスペー
サ用絶縁膜１０が堆積される。ここで、このスペーサ用
絶縁膜１０は膜厚１５０ｎｍ程度のシリコン酸化膜であ
る。
ン膜５ａ、ゲート電極７等全面を被覆するようにスペー
サ用絶縁膜１０が堆積される。ここで、このスペーサ用
絶縁膜１０は膜厚１５０ｎｍ程度のシリコン酸化膜であ
る。
【００３７】次に、従来の技術で説明したように、異方
性のドライエッチングによりスペーサ用絶縁膜１０がエ
ッチバックされる。ここで、ドライエッチングの反応ガ
スはＣ4 Ｆ8 とＣＯの混合ガスである。このようにし
て、図２（ｂ）に示すようにゲート電極７およびポリシ
リコン膜５ａの側壁にスペーサ絶縁膜１１および１１ａ
が形成される。なお、ここで内部回路あるいはメモりセ
ル領域の素子分離絶縁膜３はポリシリコン膜５ａで被覆
されている。このために、このエッチバックの工程でこ
の領域の素子分離絶縁膜３の表面は全くエッチングされ
ないことになる。
性のドライエッチングによりスペーサ用絶縁膜１０がエ
ッチバックされる。ここで、ドライエッチングの反応ガ
スはＣ4 Ｆ8 とＣＯの混合ガスである。このようにし
て、図２（ｂ）に示すようにゲート電極７およびポリシ
リコン膜５ａの側壁にスペーサ絶縁膜１１および１１ａ
が形成される。なお、ここで内部回路あるいはメモりセ
ル領域の素子分離絶縁膜３はポリシリコン膜５ａで被覆
されている。このために、このエッチバックの工程でこ
の領域の素子分離絶縁膜３の表面は全くエッチングされ
ないことになる。
【００３８】引き続いて、図２（ｃ）に示すように全面
にヒ素イオン１２がイオン注入される。そして、熱処理
が施される。ここで、注入エネルギーは７０ｋｅＶ程度
に、ドーズ量は５×１０15イオン／ｃｍ2 程度にそれぞ
れ設定される。このようにして、ゲート電極７とスペー
サ絶縁膜１１とにセルフアラインにしかも第１のＮ型低
濃度拡散層９の領域にＮ型高濃度拡散層１３が形成され
るようになる。
にヒ素イオン１２がイオン注入される。そして、熱処理
が施される。ここで、注入エネルギーは７０ｋｅＶ程度
に、ドーズ量は５×１０15イオン／ｃｍ2 程度にそれぞ
れ設定される。このようにして、ゲート電極７とスペー
サ絶縁膜１１とにセルフアラインにしかも第１のＮ型低
濃度拡散層９の領域にＮ型高濃度拡散層１３が形成され
るようになる。
【００３９】ここで、ポリシリコン膜５ａは、第２のＮ
チャネル型ＭＯＳトランジスタおよびＰチャネル型ＭＯ
Ｓトランジスタの領域にヒ素イオン１２が進入するのを
防止するようになる。
チャネル型ＭＯＳトランジスタおよびＰチャネル型ＭＯ
Ｓトランジスタの領域にヒ素イオン１２が進入するのを
防止するようになる。
【００４０】次に、図３（ａ）に示すようにレジストマ
スク１４をエッチングマスクにしたドライエッチングで
ポリシリコン膜５ａが微細加工される。このようにし
て、内部回路あるいはメモリセル用の第２のＮチャネル
型ＭＯＳトランジスタのゲート電極１５およびポリシリ
コン膜５ｂが形成される。次に、図３（ａ）に示すよう
に全面にヒ素イオン１６がイオン注入される。ここで、
イオン注入のエネルギーは５０ｋｅＶ程度に、そしてド
ーズ量は５×１０13イオン／ｃｍ2 程度にそれぞれ設定
される。そして、熱処理が施され第２のＮ型低濃度拡散
層１７が形成される。
スク１４をエッチングマスクにしたドライエッチングで
ポリシリコン膜５ａが微細加工される。このようにし
て、内部回路あるいはメモリセル用の第２のＮチャネル
型ＭＯＳトランジスタのゲート電極１５およびポリシリ
コン膜５ｂが形成される。次に、図３（ａ）に示すよう
に全面にヒ素イオン１６がイオン注入される。ここで、
イオン注入のエネルギーは５０ｋｅＶ程度に、そしてド
ーズ量は５×１０13イオン／ｃｍ2 程度にそれぞれ設定
される。そして、熱処理が施され第２のＮ型低濃度拡散
層１７が形成される。
【００４１】ここで、周辺回路を構成するようになる第
１のＮチャネル型ＭＯＳトランジスタおよびＰチャネル
型ＭＯＳトランジスタの領域はレジストマスク１４で被
覆される。このために、ヒ素イオン１６はこのような領
域には注入されないことになる。
１のＮチャネル型ＭＯＳトランジスタおよびＰチャネル
型ＭＯＳトランジスタの領域はレジストマスク１４で被
覆される。このために、ヒ素イオン１６はこのような領
域には注入されないことになる。
【００４２】次に、図３（ｂ）に示すようにレジストマ
スク１８が形成される。このレジストマスク１８をエッ
チングマスクにポリシリコン膜５ｂがドライエッチング
される。そして、Ｐチャネル型ＭＯＳトランジスタのゲ
ート電極１９が形成される。さらに、このレジストマス
ク１８をマスクにボロンイオン２０がイオン注入され
る。ここで、注入エネルギーは２０ｋｅＶ程度に、ドー
ズ量は１×１０15イオン／ｃｍ2 程度にそれぞれ設定さ
れる。このようにして、Ｎウェル２表面のゲート電極１
９にセルフアラインにＰ型高濃度拡散層２１が形成され
るそして、レジストマスク１８が除去される。以上のよ
うにして、図３（ｃ）に示すように、シリコン基板１上
に形成された第１のＮ型低濃度拡散層９とＮ型高濃度拡
散層１３とで構成されたＬＤＤ構造のソース・ドレイン
用の拡散層と、ゲート絶縁膜４、ゲート電極７およびス
ペーサ絶縁膜１１とを有する第１のＮチャネル型ＭＯＳ
トランジスタが形成される。そして、第２のＮ型低濃度
拡散層１７がソース・ドレイン用の拡散層となり、ゲー
ト絶縁膜４とゲート電極１５とを有する第２のＮチャネ
ル型ＭＯＳトランジスタが形成される。さらに、シリコ
ン基板１上のＮウェル２領域に形成されたＰ型高濃度拡
散層２１がソース・ドレイン用の拡散層であり、ゲート
絶縁膜４とゲート電極１９とを有するＰチャネル型ＭＯ
Ｓトランジスタが形成されるようになる。
スク１８が形成される。このレジストマスク１８をエッ
チングマスクにポリシリコン膜５ｂがドライエッチング
される。そして、Ｐチャネル型ＭＯＳトランジスタのゲ
ート電極１９が形成される。さらに、このレジストマス
ク１８をマスクにボロンイオン２０がイオン注入され
る。ここで、注入エネルギーは２０ｋｅＶ程度に、ドー
ズ量は１×１０15イオン／ｃｍ2 程度にそれぞれ設定さ
れる。このようにして、Ｎウェル２表面のゲート電極１
９にセルフアラインにＰ型高濃度拡散層２１が形成され
るそして、レジストマスク１８が除去される。以上のよ
うにして、図３（ｃ）に示すように、シリコン基板１上
に形成された第１のＮ型低濃度拡散層９とＮ型高濃度拡
散層１３とで構成されたＬＤＤ構造のソース・ドレイン
用の拡散層と、ゲート絶縁膜４、ゲート電極７およびス
ペーサ絶縁膜１１とを有する第１のＮチャネル型ＭＯＳ
トランジスタが形成される。そして、第２のＮ型低濃度
拡散層１７がソース・ドレイン用の拡散層となり、ゲー
ト絶縁膜４とゲート電極１５とを有する第２のＮチャネ
ル型ＭＯＳトランジスタが形成される。さらに、シリコ
ン基板１上のＮウェル２領域に形成されたＰ型高濃度拡
散層２１がソース・ドレイン用の拡散層であり、ゲート
絶縁膜４とゲート電極１９とを有するＰチャネル型ＭＯ
Ｓトランジスタが形成されるようになる。
【００４３】本発明の第１の実施の形態では、半導体装
置の周辺回路を構成するＭＯＳトランジスタすなわち第
１のＮチャネル型ＭＯＳトランジスタのゲート電極の側
壁にスペーサ絶縁膜１１が形成される工程で、内部回路
あるいはメモリセルの形成される領域はポリシリコン膜
５ａで被覆されている。このために、この領域の素子分
離絶縁膜表面のエッチバックによる膜減りは全く無くな
る。また、第１のＮチャネル型ＭＯＳトランジスタの第
１のＮ型低濃度拡散層９と第２のＮチャネル型ＭＯＳト
ランジスタの第２のＮ型低濃度拡散層１７とは独立に形
成される。このために、第２のＮ型低濃度拡散層１７の
不純物種類を変えたり、その不純物濃度を第１のＮ型低
濃度拡散層のそれより低くすることが可能になる。
置の周辺回路を構成するＭＯＳトランジスタすなわち第
１のＮチャネル型ＭＯＳトランジスタのゲート電極の側
壁にスペーサ絶縁膜１１が形成される工程で、内部回路
あるいはメモリセルの形成される領域はポリシリコン膜
５ａで被覆されている。このために、この領域の素子分
離絶縁膜表面のエッチバックによる膜減りは全く無くな
る。また、第１のＮチャネル型ＭＯＳトランジスタの第
１のＮ型低濃度拡散層９と第２のＮチャネル型ＭＯＳト
ランジスタの第２のＮ型低濃度拡散層１７とは独立に形
成される。このために、第２のＮ型低濃度拡散層１７の
不純物種類を変えたり、その不純物濃度を第１のＮ型低
濃度拡散層のそれより低くすることが可能になる。
【００４４】このために、周辺回路用の高性能なたとえ
ばホットエレクトロン耐性の高いＭＯＳトランジスタの
製造と、内部回路あるいはメモリセル用の高機能たとえ
ばリーク電流の低いＭＯＳトランジスタの製造との両立
が容易になる。なお、この実施の形態でのフォトリソグ
ラフィ工程数は、従来の技術で説明した製造工程でのそ
れと変わらない。
ばホットエレクトロン耐性の高いＭＯＳトランジスタの
製造と、内部回路あるいはメモリセル用の高機能たとえ
ばリーク電流の低いＭＯＳトランジスタの製造との両立
が容易になる。なお、この実施の形態でのフォトリソグ
ラフィ工程数は、従来の技術で説明した製造工程でのそ
れと変わらない。
【００４５】次に、本発明の第２の実施の形態を図４に
基づいて説明する。図４は本発明の半導体装置を説明す
るための製造工程順の断面図である。以下、本発明の製
造方法が説明されるが、本発明の半導体装置の構造はこ
の説明の中で示される。なお、この第２の実施例は、本
発明をＭＯＳトランジスタのシリサイド化に適用する場
合である。ここで、第１の実施の形態で説明したものと
同一のものは同一の符号で示される。
基づいて説明する。図４は本発明の半導体装置を説明す
るための製造工程順の断面図である。以下、本発明の製
造方法が説明されるが、本発明の半導体装置の構造はこ
の説明の中で示される。なお、この第２の実施例は、本
発明をＭＯＳトランジスタのシリサイド化に適用する場
合である。ここで、第１の実施の形態で説明したものと
同一のものは同一の符号で示される。
【００４６】本発明の半導体装置は、第１の実施の形態
の図２（ｃ）の工程までは同様に形成されるのでその工
程の説明は省略される。
の図２（ｃ）の工程までは同様に形成されるのでその工
程の説明は省略される。
【００４７】続いて、全面に高融点金属膜が形成され熱
処理が施されて、図４（ａ）に示すように、ゲート電極
７上、第１のＮ型低濃度拡散層９およびＮ型高濃度拡散
層１３上さらにはポリシリコン膜５ａ上がシリサイド化
される。このようにして、ゲート電極７上にゲートシリ
サイド層２２が、第１のＮ型低濃度拡散層９およびＮ型
高濃度拡散層１３上にソース・ドレインシリサイド層２
３が形成される。また、同時にポリシリコン膜５ａ上に
シリサイド膜２４が形成される。ここで、このようなシ
リサイド材料としてチタンが用いられる。
処理が施されて、図４（ａ）に示すように、ゲート電極
７上、第１のＮ型低濃度拡散層９およびＮ型高濃度拡散
層１３上さらにはポリシリコン膜５ａ上がシリサイド化
される。このようにして、ゲート電極７上にゲートシリ
サイド層２２が、第１のＮ型低濃度拡散層９およびＮ型
高濃度拡散層１３上にソース・ドレインシリサイド層２
３が形成される。また、同時にポリシリコン膜５ａ上に
シリサイド膜２４が形成される。ここで、このようなシ
リサイド材料としてチタンが用いられる。
【００４８】次に、第１の実施の形態で説明したのと同
様にして、図４（ｂ）に示すようにレジストマスク１４
をエッチングマスクにしたドライエッチングがなされ
る。このドライエッチングでは、シリサイド膜２４およ
びポリシリコン膜５ａが順に微細加工される。このよう
にして、内部回路あるいはメモリセル用の第２のＮチャ
ネル型ＭＯＳトランジスタのゲート電極１５およびゲー
トシリサイド層２５が形成される。また、同時にポリシ
リコン膜５ｂおよびシリサイド膜２４ａが形成される。
そして、全面にヒ素イオン１６がイオン注入される。こ
こで、イオン注入のエネルギーは５０ｋｅＶ程度に、そ
してドーズ量は１×１０13イオン／ｃｍ2程度にそれぞ
れ設定される。そして、熱処理が施され第２のＮ型低濃
度拡散層１７が形成される。
様にして、図４（ｂ）に示すようにレジストマスク１４
をエッチングマスクにしたドライエッチングがなされ
る。このドライエッチングでは、シリサイド膜２４およ
びポリシリコン膜５ａが順に微細加工される。このよう
にして、内部回路あるいはメモリセル用の第２のＮチャ
ネル型ＭＯＳトランジスタのゲート電極１５およびゲー
トシリサイド層２５が形成される。また、同時にポリシ
リコン膜５ｂおよびシリサイド膜２４ａが形成される。
そして、全面にヒ素イオン１６がイオン注入される。こ
こで、イオン注入のエネルギーは５０ｋｅＶ程度に、そ
してドーズ量は１×１０13イオン／ｃｍ2程度にそれぞ
れ設定される。そして、熱処理が施され第２のＮ型低濃
度拡散層１７が形成される。
【００４９】次に、図４（ｃ）に示すようにレジストマ
スク１８が形成される。このレジストマスク１８をエッ
チングマスクにポリシリコン膜５ｂとシリサイド膜２４
ａがドライエッチングされる。そして、Ｐチャネル型Ｍ
ＯＳトランジスタのゲート電極１９とゲートシリサイド
層２６とが形成される。
スク１８が形成される。このレジストマスク１８をエッ
チングマスクにポリシリコン膜５ｂとシリサイド膜２４
ａがドライエッチングされる。そして、Ｐチャネル型Ｍ
ＯＳトランジスタのゲート電極１９とゲートシリサイド
層２６とが形成される。
【００５０】さらに、このレジストマスク１８をマスク
にボロンイオン２０がイオン注入される。ここで、注入
エネルギーは２０ｋｅＶ程度に、ドーズ量は１×１０15
イオン／ｃｍ2 程度にそれぞれ設定される。このように
して、Ｐ型高濃度拡散層２１が形成されるようになる。
にボロンイオン２０がイオン注入される。ここで、注入
エネルギーは２０ｋｅＶ程度に、ドーズ量は１×１０15
イオン／ｃｍ2 程度にそれぞれ設定される。このように
して、Ｐ型高濃度拡散層２１が形成されるようになる。
【００５１】以上のようにして、図４（ｄ）に示すよう
に、シリコン基板１上に形成された第１のＮ型低濃度拡
散層９とＮ型高濃度拡散層１３とで構成されたＬＤＤ構
造のソース・ドレイン用の拡散層とソース・ドレインシ
リサイド層２３、ゲート絶縁膜４、ゲート電極７および
ゲートシリサイド層２２とを有する第１のＮチャネル型
ＭＯＳトランジスタが形成される。
に、シリコン基板１上に形成された第１のＮ型低濃度拡
散層９とＮ型高濃度拡散層１３とで構成されたＬＤＤ構
造のソース・ドレイン用の拡散層とソース・ドレインシ
リサイド層２３、ゲート絶縁膜４、ゲート電極７および
ゲートシリサイド層２２とを有する第１のＮチャネル型
ＭＯＳトランジスタが形成される。
【００５２】また、第２のＮ型低濃度拡散層１７がソー
ス・ドレイン用の拡散層となり、ゲート絶縁膜４、ゲー
ト電極１５およびゲートシリサイド層２５を有する第２
のＮチャネル型ＭＯＳトランジスタが形成される。さら
に、シリコン基板１上のＮウェル２領域に形成されたＰ
型高濃度拡散層２１がソース・ドレイン用の拡散層とな
り、ゲート絶縁膜４、ゲート電極１９およびゲートシリ
サイド層２６を有するＰチャネル型ＭＯＳトランジスタ
が形成されるようになる。
ス・ドレイン用の拡散層となり、ゲート絶縁膜４、ゲー
ト電極１５およびゲートシリサイド層２５を有する第２
のＮチャネル型ＭＯＳトランジスタが形成される。さら
に、シリコン基板１上のＮウェル２領域に形成されたＰ
型高濃度拡散層２１がソース・ドレイン用の拡散層とな
り、ゲート絶縁膜４、ゲート電極１９およびゲートシリ
サイド層２６を有するＰチャネル型ＭＯＳトランジスタ
が形成されるようになる。
【００５３】本発明の第２の実施の形態では、半導体装
置の周辺回路を構成するＭＯＳトランジスタすなわち第
１のＮチャネル型ＭＯＳトランジスタのゲート電極およ
びにソース・ドレイン拡散層上にシリサイド層が、他の
種類のＭＯＳトランジスタとは独立に形成される。
置の周辺回路を構成するＭＯＳトランジスタすなわち第
１のＮチャネル型ＭＯＳトランジスタのゲート電極およ
びにソース・ドレイン拡散層上にシリサイド層が、他の
種類のＭＯＳトランジスタとは独立に形成される。
【００５４】このために、スペーサ絶縁膜１１が形成さ
れる工程で、内部回路あるいはメモリセルの形成される
領域はポリシリコン膜５ａで被覆される。そして、この
領域の素子分離絶縁膜表面のエッチバックによる膜減り
は全く無くなる。また、第１のＮチャネル型ＭＯＳトラ
ンジスタの第１のＮ型低濃度拡散層９と第２のＮチャネ
ル型ＭＯＳトランジスタの第２のＮ型低濃度拡散層１７
とは独立に形成される。このために、第２のＮ型低濃度
拡散層１７の不純物種類を変えたり、その不純物濃度を
第１のＮ型低濃度拡散層のそれより低くすることが可能
になる。
れる工程で、内部回路あるいはメモリセルの形成される
領域はポリシリコン膜５ａで被覆される。そして、この
領域の素子分離絶縁膜表面のエッチバックによる膜減り
は全く無くなる。また、第１のＮチャネル型ＭＯＳトラ
ンジスタの第１のＮ型低濃度拡散層９と第２のＮチャネ
ル型ＭＯＳトランジスタの第２のＮ型低濃度拡散層１７
とは独立に形成される。このために、第２のＮ型低濃度
拡散層１７の不純物種類を変えたり、その不純物濃度を
第１のＮ型低濃度拡散層のそれより低くすることが可能
になる。
【００５５】このようにして、周辺回路用のＭＯＳトラ
ンジスタは高速化されより高性能化される。そして、内
部回路あるいはメモリセル用のＭＯＳトランジスタは、
リーク電流の低いＭＯＳトランジスタとなる。
ンジスタは高速化されより高性能化される。そして、内
部回路あるいはメモリセル用のＭＯＳトランジスタは、
リーク電流の低いＭＯＳトランジスタとなる。
【００５６】以上に説明した実施の形態では、第２のＮ
チャネル型ＭＯＳトランジスタの形成後にＰチャネル型
ＭＯＳトランジスタが形成される場合が示されている。
しかし本発明はこれに限定されるものでなく、Ｐチャネ
ル型ＭＯＳトランジスタの形成後に第２のＮチャネル型
ＭＯＳトランジスタが形成されてもよいことに言及して
おく。
チャネル型ＭＯＳトランジスタの形成後にＰチャネル型
ＭＯＳトランジスタが形成される場合が示されている。
しかし本発明はこれに限定されるものでなく、Ｐチャネ
ル型ＭＯＳトランジスタの形成後に第２のＮチャネル型
ＭＯＳトランジスタが形成されてもよいことに言及して
おく。
【００５７】また、本発明は、互いに構造の異なるＮチ
ャネル型ＭＯＳトランジスタで構成される半導体装置に
も同様に適用できるものである。
ャネル型ＭＯＳトランジスタで構成される半導体装置に
も同様に適用できるものである。
【００５８】
【発明の効果】以上に説明したように、本発明では、半
導体基板上に異種のＮチャネル型ＭＯＳトランジスタを
形成する場合に、異種のＮチャネル型ＭＯＳトランジス
タのうち第１のＮチャネル型ＭＯＳトランジスタのゲー
ト電極とソース・ドレイン用の拡散層とを初めに形成し
た後、次に、第２のＮチャネル型ＭＯＳトランジスタの
ゲート電極とソース・ドレイン用の拡散層とを形成す
る。
導体基板上に異種のＮチャネル型ＭＯＳトランジスタを
形成する場合に、異種のＮチャネル型ＭＯＳトランジス
タのうち第１のＮチャネル型ＭＯＳトランジスタのゲー
ト電極とソース・ドレイン用の拡散層とを初めに形成し
た後、次に、第２のＮチャネル型ＭＯＳトランジスタの
ゲート電極とソース・ドレイン用の拡散層とを形成す
る。
【００５９】具体的には、半導体基板上の活性領域にゲ
ート絶縁膜を形成し前記ゲート絶縁膜を被覆するように
ポリシリコン膜を堆積させる。次に、第１のＮチャネル
型ＭＯＳトランジスタのゲート電極を形成すると共に前
記第２のＮチャネル型ＭＯＳトランジスタあるいはＰチ
ャネル型ＭＯＳトランジスタの形成領域には前記ポリシ
リコン膜が残存するように前記ポリシリコン膜をパター
ニングする。そして、第２のＮチャネル型ＭＯＳトラン
ジスタあるいはＰチャネル型ＭＯＳトランジスタの形成
領域に残存するポリシリコン膜をマスクに不純物のイオ
ン注入あるいはシリサイド化を行い第１のＮチャネル型
ＭＯＳトランジスタのソース・ドレイン領域を形成す
る。
ート絶縁膜を形成し前記ゲート絶縁膜を被覆するように
ポリシリコン膜を堆積させる。次に、第１のＮチャネル
型ＭＯＳトランジスタのゲート電極を形成すると共に前
記第２のＮチャネル型ＭＯＳトランジスタあるいはＰチ
ャネル型ＭＯＳトランジスタの形成領域には前記ポリシ
リコン膜が残存するように前記ポリシリコン膜をパター
ニングする。そして、第２のＮチャネル型ＭＯＳトラン
ジスタあるいはＰチャネル型ＭＯＳトランジスタの形成
領域に残存するポリシリコン膜をマスクに不純物のイオ
ン注入あるいはシリサイド化を行い第１のＮチャネル型
ＭＯＳトランジスタのソース・ドレイン領域を形成す
る。
【００６０】そして、半導体装置の周辺回路を構成する
ＭＯＳトランジスタを第１のＮチャネル型ＭＯＳトラン
ジスタで形成し、半導体装置の内部回路あるいはメモリ
セルを構成するＭＯＳトランジスタを第２のＮチャネル
型ＭＯＳトランジスタでそれぞれ独立に形成する。
ＭＯＳトランジスタを第１のＮチャネル型ＭＯＳトラン
ジスタで形成し、半導体装置の内部回路あるいはメモリ
セルを構成するＭＯＳトランジスタを第２のＮチャネル
型ＭＯＳトランジスタでそれぞれ独立に形成する。
【００６１】このようにすることで、周辺回路を構成す
るＭＯＳトランジスタは容易に高性能化すると共に、内
部回路特にメモリセルを構成するＭＯＳトランジスタの
リーク電流は大幅に低減するようになる。そして、メモ
リセルの蓄積情報の保持時間が大幅に増大するようにな
る。
るＭＯＳトランジスタは容易に高性能化すると共に、内
部回路特にメモリセルを構成するＭＯＳトランジスタの
リーク電流は大幅に低減するようになる。そして、メモ
リセルの蓄積情報の保持時間が大幅に増大するようにな
る。
【００６２】また、本発明では、半導体装置の周辺回路
を構成するＭＯＳトランジスタは内部回路あるいはメモ
リセルを構成するＭＯＳトランジスタとは独立にサリサ
イド化できる。このように、本発明では、メモリデバイ
スとロジックデバイスとを半導体チップに混載させるこ
とが容易になる。
を構成するＭＯＳトランジスタは内部回路あるいはメモ
リセルを構成するＭＯＳトランジスタとは独立にサリサ
イド化できる。このように、本発明では、メモリデバイ
スとロジックデバイスとを半導体チップに混載させるこ
とが容易になる。
【００６３】このように、本発明によりメモリデバイス
とロジックデバイスとを半導体チップに混載させること
が非常に簡便になり、新しい機能を有するシステムＬＳ
Ｉの開発が促進されるようになる。
とロジックデバイスとを半導体チップに混載させること
が非常に簡便になり、新しい機能を有するシステムＬＳ
Ｉの開発が促進されるようになる。
【図１】本発明の第１の実施の形態を説明するための半
導体装置の製造工程順の断面図である。
導体装置の製造工程順の断面図である。
【図２】本発明の第１の実施の形態を説明するための半
導体装置の製造工程順の断面図である。
導体装置の製造工程順の断面図である。
【図３】本発明の第１の実施の形態を説明するための半
導体装置の製造工程順の断面図である。
導体装置の製造工程順の断面図である。
【図４】本発明の第２の実施の形態を説明するための製
造工程順の断面図である。
造工程順の断面図である。
【図５】従来の技術を説明するための半導体装置の製造
工程順の断面図である。
工程順の断面図である。
【図６】従来の技術を説明するための半導体装置の製造
工程順の断面図である。
工程順の断面図である。
１，１０１ シリコン基板 ２，１０２ Ｎウェル ３，１０３ 素子分離絶縁膜 ４，１０４ ゲート絶縁膜 ５，５ａ，５ｂ ポリシリコン膜 ６，１４，１８，１０５，１１３，１１６ レジスト
マスク ７，１５，１９，１０６，１０７，１０８ ゲート電
極 ８，１０９ リンイオン ９ 第１のＮ型低濃度拡散層 １０，１１１ スペーサ用絶縁膜 １１，１１ａ，１１２ スペーサ絶縁膜 １２，１６，１１４ ヒ素イオン １３，１１５ Ｎ型高濃度拡散層 １７ 第２のＮ型低濃度拡散層 ２０，１１７ ボロンイオン ２１，１１８，１１８ａ Ｐ型高濃度拡散層 ２２，２５，２６ ゲートシリサイド層 ２３ ソース・ドレインシリサイド層 ２４，２４ａ シリサイド膜 １１０ Ｎ型低濃度拡散層
マスク ７，１５，１９，１０６，１０７，１０８ ゲート電
極 ８，１０９ リンイオン ９ 第１のＮ型低濃度拡散層 １０，１１１ スペーサ用絶縁膜 １１，１１ａ，１１２ スペーサ絶縁膜 １２，１６，１１４ ヒ素イオン １３，１１５ Ｎ型高濃度拡散層 １７ 第２のＮ型低濃度拡散層 ２０，１１７ ボロンイオン ２１，１１８，１１８ａ Ｐ型高濃度拡散層 ２２，２５，２６ ゲートシリサイド層 ２３ ソース・ドレインシリサイド層 ２４，２４ａ シリサイド膜 １１０ Ｎ型低濃度拡散層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/78 21/336
Claims (5)
- 【請求項１】 半導体基板上に形成された異種のＮチャ
ネル型絶縁ゲート電界効果トランジスタを含んで構成さ
れる半導体装置の製造方法であって、前記異種のＮチャ
ネル型絶縁ゲート電界効果トランジスタのうち第１のＮ
チャネル型絶縁ゲート電界効果トランジスタのゲート電
極とソース・ドレイン用の拡散層とを初めに形成した
後、次に、第２のＮチャネル型絶縁ゲート電界効果トラ
ンジスタのゲート電極とソース・ドレイン用の拡散層と
を形成することを特徴とする半導体装置の製造方法。 - 【請求項２】 半導体基板上の活性領域にゲート絶縁膜
を形成し前記ゲート絶縁膜を被覆するようにポリシリコ
ン膜を堆積させる工程と、前記第１のＮチャネル型絶縁
ゲート電界効果トランジスタのゲート電極を形成すると
共に前記第２のＮチャネル型絶縁ゲート電界効果トラン
ジスタあるいはＰチャネル型絶縁ゲート電界効果トラン
ジスタの形成領域には前記ポリシリコン膜が残存するよ
うに前記ポリシリコン膜をパターニングする工程と、前
記第２のＮチャネル型絶縁ゲート電界効果トランジスタ
あるいはＰチャネル型絶縁ゲート電界効果トランジスタ
の形成領域に残存するポリシリコン膜をマスクに不純物
をイオン注入すると共に前記ゲート電極の側壁にスペー
サ絶縁膜を形成しＬＤＤ構造であって前記第１のＮチャ
ネル型絶縁ゲート電界効果トランジスタのソース・ドレ
イン領域を形成する工程と、を含むことを特徴とする請
求項１記載の半導体装置の製造方法。 - 【請求項３】 半導体基板上の活性領域にゲート絶縁膜
を形成し前記ゲート絶縁膜を被覆するようにポリシリコ
ン膜を堆積させる工程と、前記第１のＮチャネル型絶縁
ゲート電界効果トランジスタのゲート電極を形成すると
共に前記第２のＮチャネル型絶縁ゲート電界効果トラン
ジスタあるいはＰチャネル型絶縁ゲート電界効果トラン
ジスタの形成領域には前記ポリシリコン膜が残存するよ
うに前記ポリシリコン膜をパターニングする工程と、前
記第２のＮチャネル型絶縁ゲート電界効果トランジスタ
あるいはＰチャネル型絶縁ゲート電界効果トランジスタ
の形成領域に残存するポリシリコン膜をマスクに不純物
をイオン注入すると共に前記ゲート電極の側壁にスペー
サ絶縁膜を形成し前記第１のＮチャネル型絶縁ゲート電
界効果トランジスタのソース・ドレイン用の拡散層を形
成する工程と、前記ゲート電極上、ソース・ドレイン用
の拡散層上および前記第２のＮチャネル型絶縁ゲート電
界効果トランジスタあるいはＰチャネル型絶縁ゲート電
界効果トランジスタの形成領域に残存するポリシリコン
膜上に選択的にシリサイド層を形成する工程と、を含む
ことを特徴とする請求項１記載の半導体装置の製造方
法。 - 【請求項４】 前記第２のＮチャネル型絶縁ゲート電界
効果トランジスタあるいはＰチャネル型絶縁ゲート電界
効果トランジスタの形成領域に残存するポリシリコン膜
あるいは該ポリシリコン膜上のシリサイド層をパターニ
ングし前記第２のＮチャネル型絶縁ゲート電界効果トラ
ンジスタのゲート電極を形成する工程と、再度不純物を
イオン注入し前記第２のＮチャネル型絶縁ゲート電界効
果トランジスタのソース・ドレイン用の拡散層を形成す
る工程を含むことを特徴とする請求項１、請求項２また
は請求項３記載の半導体装置の製造方法。 - 【請求項５】 半導体装置の周辺回路が、請求項１、請
求項２あるいは請求項３記載の第１のＮチャネル型絶縁
ゲート電界効果トランジスタで構成され、半導体装置の
内部回路が、請求項４記載の第２のＮチャネル型絶縁ゲ
ート電界効果トランジスタで構成されていることを特徴
とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9080834A JPH10275865A (ja) | 1997-03-31 | 1997-03-31 | 半導体装置およびその製造方法 |
| KR1019980011243A KR100264762B1 (ko) | 1997-03-31 | 1998-03-31 | Mos 트랜지스터 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9080834A JPH10275865A (ja) | 1997-03-31 | 1997-03-31 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10275865A true JPH10275865A (ja) | 1998-10-13 |
Family
ID=13729427
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9080834A Pending JPH10275865A (ja) | 1997-03-31 | 1997-03-31 | 半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH10275865A (ja) |
| KR (1) | KR100264762B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100408729B1 (ko) * | 1999-12-30 | 2003-12-11 | 주식회사 하이닉스반도체 | 트랜지스터의 제조 방법 |
| KR100944858B1 (ko) | 2006-03-22 | 2010-03-04 | 닛산 지도우샤 가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
-
1997
- 1997-03-31 JP JP9080834A patent/JPH10275865A/ja active Pending
-
1998
- 1998-03-31 KR KR1019980011243A patent/KR100264762B1/ko not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100408729B1 (ko) * | 1999-12-30 | 2003-12-11 | 주식회사 하이닉스반도체 | 트랜지스터의 제조 방법 |
| KR100944858B1 (ko) | 2006-03-22 | 2010-03-04 | 닛산 지도우샤 가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980080938A (ko) | 1998-11-25 |
| KR100264762B1 (ko) | 2000-09-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19991124 |