JPH10275913A - 半導体装置、半導体装置の製造方法及び薄膜トランジスタの製造方法 - Google Patents
半導体装置、半導体装置の製造方法及び薄膜トランジスタの製造方法Info
- Publication number
- JPH10275913A JPH10275913A JP9078317A JP7831797A JPH10275913A JP H10275913 A JPH10275913 A JP H10275913A JP 9078317 A JP9078317 A JP 9078317A JP 7831797 A JP7831797 A JP 7831797A JP H10275913 A JPH10275913 A JP H10275913A
- Authority
- JP
- Japan
- Prior art keywords
- film
- hydrogen
- annealing
- forming
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
- H10D30/0312—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes
- H10D30/0316—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes of lateral bottom-gate TFTs comprising only a single gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
- H10D30/0321—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
- H10D30/6713—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes
- H10D30/6715—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes characterised by the doping profiles, e.g. having lightly-doped source or drain extensions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6757—Thin-film transistors [TFT] characterised by the structure of the channel, e.g. transverse or longitudinal shape or doping profile
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/01—Manufacture or treatment
- H10D86/021—Manufacture or treatment of multiple TFTs
- H10D86/0221—Manufacture or treatment of multiple TFTs comprising manufacture, treatment or patterning of TFT semiconductor bodies
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
- H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
- H10P14/38—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials characterised by treatments done after the formation of the materials
- H10P14/3802—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
- H10P14/3808—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
- H10P14/63—Formation of materials, e.g. in the shape of layers or pillars of insulating materials characterised by the formation processes
- H10P14/6326—Deposition processes
- H10P14/6328—Deposition from the gas or vapour phase
- H10P14/6334—Deposition from the gas or vapour phase using decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
- H10P14/69—Inorganic materials
- H10P14/694—Inorganic materials composed of nitrides
- H10P14/6943—Inorganic materials composed of nitrides containing silicon
- H10P14/69433—Inorganic materials composed of nitrides containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
Landscapes
- Thin Film Transistor (AREA)
- Liquid Crystal (AREA)
Abstract
(57)【要約】
【課題】 半導体層のダングリングボンドを水素にてタ
ーミネイトする際、水素が過剰となることを防ぎ、電気
特性を向上させる。 【解決手段】 ａ−Ｓｉを結晶化する前に、結晶化を妨
げることを防ぐ目的も兼ねてだつ水素アニールを行い、
ｐ−Ｓｉ13中の水素濃度を５×１０の２０乗ａｔｍ／ｃ
ｃ以下としておく。更に、ｐ−Ｓｉ13を覆ってプラズマ
窒化膜からなる層間絶縁膜15を形成した状態で、窒素雰
囲気中にて、４００℃、２時間のアニールを行う。ｐ−
Ｓｉ13のダングリングボンドに水素が効率的にターミネ
イトされ、水素が過剰となることなく、電気特性が向上
する。
ーミネイトする際、水素が過剰となることを防ぎ、電気
特性を向上させる。 【解決手段】 ａ−Ｓｉを結晶化する前に、結晶化を妨
げることを防ぐ目的も兼ねてだつ水素アニールを行い、
ｐ−Ｓｉ13中の水素濃度を５×１０の２０乗ａｔｍ／ｃ
ｃ以下としておく。更に、ｐ−Ｓｉ13を覆ってプラズマ
窒化膜からなる層間絶縁膜15を形成した状態で、窒素雰
囲気中にて、４００℃、２時間のアニールを行う。ｐ−
Ｓｉ13のダングリングボンドに水素が効率的にターミネ
イトされ、水素が過剰となることなく、電気特性が向上
する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置、特
に、液晶表示装置（ＬＣＤ：liquid crystaldisplay）
であって、多結晶半導体層を用いた薄膜トランジスタ
（ＴＦＴ：thinfilm transistor）を表示部及び周辺部
に形成した周辺駆動回路一体型ＬＣＤの製造方法に関す
る。
に、液晶表示装置（ＬＣＤ：liquid crystaldisplay）
であって、多結晶半導体層を用いた薄膜トランジスタ
（ＴＦＴ：thinfilm transistor）を表示部及び周辺部
に形成した周辺駆動回路一体型ＬＣＤの製造方法に関す
る。
【０００２】
【従来の技術】近年、ＬＣＤは、小型、薄型、低消費電
力などの利点から、ＯＡ機器、ＡＶ機器等の分野で実用
化が進められており、特に、各画素に画像情報の書き換
えタイミングを制御するスイッチング素子としてＴＦＴ
を配置したアクティブマトリクス型は、大画面、高精細
の動画表示が可能となるため、各種テレビジョン、パー
ソナルコンピュータなどのディスプレイに用いられてい
る。
力などの利点から、ＯＡ機器、ＡＶ機器等の分野で実用
化が進められており、特に、各画素に画像情報の書き換
えタイミングを制御するスイッチング素子としてＴＦＴ
を配置したアクティブマトリクス型は、大画面、高精細
の動画表示が可能となるため、各種テレビジョン、パー
ソナルコンピュータなどのディスプレイに用いられてい
る。
【０００３】ＴＦＴは、絶縁性の基板上に金属層ととも
に半導体層を所定形状に形成することにより得られる電
界効果型トランジスタ（ＦＥＴ：field effect transis
tor）である。アクティブマトリクス型ＬＣＤにおいて
は、ＴＦＴは、液晶を挟んだ一対の基板間に形成され
た、液晶を駆動する画素である各キャパシタの一方の電
極に接続されている。
に半導体層を所定形状に形成することにより得られる電
界効果型トランジスタ（ＦＥＴ：field effect transis
tor）である。アクティブマトリクス型ＬＣＤにおいて
は、ＴＦＴは、液晶を挟んだ一対の基板間に形成され
た、液晶を駆動する画素である各キャパシタの一方の電
極に接続されている。
【０００４】特に、半導体層として、それまで多用され
てきた非晶質シリコン（ａ−Ｓｉ）に代わって、多結晶
シリコン（ｐ−Ｓｉ）を用いたＬＣＤが開発され、ｐ−
Ｓｉの結晶粒（グレイン）の形成あるいは成長のために
レーザービーム照射を用いたアニールが行われている。
一般に、ｐ−Ｓｉはａ−Ｓｉに比べて移動度が高く、Ｔ
ＦＴが小型化され、高開口率及び高精細化が実現され
る。また、ゲートセルフアライン構造による微細化、寄
生容量の縮小による高速化が達成されるため、ｎ−ｃｈ
ＴＦＴとｐ−ｃｈＴＦＴの電気的相補結線構造即ちＣＭ
ＯＳを形成することにより、高速駆動回路を構成するこ
とができる。このため、駆動回路部を同一基板上に表示
画素部と一体形成することにより、製造コストの削減、
ＬＣＤモジュールの小型化が実現される。
てきた非晶質シリコン（ａ−Ｓｉ）に代わって、多結晶
シリコン（ｐ−Ｓｉ）を用いたＬＣＤが開発され、ｐ−
Ｓｉの結晶粒（グレイン）の形成あるいは成長のために
レーザービーム照射を用いたアニールが行われている。
一般に、ｐ−Ｓｉはａ−Ｓｉに比べて移動度が高く、Ｔ
ＦＴが小型化され、高開口率及び高精細化が実現され
る。また、ゲートセルフアライン構造による微細化、寄
生容量の縮小による高速化が達成されるため、ｎ−ｃｈ
ＴＦＴとｐ−ｃｈＴＦＴの電気的相補結線構造即ちＣＭ
ＯＳを形成することにより、高速駆動回路を構成するこ
とができる。このため、駆動回路部を同一基板上に表示
画素部と一体形成することにより、製造コストの削減、
ＬＣＤモジュールの小型化が実現される。
【０００５】絶縁性基板上へのｐ−Ｓｉの成膜方法とし
ては、低温で生成したａ−Ｓｉを高温でアニールするこ
とによる再結晶化、あるいは、高温での固相成長法等が
あるが、いずれの場合も、９００℃以上の処理となるる
ため、耐熱性の点で、絶縁性基板として高価な石英ガラ
ス基板が必要とされ、コストが高かった。これに対し、
レーザーアニールを用いて、基板温度６００℃以下の比
較的低温でのシリコン結晶化処理を行うことで、絶縁性
基板として、安価な無アルカリガラス基板を用いる方法
が開発されている。ＴＦＴ基板製造の全工程において処
理温度を６００℃以下にしたプロセスは、低温プロセス
と呼ばれ、低コストのＬＣＤの量産には必須のプロセス
である。
ては、低温で生成したａ−Ｓｉを高温でアニールするこ
とによる再結晶化、あるいは、高温での固相成長法等が
あるが、いずれの場合も、９００℃以上の処理となるる
ため、耐熱性の点で、絶縁性基板として高価な石英ガラ
ス基板が必要とされ、コストが高かった。これに対し、
レーザーアニールを用いて、基板温度６００℃以下の比
較的低温でのシリコン結晶化処理を行うことで、絶縁性
基板として、安価な無アルカリガラス基板を用いる方法
が開発されている。ＴＦＴ基板製造の全工程において処
理温度を６００℃以下にしたプロセスは、低温プロセス
と呼ばれ、低コストのＬＣＤの量産には必須のプロセス
である。
【０００６】このような絶縁性基板上に作成されるシリ
コン膜は、単結晶膜として形成することは無く、通常、
非晶質状態、あるいは、多結晶状態を呈している。これ
ら非単結晶シリコン膜は、膜内に共有結合を形成しない
シリコンの不対結合手即ちダングリングボンドが多数存
在している。このようなダングリングボンドは、禁制帯
にトラップ準位を形成する。電子はトラップ準位を介し
て、価電子帯と伝導帯の間を移動するようになるため、
このような膜を用いたトランジスタは、オン抵抗が高
く、かつ、オフ抵抗が低い、オンオフ比の低い素子とな
っていた。このよな問題を解決するために、従来、水素
原子によりダングリングボンドをターミネイト（終端）
することが良く知られている。即ち、非単結晶シリコン
の形成中、あるいは、形成後に水素ガスを活性化して導
入することで、ダングリングボンドに水素が結合され、
これによりトラップ準位を消失させている。
コン膜は、単結晶膜として形成することは無く、通常、
非晶質状態、あるいは、多結晶状態を呈している。これ
ら非単結晶シリコン膜は、膜内に共有結合を形成しない
シリコンの不対結合手即ちダングリングボンドが多数存
在している。このようなダングリングボンドは、禁制帯
にトラップ準位を形成する。電子はトラップ準位を介し
て、価電子帯と伝導帯の間を移動するようになるため、
このような膜を用いたトランジスタは、オン抵抗が高
く、かつ、オフ抵抗が低い、オンオフ比の低い素子とな
っていた。このよな問題を解決するために、従来、水素
原子によりダングリングボンドをターミネイト（終端）
することが良く知られている。即ち、非単結晶シリコン
の形成中、あるいは、形成後に水素ガスを活性化して導
入することで、ダングリングボンドに水素が結合され、
これによりトラップ準位を消失させている。
【０００７】図２１に、このようなｐ−ＳｉＴＦＴの断
面構造を示した。図の左側がＮ−ｃｈＴＦＴで、右側が
Ｐ−ｃｈＴＦＴである。基板（１０）上に、Ｃｒ等のメ
タルからなるゲート電極（１１）が形成され、これを覆
ってＳｉＮｘまたは／及びＳｉＯ2等からなるゲート絶
縁膜（１２）が形成されている。ゲート絶縁膜（１２）
上には、ｐ−Ｓｉ（１３）が形成されている。ｐ−Ｓｉ
（１３）は、この上にゲート電極（１１）の形状にパタ
ーニングされたＳｉＯ2等の注入ストッパー（１４）の
エッジを利用して、Ｎ−ｃｈにおいては、Ｎ型不純物を
低濃度に含有した（Ｎ-）低濃度（ＬＤ：lightly dop
ed）領域（ＬＤ）、及び、その外側にＮ型不純物を高濃
度に含有した（Ｎ+）ソース及びドレイン領域（Ｓ、
Ｄ）が形成されている。Ｐ−ｃｈにおいては、Ｐ型の不
純物を高濃度に含有した（Ｐ+）ソース及びドレイン領
域（Ｓ、Ｄ）が形成されている。Ｎ−ｃｈ、Ｐ−ｃｈの
いずれも注入ストッパー（１４）の直下は、実質的に不
純物が含有されない真性層であり、チャンネル領域（Ｃ
Ｈ）となっている。これら、ｐ−Ｓｉ（１３）を覆って
ＳｉＮｘ等からなる層間絶縁膜（１５）が形成され、層
間絶縁膜（１５）上には、メタルからなるソース電極
（１６）及びドレイン電極（１７）が形成され、各々層
間絶縁膜（１５）に開けられたコンタクトホールを介し
て、ソース領域（Ｓ）及びドレイン領域（Ｄ）に接続さ
れている。ここでは、省略したが、画素部においては、
更に、ソース及びドレイン電極（１６、１７）を覆う層
間絶縁膜上に、ＩＴＯ（indium tin oxide）等の透明導
電膜からなる液晶駆動用の表示電極が形成され、ソース
電極（１６）に接続される。
面構造を示した。図の左側がＮ−ｃｈＴＦＴで、右側が
Ｐ−ｃｈＴＦＴである。基板（１０）上に、Ｃｒ等のメ
タルからなるゲート電極（１１）が形成され、これを覆
ってＳｉＮｘまたは／及びＳｉＯ2等からなるゲート絶
縁膜（１２）が形成されている。ゲート絶縁膜（１２）
上には、ｐ−Ｓｉ（１３）が形成されている。ｐ−Ｓｉ
（１３）は、この上にゲート電極（１１）の形状にパタ
ーニングされたＳｉＯ2等の注入ストッパー（１４）の
エッジを利用して、Ｎ−ｃｈにおいては、Ｎ型不純物を
低濃度に含有した（Ｎ-）低濃度（ＬＤ：lightly dop
ed）領域（ＬＤ）、及び、その外側にＮ型不純物を高濃
度に含有した（Ｎ+）ソース及びドレイン領域（Ｓ、
Ｄ）が形成されている。Ｐ−ｃｈにおいては、Ｐ型の不
純物を高濃度に含有した（Ｐ+）ソース及びドレイン領
域（Ｓ、Ｄ）が形成されている。Ｎ−ｃｈ、Ｐ−ｃｈの
いずれも注入ストッパー（１４）の直下は、実質的に不
純物が含有されない真性層であり、チャンネル領域（Ｃ
Ｈ）となっている。これら、ｐ−Ｓｉ（１３）を覆って
ＳｉＮｘ等からなる層間絶縁膜（１５）が形成され、層
間絶縁膜（１５）上には、メタルからなるソース電極
（１６）及びドレイン電極（１７）が形成され、各々層
間絶縁膜（１５）に開けられたコンタクトホールを介し
て、ソース領域（Ｓ）及びドレイン領域（Ｄ）に接続さ
れている。ここでは、省略したが、画素部においては、
更に、ソース及びドレイン電極（１６、１７）を覆う層
間絶縁膜上に、ＩＴＯ（indium tin oxide）等の透明導
電膜からなる液晶駆動用の表示電極が形成され、ソース
電極（１６）に接続される。
【０００８】Ｎ−ｃｈにおいて、ソース及びドレイン領
域（Ｓ、Ｄ）とチャンネル領域（ＣＨ）の間にＬＤ領域
（ＬＤ）が介在形成された構造は、ＬＤＤ（lightly do
peddrain）と呼ばれる。ＬＣＤにおいては、このような
ＬＤＤ構造は、オフ電流の抑制を目的として採用され
る。また、オフ電流を抑制するために、ゲート電極（１
１）及びチャンネル領域（ＣＨ）をシリーズに形成した
ダブルゲート構造を採ることも可能である。
域（Ｓ、Ｄ）とチャンネル領域（ＣＨ）の間にＬＤ領域
（ＬＤ）が介在形成された構造は、ＬＤＤ（lightly do
peddrain）と呼ばれる。ＬＣＤにおいては、このような
ＬＤＤ構造は、オフ電流の抑制を目的として採用され
る。また、オフ電流を抑制するために、ゲート電極（１
１）及びチャンネル領域（ＣＨ）をシリーズに形成した
ダブルゲート構造を採ることも可能である。
【０００９】また、チャンネル領域（ＣＨ）は、あらか
じめ、上述の不純物を注入する前に各々逆の導電形を示
す不純物を注入しておくことにより、チャンネルドープ
型としても良い。このＴＦＴの製造は以下の如く行われ
る。まず、無アルカリガラス等、比較的耐熱性の低い基
板（１０）上に、Ｃｒのスパッタリングとエッチングに
よりゲート電極（１１）を形成した後、ゲート絶縁膜
（１２）となるＳｉＮｘ及びＳｉＯ2とａ−Ｓｉをプラ
ズマＣＶＤにより一度も真空を破ることなく連続で成膜
する。脱水素アニールにより、結晶化の妨げとなるａ−
Ｓｉ中の水素を除去した後、エキシマレーザーアニール
（ＥＬＡ）により、基板（１０）の耐熱温度以下でａ−
Ｓｉを多結晶化することにより、ｐ−Ｓｉ（１３）を形
成する。更に、ｐ−Ｓｉ（１３）上にＳｉＯ2を成膜し
た後、この上にポジ型レジストを形成し、これを基板
（１０）側より光を照射する、いわゆる裏面露光によ
り、ゲート電極（１１）のパターン形状を反転させて感
光させる。続いて、レジストを現像した後、これをマス
クとして絶縁膜をエッチングすることにより、注入スト
ッパー（１４）をゲート電極（１１）と同じ形状に形成
する。そして、注入ストッパー（１４）（レジスト）を
マスクとして、燐（Ｐ）等のＮ型導電を示す不純物イオ
ンを低濃度にドーピングし、注入ストッパー（１４）直
下のチャンネル領域（ＣＨ）とその両側に、ＬＤ領域
（ＬＤ）を形成する。その後、レジストを注入ストッパ
ー（１４）よりも大きな形状に形成し、これをマスクと
して、Ｎ型不純物のイオンを高濃度のドーピングするこ
とで、ソース及びドレイン領域（Ｓ、Ｄ）を形成する。
これにより、Ｎ−ｃｈに関し、チャンネル領域（ＣＨ）
とソース及びドレイン領域（Ｓ、Ｄ）の間にＬＤ領域
（ＬＤ）が介在されたＬＤＤ構造が完成される。
じめ、上述の不純物を注入する前に各々逆の導電形を示
す不純物を注入しておくことにより、チャンネルドープ
型としても良い。このＴＦＴの製造は以下の如く行われ
る。まず、無アルカリガラス等、比較的耐熱性の低い基
板（１０）上に、Ｃｒのスパッタリングとエッチングに
よりゲート電極（１１）を形成した後、ゲート絶縁膜
（１２）となるＳｉＮｘ及びＳｉＯ2とａ−Ｓｉをプラ
ズマＣＶＤにより一度も真空を破ることなく連続で成膜
する。脱水素アニールにより、結晶化の妨げとなるａ−
Ｓｉ中の水素を除去した後、エキシマレーザーアニール
（ＥＬＡ）により、基板（１０）の耐熱温度以下でａ−
Ｓｉを多結晶化することにより、ｐ−Ｓｉ（１３）を形
成する。更に、ｐ−Ｓｉ（１３）上にＳｉＯ2を成膜し
た後、この上にポジ型レジストを形成し、これを基板
（１０）側より光を照射する、いわゆる裏面露光によ
り、ゲート電極（１１）のパターン形状を反転させて感
光させる。続いて、レジストを現像した後、これをマス
クとして絶縁膜をエッチングすることにより、注入スト
ッパー（１４）をゲート電極（１１）と同じ形状に形成
する。そして、注入ストッパー（１４）（レジスト）を
マスクとして、燐（Ｐ）等のＮ型導電を示す不純物イオ
ンを低濃度にドーピングし、注入ストッパー（１４）直
下のチャンネル領域（ＣＨ）とその両側に、ＬＤ領域
（ＬＤ）を形成する。その後、レジストを注入ストッパ
ー（１４）よりも大きな形状に形成し、これをマスクと
して、Ｎ型不純物のイオンを高濃度のドーピングするこ
とで、ソース及びドレイン領域（Ｓ、Ｄ）を形成する。
これにより、Ｎ−ｃｈに関し、チャンネル領域（ＣＨ）
とソース及びドレイン領域（Ｓ、Ｄ）の間にＬＤ領域
（ＬＤ）が介在されたＬＤＤ構造が完成される。
【００１０】Ｐ−ｃｈに関しても、同様に、ゲート電極
（１１）の形状を反映させて、チャンネル領域（ＣＨ）
の外側に、Ｐ型不純物が高濃度にドーピングされたソー
ス及びドレイン領域（Ｓ、Ｄ）が形成されている。但
し、Ｐ−ｃｈでは、ＬＤＤ構造は採用されない。更に、
ＥＬＡあるいはランプアニールにより、不純物がドーピ
ングされたｐ−Ｓｉ（１３）の結晶性を回復するととも
に、不純物原子の格子置換を行うための活性化を行う。
（１１）の形状を反映させて、チャンネル領域（ＣＨ）
の外側に、Ｐ型不純物が高濃度にドーピングされたソー
ス及びドレイン領域（Ｓ、Ｄ）が形成されている。但
し、Ｐ−ｃｈでは、ＬＤＤ構造は採用されない。更に、
ＥＬＡあるいはランプアニールにより、不純物がドーピ
ングされたｐ−Ｓｉ（１３）の結晶性を回復するととも
に、不純物原子の格子置換を行うための活性化を行う。
【００１１】次いで、ｐ−Ｓｉ（１３）をＴＦＴに必要
な領域にパターニングした後、Ｎ−ｃｈ及びＰ−ｃｈの
ＴＦＴを覆ってＳｉＯ2等の層間絶縁膜（１５）を成膜
し、水素プラズマ処理を行い、水素原子をｐ−Ｓｉ（１
３）内に導入する。その後、コンタクトホール（ＣＴ）
を開口し、Ａｌ／Ｍｏ等のメタルの成膜及びエッチング
によりソース及びドレイン電極（１６、１７）を形成
し、各々、コンタクトホール（ＣＴ）を介して、ソース
及びドレイン領域（Ｓ、Ｄ）に接続する。そしてＳｉＮ
ｘからなる第２の層間絶縁膜（１８）を形成し、熱アニ
ールを行って、ｐ−Ｓｉ（１３）内の水素をダングリン
グボンドにターミネイトさせる。
な領域にパターニングした後、Ｎ−ｃｈ及びＰ−ｃｈの
ＴＦＴを覆ってＳｉＯ2等の層間絶縁膜（１５）を成膜
し、水素プラズマ処理を行い、水素原子をｐ−Ｓｉ（１
３）内に導入する。その後、コンタクトホール（ＣＴ）
を開口し、Ａｌ／Ｍｏ等のメタルの成膜及びエッチング
によりソース及びドレイン電極（１６、１７）を形成
し、各々、コンタクトホール（ＣＴ）を介して、ソース
及びドレイン領域（Ｓ、Ｄ）に接続する。そしてＳｉＮ
ｘからなる第２の層間絶縁膜（１８）を形成し、熱アニ
ールを行って、ｐ−Ｓｉ（１３）内の水素をダングリン
グボンドにターミネイトさせる。
【００１２】
【発明が解決しようとする課題】このような、半導体膜
内のダングリングボンドを水素によりターミネイトする
水素化処理として、従来より、水素プラズマ処理等が行
われてきた。これは、水素雰囲気中で、プラズマ放電を
行って水素を活性化して、半導体膜内に添加するもので
ある。しかし、後に詳述するように、水素プラズマ処理
による、電気的特性に与える効果が無い、更には、かえ
って、特性が悪化するなどの問題を招くことがあった。
これは、水素の濃度が高すぎることに起因すると考えら
れる。即ち、ダングリングボンドにターミネイトされる
以上に水素イオンが半導体膜中に存在していると、フラ
ットバンド電圧を変動させ、閾値が変化するといった問
題を招いていた。また、帯電したイオンのキャリア効果
によりオン電流が低下するとともに、オフ電流が上昇す
る、あるいは、エネルギー分布が変化し、素子毎に電気
特性がばらつく、等の問題もあった。
内のダングリングボンドを水素によりターミネイトする
水素化処理として、従来より、水素プラズマ処理等が行
われてきた。これは、水素雰囲気中で、プラズマ放電を
行って水素を活性化して、半導体膜内に添加するもので
ある。しかし、後に詳述するように、水素プラズマ処理
による、電気的特性に与える効果が無い、更には、かえ
って、特性が悪化するなどの問題を招くことがあった。
これは、水素の濃度が高すぎることに起因すると考えら
れる。即ち、ダングリングボンドにターミネイトされる
以上に水素イオンが半導体膜中に存在していると、フラ
ットバンド電圧を変動させ、閾値が変化するといった問
題を招いていた。また、帯電したイオンのキャリア効果
によりオン電流が低下するとともに、オフ電流が上昇す
る、あるいは、エネルギー分布が変化し、素子毎に電気
特性がばらつく、等の問題もあった。
【００１３】また、このような水素プラズマ処理を行う
装置としては、プラズマＣＶＤ装置を利用することと、
専用の装置を使うこととがある。前者は、プラズマを生
成して水素ガスを導入することで達成され、技術的に成
熟度が高く、均一性も良い反面、装置が高価、枚葉処理
におけるタクトが悪い、等の問題もある。これに対し
て、アニール炉とヘリカルコイルとからなる専用の装置
は、バッチ処理が可能でスループットが良い、装置コス
トも比較的低い、等の反面、装置自体が未成熟で均一性
が悪いなどの問題がある。
装置としては、プラズマＣＶＤ装置を利用することと、
専用の装置を使うこととがある。前者は、プラズマを生
成して水素ガスを導入することで達成され、技術的に成
熟度が高く、均一性も良い反面、装置が高価、枚葉処理
におけるタクトが悪い、等の問題もある。これに対し
て、アニール炉とヘリカルコイルとからなる専用の装置
は、バッチ処理が可能でスループットが良い、装置コス
トも比較的低い、等の反面、装置自体が未成熟で均一性
が悪いなどの問題がある。
【００１４】
【課題を解決するための手段】本発明はこの課題を解決
するために成され、半導体膜内に含有される水素原子の
数が、半導体膜内の不対結合手の数と同程度かそれより
も少ないことから構成された半導体装置である。これに
より、不対結合手に結合されない水素原子が電気的な振
る舞いをして、半導体素子の電気特性に悪影響を及ぼす
ことが防がれる。
するために成され、半導体膜内に含有される水素原子の
数が、半導体膜内の不対結合手の数と同程度かそれより
も少ないことから構成された半導体装置である。これに
より、不対結合手に結合されない水素原子が電気的な振
る舞いをして、半導体素子の電気特性に悪影響を及ぼす
ことが防がれる。
【００１５】特に、前記半導体膜は多結晶シリコン膜で
あり、前記水素原子の濃度は、単位立方センチメートル
当たり５×１０の２０乗個以下であることから構成され
る半導体装置である。これにより、多結晶シリコン膜中
に含有された水素原子は十分に高い確率をもって不対結
合手に結合され、不対結合手に結合されずに素子の電気
的特性に悪影響を及ぼすような水素原子が無くされる。
あり、前記水素原子の濃度は、単位立方センチメートル
当たり５×１０の２０乗個以下であることから構成され
る半導体装置である。これにより、多結晶シリコン膜中
に含有された水素原子は十分に高い確率をもって不対結
合手に結合され、不対結合手に結合されずに素子の電気
的特性に悪影響を及ぼすような水素原子が無くされる。
【００１６】また、基板上に、半導体膜を形成する工程
と、アニールにより半導体膜内の水素を離脱させて膜内
の水素濃度を減少させる工程と、を有し、前記アニール
の工程以降、半導体膜内に水素が侵入しないようにした
ことから構成される半導体装置の製造方法。これによ
り、半導体膜に含有された水素原子が過剰となることが
防がれ、不対結合手に結合されない水素原子が素子の電
気的特性に悪影響を及ぼすことが防がれる。
と、アニールにより半導体膜内の水素を離脱させて膜内
の水素濃度を減少させる工程と、を有し、前記アニール
の工程以降、半導体膜内に水素が侵入しないようにした
ことから構成される半導体装置の製造方法。これによ
り、半導体膜に含有された水素原子が過剰となることが
防がれ、不対結合手に結合されない水素原子が素子の電
気的特性に悪影響を及ぼすことが防がれる。
【００１７】また、基板上に、半導体膜を形成する工程
と、前記半導体膜が形成された基板上にプラズマＣＶＤ
によりシリコン窒化膜を形成する工程と、前記シリコン
窒化膜が形成された基板に熱アニールを施す工程とを有
したことから構成される半導体装置の製造方法。これに
より、シリコン窒化膜に含まれた水素原子が適量半導体
膜に移動し、不対結合手を終端するため、素子の電気的
特性が向上される。
と、前記半導体膜が形成された基板上にプラズマＣＶＤ
によりシリコン窒化膜を形成する工程と、前記シリコン
窒化膜が形成された基板に熱アニールを施す工程とを有
したことから構成される半導体装置の製造方法。これに
より、シリコン窒化膜に含まれた水素原子が適量半導体
膜に移動し、不対結合手を終端するため、素子の電気的
特性が向上される。
【００１８】また、基板上に非晶質シリコン膜を形成す
る工程と、アニールにより前記非晶質シリコン膜に含ま
れた水素を適量除去する工程と、前記非晶質シリコン膜
をアニールすることにより多結晶シリコン膜を形成する
工程と、所定の形状に加工された前記多結晶シリコン膜
を少なくとも覆ってプラズマＣＶＤによりシリコン窒化
膜を形成する工程と、前記多結晶シリコン膜及び前記シ
リコン窒化膜が形成された基板に熱アニールを施す工程
と、を有することから構成される半導体装置の製造方
法。
る工程と、アニールにより前記非晶質シリコン膜に含ま
れた水素を適量除去する工程と、前記非晶質シリコン膜
をアニールすることにより多結晶シリコン膜を形成する
工程と、所定の形状に加工された前記多結晶シリコン膜
を少なくとも覆ってプラズマＣＶＤによりシリコン窒化
膜を形成する工程と、前記多結晶シリコン膜及び前記シ
リコン窒化膜が形成された基板に熱アニールを施す工程
と、を有することから構成される半導体装置の製造方
法。
【００１９】これにより、多結晶シリコン膜内に含まれ
た水素が過剰となることが防がれるとともに、プラズマ
ＣＶＤにより形成されたシリコン窒化膜に含まれた水素
原子が適量、多結晶シリコン膜に移動し、不対結合手を
終端するため素子の電気的特性が向上される。また、基
板上にゲート電極を形成する工程と、基板上に、前記ゲ
ート電極を覆うゲート絶縁膜及び非晶質シリコン膜を形
成する工程と、アニールにより前記非晶質シリコン膜に
含まれた水素を適量除去する工程と、前記非晶質シリコ
ン膜をアニールすることにより多結晶シリコン膜を形成
する工程と、前記多結晶シリコン膜を所定の形状に形成
する工程と、前記多結晶シリコン膜の所定の領域に所定
濃度の不純物を含有した領域を形成する工程と、所定の
形状に加工された前記多結晶シリコン膜を少なくとも覆
ってプラズマＣＶＤによりシリコン窒化膜を形成する工
程と、前記多結晶シリコン膜及び前記シリコン窒化膜が
形成された基板に熱アニールを施す工程と、前記所定の
濃度の不純物を含有した領域上の前記シリコン窒化膜を
除去し、前記多結晶シリコン膜を露出させる工程と、前
記シリコン窒化膜上にソース電極及びドレイン電極を形
成し、各々前記多結晶シリコン膜の所定の濃度の不純物
が含有された領域に接続する工程と、を有することから
構成される薄膜トランジスタの製造方法。
た水素が過剰となることが防がれるとともに、プラズマ
ＣＶＤにより形成されたシリコン窒化膜に含まれた水素
原子が適量、多結晶シリコン膜に移動し、不対結合手を
終端するため素子の電気的特性が向上される。また、基
板上にゲート電極を形成する工程と、基板上に、前記ゲ
ート電極を覆うゲート絶縁膜及び非晶質シリコン膜を形
成する工程と、アニールにより前記非晶質シリコン膜に
含まれた水素を適量除去する工程と、前記非晶質シリコ
ン膜をアニールすることにより多結晶シリコン膜を形成
する工程と、前記多結晶シリコン膜を所定の形状に形成
する工程と、前記多結晶シリコン膜の所定の領域に所定
濃度の不純物を含有した領域を形成する工程と、所定の
形状に加工された前記多結晶シリコン膜を少なくとも覆
ってプラズマＣＶＤによりシリコン窒化膜を形成する工
程と、前記多結晶シリコン膜及び前記シリコン窒化膜が
形成された基板に熱アニールを施す工程と、前記所定の
濃度の不純物を含有した領域上の前記シリコン窒化膜を
除去し、前記多結晶シリコン膜を露出させる工程と、前
記シリコン窒化膜上にソース電極及びドレイン電極を形
成し、各々前記多結晶シリコン膜の所定の濃度の不純物
が含有された領域に接続する工程と、を有することから
構成される薄膜トランジスタの製造方法。
【００２０】これにより、多結晶シリコン膜に含まれた
水素が過剰となることが防がれるとともに、プラズマＣ
ＶＤにより形成されたシリコン窒化膜に含まれた水素原
子が適量、多結晶シリコン膜に移動し、不対結合手を終
端するため素子の電気的特性が向上される。特に、前記
熱アニールは３５０℃〜４００℃で、１〜３時間行われ
ることから構成される薄膜トランジスタの製造方法。
水素が過剰となることが防がれるとともに、プラズマＣ
ＶＤにより形成されたシリコン窒化膜に含まれた水素原
子が適量、多結晶シリコン膜に移動し、不対結合手を終
端するため素子の電気的特性が向上される。特に、前記
熱アニールは３５０℃〜４００℃で、１〜３時間行われ
ることから構成される薄膜トランジスタの製造方法。
【００２１】これにより、素子の電気的特性の更なる向
上がはかられる。
上がはかられる。
【００２２】
【発明の実施の形態】図１は、各種条件により、成膜し
たｐ−Ｓｉ膜を用いたＴＦＴのオフ電流を調べ、基板内
の１０素子についての平均とその分散を示したものであ
る。図中のグループＡは、ｐ−Ｓｉ成膜後に窒素雰囲気
中でのアニールを行わなかったもの、グループＢは、ｐ
−Ｓｉを必要領域にパターニングした後、窒素アニール
を４００℃、１時間行ったもの、グループＣは、同じく
窒素アニール３５０℃、２時間行ったもの、グループＤ
は、同じく４００℃、２時間行ったもの、グループＥ
は、同じく４００℃、３時間行ったもの、そして、グル
ープＦは従来通り、水素プラズマ処理を行ったｐ−Ｓｉ
に、更にパターニング後に３５０℃、１時間で窒素アニ
ールを施したものである。チャンネルサイズは、全ての
素子について、チャンネル幅が６μｍ、チャンネル長が
ダブルゲートで１０μｍであり、また、ゲート電圧が−
６Ｖ、ドレイン電圧が１０Ｖの時のオフ電流を測定し
た。
たｐ−Ｓｉ膜を用いたＴＦＴのオフ電流を調べ、基板内
の１０素子についての平均とその分散を示したものであ
る。図中のグループＡは、ｐ−Ｓｉ成膜後に窒素雰囲気
中でのアニールを行わなかったもの、グループＢは、ｐ
−Ｓｉを必要領域にパターニングした後、窒素アニール
を４００℃、１時間行ったもの、グループＣは、同じく
窒素アニール３５０℃、２時間行ったもの、グループＤ
は、同じく４００℃、２時間行ったもの、グループＥ
は、同じく４００℃、３時間行ったもの、そして、グル
ープＦは従来通り、水素プラズマ処理を行ったｐ−Ｓｉ
に、更にパターニング後に３５０℃、１時間で窒素アニ
ールを施したものである。チャンネルサイズは、全ての
素子について、チャンネル幅が６μｍ、チャンネル長が
ダブルゲートで１０μｍであり、また、ゲート電圧が−
６Ｖ、ドレイン電圧が１０Ｖの時のオフ電流を測定し
た。
【００２３】図より、Ｆグループ、即ち、従来通り水素
プラズマ処理を行った素子は、水素プラズマ処理を行わ
ない他のグループよりも、オフ電流が高くなっているこ
とがわかる。中でも、窒素アニールを４００℃、２時間
行ったグループＤは、全体的にオフ電流が低く抑えら
れ、かつ、ばらつきも小さくなっている。図２から図５
に、図１と同様、各種条件により成膜したｐ−Ｓｉを用
いたＴＦＴの、それぞれ、オン電流、閾値、スイング、
及び、閾値を調べ、平均と分散を求めた結果を示す。い
ずれもＮ−ｃｈに関し、チャンネル幅が２０μｍ、チャ
ンネル長が７μｍ、ＬＤ長が１μｍである。
プラズマ処理を行った素子は、水素プラズマ処理を行わ
ない他のグループよりも、オフ電流が高くなっているこ
とがわかる。中でも、窒素アニールを４００℃、２時間
行ったグループＤは、全体的にオフ電流が低く抑えら
れ、かつ、ばらつきも小さくなっている。図２から図５
に、図１と同様、各種条件により成膜したｐ−Ｓｉを用
いたＴＦＴの、それぞれ、オン電流、閾値、スイング、
及び、閾値を調べ、平均と分散を求めた結果を示す。い
ずれもＮ−ｃｈに関し、チャンネル幅が２０μｍ、チャ
ンネル長が７μｍ、ＬＤ長が１μｍである。
【００２４】図２は、ゲート電圧が１５Ｖ、ドレイン電
圧が１５Ｖの時のオン電流値（Ｉon）である。図より、
窒素アニールを行わない場合（Ａグループ）と水素プラ
ズマ処理を行った場合（Ｆグループ）に、他の場合より
もオン電流が著しく小さくなっていることがわかる。ま
た、窒素アニールを行う場合でも４００℃、２時間の条
件のもの（Ｄグループ）が最もオン電流が高くなってい
ることがわかる。
圧が１５Ｖの時のオン電流値（Ｉon）である。図より、
窒素アニールを行わない場合（Ａグループ）と水素プラ
ズマ処理を行った場合（Ｆグループ）に、他の場合より
もオン電流が著しく小さくなっていることがわかる。ま
た、窒素アニールを行う場合でも４００℃、２時間の条
件のもの（Ｄグループ）が最もオン電流が高くなってい
ることがわかる。
【００２５】図３は、ドレイン電圧１０Ｖ、ドレイン電
流０．２９μＡの時の閾値（Ｖth１）である。図より、
窒素アニールを行わない場合（Ａグループ）と水素プラ
ズマ処理を行った場合（Ｆグループ）に、他の場合より
も閾値が著しく高くなっている。また、窒素アニールを
行う場合でも４００℃、２時間の条件のもの（Ｄグルー
プ）が最も低い閾値が得られ、また、分散も小さくなっ
ている。
流０．２９μＡの時の閾値（Ｖth１）である。図より、
窒素アニールを行わない場合（Ａグループ）と水素プラ
ズマ処理を行った場合（Ｆグループ）に、他の場合より
も閾値が著しく高くなっている。また、窒素アニールを
行う場合でも４００℃、２時間の条件のもの（Ｄグルー
プ）が最も低い閾値が得られ、また、分散も小さくなっ
ている。
【００２６】図４は、サブスレッシュホールド特性を表
すスイング（Ｓ）、即ちここでは、ドレイン電圧が５Ｖ
の時、ドレイン電流を１０の−９乗Ａから１０の−８乗
Ａに変化させる時のゲート電圧の変化量である。図より
窒素アニールを行わない場合（Ａグループ）と水素プラ
ズマ処理を行った場合（Ｆグループ）に、他の場合より
もスイング値が高くなっていることが分かる。また、４
００℃で窒素アニールを行ったもの（Ｂ，Ｄ，Ｅグルー
プ）が比較的低い値が得られている。
すスイング（Ｓ）、即ちここでは、ドレイン電圧が５Ｖ
の時、ドレイン電流を１０の−９乗Ａから１０の−８乗
Ａに変化させる時のゲート電圧の変化量である。図より
窒素アニールを行わない場合（Ａグループ）と水素プラ
ズマ処理を行った場合（Ｆグループ）に、他の場合より
もスイング値が高くなっていることが分かる。また、４
００℃で窒素アニールを行ったもの（Ｂ，Ｄ，Ｅグルー
プ）が比較的低い値が得られている。
【００２７】図５は、ドレイン電圧０．１Ｖ、ドレイン
電流２．９ｐＡの時の閾値（Ｖth２）である。図より、
水素プラズマ処理を行った場合（Ｆグループ）に、他の
場合よりも閾値が高くなっている。また、全体に窒素ア
ニールを行う場合に低い閾値が得られており、特に、４
００℃、２時間の条件のもの（Ｄグループ）が最も閾値
が低くなっている。
電流２．９ｐＡの時の閾値（Ｖth２）である。図より、
水素プラズマ処理を行った場合（Ｆグループ）に、他の
場合よりも閾値が高くなっている。また、全体に窒素ア
ニールを行う場合に低い閾値が得られており、特に、４
００℃、２時間の条件のもの（Ｄグループ）が最も閾値
が低くなっている。
【００２８】以上の結果より、ｐ−ＳｉＴＦＴの各種電
気的特性を向上させるためには、窒素アニールが水素プ
ラズマ処理よりもより高い効果が得られることがわか
る。特に、アニール温度を４００℃で、２時間行うのが
最適であることがわかる。図６から図９は、Ｐ−ｃｈＴ
ＦＴについての同様、オン電流、閾値、スイング、及
び、閾値の平均と分散である。いずれもチャンネル幅が
２０μｍ、チャンネル長が７μｍである。
気的特性を向上させるためには、窒素アニールが水素プ
ラズマ処理よりもより高い効果が得られることがわか
る。特に、アニール温度を４００℃で、２時間行うのが
最適であることがわかる。図６から図９は、Ｐ−ｃｈＴ
ＦＴについての同様、オン電流、閾値、スイング、及
び、閾値の平均と分散である。いずれもチャンネル幅が
２０μｍ、チャンネル長が７μｍである。
【００２９】図６は、ゲート電圧、ドレイン電圧ともに
−１５Ｖの時のオン電流値（Ｉon）である。図より、窒
素アニールを行った場合（Ｂ，Ｃ，Ｄ，Ｅグループ）
は、水素プラズマ処理を行った場合（Ｆグループ）より
も、ややオン電流が低下する傾向を示しているが、ほぼ
同じ程度の値が得られ、窒素アニールを行わない場合
（Ａグループ）に比べるとオン電流値が著しく大きくな
っていることがわかる。
−１５Ｖの時のオン電流値（Ｉon）である。図より、窒
素アニールを行った場合（Ｂ，Ｃ，Ｄ，Ｅグループ）
は、水素プラズマ処理を行った場合（Ｆグループ）より
も、ややオン電流が低下する傾向を示しているが、ほぼ
同じ程度の値が得られ、窒素アニールを行わない場合
（Ａグループ）に比べるとオン電流値が著しく大きくな
っていることがわかる。
【００３０】図７は、ドレイン電圧−１０Ｖ、ドレイン
電流−０．２９μＡの時の閾値（Ｖth１）である。図よ
り、窒素アニールを行った場合（Ｂ，Ｃ，Ｄ，Ｅグルー
プ）は、水素プラズマ処理を行った場合（Ｆグループ）
よりも、やや閾値が低下（絶対値が上昇）する傾向を示
しているが、ほぼ同じ程度の値が得られ、窒素アニール
を行わない場合（Ａグループ）に比べると閾値が著しく
大きく（絶対値が小さく）なっていることがわかる。
電流−０．２９μＡの時の閾値（Ｖth１）である。図よ
り、窒素アニールを行った場合（Ｂ，Ｃ，Ｄ，Ｅグルー
プ）は、水素プラズマ処理を行った場合（Ｆグループ）
よりも、やや閾値が低下（絶対値が上昇）する傾向を示
しているが、ほぼ同じ程度の値が得られ、窒素アニール
を行わない場合（Ａグループ）に比べると閾値が著しく
大きく（絶対値が小さく）なっていることがわかる。
【００３１】図８は、サブスレッシュホールド特性を表
すスイング、即ちここでは、ドレイン電圧が−５Ｖの
時、ドレイン電流を１０の−９乗Ａから１０の−８乗Ａ
に変化させる時のゲート電圧の変化量である。図より、
窒素アニールを３５０℃から４００℃で、２時間から３
時間行う場合（Ｃ，Ｄ，Ｅグループ）は、他の条件（Ｂ
グループ）、窒素アニールを行わない場合（Ａグルー
プ）及び水素プラズマ処理を行った場合（Ｆグループ）
に比べてスイング値が全体的に大きく（絶対値は小さ
く）、分散が小さくなっていることが分かる。
すスイング、即ちここでは、ドレイン電圧が−５Ｖの
時、ドレイン電流を１０の−９乗Ａから１０の−８乗Ａ
に変化させる時のゲート電圧の変化量である。図より、
窒素アニールを３５０℃から４００℃で、２時間から３
時間行う場合（Ｃ，Ｄ，Ｅグループ）は、他の条件（Ｂ
グループ）、窒素アニールを行わない場合（Ａグルー
プ）及び水素プラズマ処理を行った場合（Ｆグループ）
に比べてスイング値が全体的に大きく（絶対値は小さ
く）、分散が小さくなっていることが分かる。
【００３２】図９は、ドレイン電圧−０．１Ｖ、ドレイ
ン電流−２．９ｐＡの時の閾値である。図より、窒素ア
ニールを行った場合（Ｂ，Ｃ，Ｄ，Ｅグループ）は、窒
素アニールを行わない場合（Ａグループ）、及び、水素
プラズマ処理を行った場合（Ｆグループ）よりも全体的
に、閾値が小さく（絶対値は大きく）なっている。以上
の結果より、Ｐ−ｃｈＴＦＴの電気特性を向上させるた
めには、閾値を除くと、窒素アニールと水素プラズマ処
理とがはほぼ同程度の効果を有することがわかる。図９
より、印加電圧が小さいときの閾値特性は、窒素アニー
ルによりかえって悪化する結果が得られているが、ドラ
イバー内蔵型ｐ−ＳｉＴＦＴＬＣＤにあっては、Ｐ−ｃ
ｈＴＦＴはドライバー部において、ＣＭＯＳを構成する
ために用いられるため、印加電圧が小さいときの閾値特
性はあまり重要ではない。
ン電流−２．９ｐＡの時の閾値である。図より、窒素ア
ニールを行った場合（Ｂ，Ｃ，Ｄ，Ｅグループ）は、窒
素アニールを行わない場合（Ａグループ）、及び、水素
プラズマ処理を行った場合（Ｆグループ）よりも全体的
に、閾値が小さく（絶対値は大きく）なっている。以上
の結果より、Ｐ−ｃｈＴＦＴの電気特性を向上させるた
めには、閾値を除くと、窒素アニールと水素プラズマ処
理とがはほぼ同程度の効果を有することがわかる。図９
より、印加電圧が小さいときの閾値特性は、窒素アニー
ルによりかえって悪化する結果が得られているが、ドラ
イバー内蔵型ｐ−ＳｉＴＦＴＬＣＤにあっては、Ｐ−ｃ
ｈＴＦＴはドライバー部において、ＣＭＯＳを構成する
ために用いられるため、印加電圧が小さいときの閾値特
性はあまり重要ではない。
【００３３】従って、ｐ−ＳｉＴＦＴの電気特性を向上
するためには、Ｎ−ｃｈ、ｐ−ＣＨとも水素プラズマ処
理を行わない窒素アニールを、特に、４００℃。２時間
で行うことが最良であることが分かる。
するためには、Ｎ−ｃｈ、ｐ−ＣＨとも水素プラズマ処
理を行わない窒素アニールを、特に、４００℃。２時間
で行うことが最良であることが分かる。
【００３４】
【実施例】図１０から図１６は、本発明の実施例にかか
るｐ−ＳｉＴＦＴの製造方法を示す工程断面図である。
まず、図１０において、基板（１０）上に、Ｃｒを成膜
しこれをエッチングすることにより、ゲート電極（１
１）を形成する。ゲート電極（１１）は走査信号供給線
であるゲートラインと一体で形成される。
るｐ−ＳｉＴＦＴの製造方法を示す工程断面図である。
まず、図１０において、基板（１０）上に、Ｃｒを成膜
しこれをエッチングすることにより、ゲート電極（１
１）を形成する。ゲート電極（１１）は走査信号供給線
であるゲートラインと一体で形成される。
【００３５】図１１において、ゲート電極（１１）を覆
って全面に、ＣＶＤによりＳｉＮｘ及びＳｉＯ2からな
るゲート絶縁膜（１２）とアモルファスシリコン（ａ−
Ｓｉ）（１３ａ）を連続で成膜する。その後、ａ−Ｓｉ
（１３ａ）中に多量に含まれた水素を除去するための脱
水素アニールを４００℃、２時間で行う。水素はａ−Ｓ
ｉの多結晶化の際に、結晶化を妨害するものであるが、
このアニールにより、５×１０の２０乗ａｔ／ｃｃ程度
にまで減少させる。また、このアニールは、過剰な水素
がダングリングボンドにターミネイトされずに電気特性
を悪化させるの防ぐという共通の目的を有している。
って全面に、ＣＶＤによりＳｉＮｘ及びＳｉＯ2からな
るゲート絶縁膜（１２）とアモルファスシリコン（ａ−
Ｓｉ）（１３ａ）を連続で成膜する。その後、ａ−Ｓｉ
（１３ａ）中に多量に含まれた水素を除去するための脱
水素アニールを４００℃、２時間で行う。水素はａ−Ｓ
ｉの多結晶化の際に、結晶化を妨害するものであるが、
このアニールにより、５×１０の２０乗ａｔ／ｃｃ程度
にまで減少させる。また、このアニールは、過剰な水素
がダングリングボンドにターミネイトされずに電気特性
を悪化させるの防ぐという共通の目的を有している。
【００３６】図１２において、エキシマレーザーアニー
ル（ＥＬＡ）を行うことにより、ａ−Ｓｉ（１３ａ）を
多結晶化して、ｐ−Ｓｉ（１３）を形成する。この時、
ｐ−Ｓｉ中の水素が更に多少離脱する。図１３におい
て、ｐ−Ｓｉ（１３）が形成された基板上に、ＳｉＯ2
を成膜し、これを裏面露光法、即ち、ゲート電極（１
１）の影を反映させてｐ−Ｓｉ（１３）上にレジストを
形成し、これをマスクにエッチングを行って、ＳｉＯ2
をゲート電極（１１）と同じ形状に形成し、注入ストッ
パー（１４）とする。この注入ストッパー（１４）をマ
スクとして、ｐ−Ｓｉ（１３）に対して、Ｎ型の導電形
を示す燐（Ｐ）のイオン注入を、１０の１３乗程度の低
ドーズ量で行い、注入ストッパー（１４）以外の領域を
低濃度にドーピングする（Ｎ-）。この時、注入ストッ
パ（１４）直下即ちゲート電極（１１）の直上領域は真
性層に維持され、ＴＦＴのチャンネル領域（ＣＨ）とな
る。注入ストッパ（１４）をエッチングしたときのレジ
ストはイオン注入時には残しておき、イオン注入後に剥
離してもよい。
ル（ＥＬＡ）を行うことにより、ａ−Ｓｉ（１３ａ）を
多結晶化して、ｐ−Ｓｉ（１３）を形成する。この時、
ｐ−Ｓｉ中の水素が更に多少離脱する。図１３におい
て、ｐ−Ｓｉ（１３）が形成された基板上に、ＳｉＯ2
を成膜し、これを裏面露光法、即ち、ゲート電極（１
１）の影を反映させてｐ−Ｓｉ（１３）上にレジストを
形成し、これをマスクにエッチングを行って、ＳｉＯ2
をゲート電極（１１）と同じ形状に形成し、注入ストッ
パー（１４）とする。この注入ストッパー（１４）をマ
スクとして、ｐ−Ｓｉ（１３）に対して、Ｎ型の導電形
を示す燐（Ｐ）のイオン注入を、１０の１３乗程度の低
ドーズ量で行い、注入ストッパー（１４）以外の領域を
低濃度にドーピングする（Ｎ-）。この時、注入ストッ
パ（１４）直下即ちゲート電極（１１）の直上領域は真
性層に維持され、ＴＦＴのチャンネル領域（ＣＨ）とな
る。注入ストッパ（１４）をエッチングしたときのレジ
ストはイオン注入時には残しておき、イオン注入後に剥
離してもよい。
【００３７】図１４において、ゲート電極（１１）より
も少なくともチャンネル長方向に大きなレジスト（Ｒ）
を形成し、これをマスクとして、ｐ−Ｓｉ（１３）に対
する燐（Ｐ）のイオン注入を、１０の１５乗程度の高ド
ーズ量で行い、レジスト（Ｒ）以外の領域を高濃度にド
ーピングする（Ｎ+）。この時、レジスト（Ｒ）の直下
領域には、低濃度領域（Ｎ-）及びチャンネル領域（Ｃ
Ｈ）が維持されている。これにより、チャンネル領域
（ＣＨ）の両側に各々低濃度のＬＤ領域（ＬＤ）を挟ん
で高濃度のソース及びドレイン領域（Ｓ、Ｄ）が存在し
たＬＤＤ構造が形成される。
も少なくともチャンネル長方向に大きなレジスト（Ｒ）
を形成し、これをマスクとして、ｐ−Ｓｉ（１３）に対
する燐（Ｐ）のイオン注入を、１０の１５乗程度の高ド
ーズ量で行い、レジスト（Ｒ）以外の領域を高濃度にド
ーピングする（Ｎ+）。この時、レジスト（Ｒ）の直下
領域には、低濃度領域（Ｎ-）及びチャンネル領域（Ｃ
Ｈ）が維持されている。これにより、チャンネル領域
（ＣＨ）の両側に各々低濃度のＬＤ領域（ＬＤ）を挟ん
で高濃度のソース及びドレイン領域（Ｓ、Ｄ）が存在し
たＬＤＤ構造が形成される。
【００３８】レジスト（Ｒ）の剥離後、不純物イオンの
ドーピングを行ったｐ−Ｓｉ膜の結晶性の回復と、不純
物の格子置換を目的として、ＥＬＡによる活性化アニー
ルを行う。図１５において、ｐ−Ｓｉ（１３）をエッチ
ングすることによりＴＦＴの必要領域にのみ残し島状化
した後、プラズマＣＶＤによりＳｉＮｘを成膜し、層間
絶縁膜（１５）を形成する。この状態で、窒素雰囲気中
にて４００℃、２時間の加熱アニールを行う。これによ
り、層間絶縁膜（１５）であるプラズマ窒化膜中の水素
が素子内に添加され、ｐ−Ｓｉ（１３）中のダングリン
グボンドにターミネイトされるとともに、素子内の水素
が外部へと脱出するのを防ぐ。
ドーピングを行ったｐ−Ｓｉ膜の結晶性の回復と、不純
物の格子置換を目的として、ＥＬＡによる活性化アニー
ルを行う。図１５において、ｐ−Ｓｉ（１３）をエッチ
ングすることによりＴＦＴの必要領域にのみ残し島状化
した後、プラズマＣＶＤによりＳｉＮｘを成膜し、層間
絶縁膜（１５）を形成する。この状態で、窒素雰囲気中
にて４００℃、２時間の加熱アニールを行う。これによ
り、層間絶縁膜（１５）であるプラズマ窒化膜中の水素
が素子内に添加され、ｐ−Ｓｉ（１３）中のダングリン
グボンドにターミネイトされるとともに、素子内の水素
が外部へと脱出するのを防ぐ。
【００３９】図１６において、層間絶縁膜（１５）にコ
ンタクトホールを開口し、ソース及びドレイン領域
（Ｓ、Ｄ）を露出した後、Ａｌ／Ｍｏ等を成膜し、これ
をエッチングすることにより、各々コンタクトホールを
介してソース領域（Ｓ）に接続するソース電極（１
６）、及び、ドレイン領域（Ｄ）に接続するドレイン電
極（１７）を形成する。
ンタクトホールを開口し、ソース及びドレイン領域
（Ｓ、Ｄ）を露出した後、Ａｌ／Ｍｏ等を成膜し、これ
をエッチングすることにより、各々コンタクトホールを
介してソース領域（Ｓ）に接続するソース電極（１
６）、及び、ドレイン領域（Ｄ）に接続するドレイン電
極（１７）を形成する。
【００４０】この時、ＳＩＭＳ法あるいはＦＴ−ＩＲ法
により調べた結果、ｐ−Ｓｉ（１３）膜中の水素濃度は
５×１０の２０乗以下となっていることが判明してい
る。図１７から図２０は、前述の水素をダングリングボ
ンドにターミネイトするための窒素アニールをどの段階
で行うのが最適かを知るため、ソース及びドレイン電極
（１６，１７）の形成の前と後で窒素アニールを行った
場合の各電気特性を調べた結果を示す。図１７と図１８
は、Ｎ−ｃｈＴＦＴの各々オン電流と閾値であり、いず
れもチャンネル幅が２０μｍ、チャンネル長が７μｍ、
ＬＤ長が１μｍである。図１９と図２０はＰ−ｃｈＴＦ
Ｔの同様の値である。但し、ＬＤは無い。いずれの図に
ついても、窒素アニールの温度が３５０℃のものの平均
を■により表し、３００℃のものを●により表すととも
に、どちらも分散も示している。横軸にアニール時間別
（ＮＯ，１Ｈ，２Ｈ，３Ｈ）に示しているのは、窒素ア
ニールをソース及びドレイン電極（１６，１７）の形成
後に行った場合で、ＰＲＥは、本発明の実施例の図１５
に示す如く、ｐ−Ｓｉ（１３）上に層間絶縁膜（１５）
であるプラズマ窒化膜を形成した直後に窒素アニールを
行った場合、即ち、各々図２、図３、図６、図７のＤグ
ループと同じ値である。
により調べた結果、ｐ−Ｓｉ（１３）膜中の水素濃度は
５×１０の２０乗以下となっていることが判明してい
る。図１７から図２０は、前述の水素をダングリングボ
ンドにターミネイトするための窒素アニールをどの段階
で行うのが最適かを知るため、ソース及びドレイン電極
（１６，１７）の形成の前と後で窒素アニールを行った
場合の各電気特性を調べた結果を示す。図１７と図１８
は、Ｎ−ｃｈＴＦＴの各々オン電流と閾値であり、いず
れもチャンネル幅が２０μｍ、チャンネル長が７μｍ、
ＬＤ長が１μｍである。図１９と図２０はＰ−ｃｈＴＦ
Ｔの同様の値である。但し、ＬＤは無い。いずれの図に
ついても、窒素アニールの温度が３５０℃のものの平均
を■により表し、３００℃のものを●により表すととも
に、どちらも分散も示している。横軸にアニール時間別
（ＮＯ，１Ｈ，２Ｈ，３Ｈ）に示しているのは、窒素ア
ニールをソース及びドレイン電極（１６，１７）の形成
後に行った場合で、ＰＲＥは、本発明の実施例の図１５
に示す如く、ｐ−Ｓｉ（１３）上に層間絶縁膜（１５）
であるプラズマ窒化膜を形成した直後に窒素アニールを
行った場合、即ち、各々図２、図３、図６、図７のＤグ
ループと同じ値である。
【００４１】図１７は、図２と同様、ゲート電圧、ドレ
イン電圧とも１５Ｖの時のオン電流値である。図より３
５０℃、２時間でアニールを行った場合、本実施例ＰＲ
Ｅと同程度の値が得られている。図１８は、図３と同
様、ドレイン電圧が１０Ｖ、ドレイン電流が０．２９μ
Ａの時の閾値である。図より、３００℃でアニールを行
った場合に、本実施例に近い値が得られているが、３５
０℃で行ったものは閾値が負の値となり、デプリション
形となっていることがわかる。
イン電圧とも１５Ｖの時のオン電流値である。図より３
５０℃、２時間でアニールを行った場合、本実施例ＰＲ
Ｅと同程度の値が得られている。図１８は、図３と同
様、ドレイン電圧が１０Ｖ、ドレイン電流が０．２９μ
Ａの時の閾値である。図より、３００℃でアニールを行
った場合に、本実施例に近い値が得られているが、３５
０℃で行ったものは閾値が負の値となり、デプリション
形となっていることがわかる。
【００４２】図１７より、３００℃のアニールでは、小
さなオン電流しか得られず、図１８より、３５０℃のア
ニールでは、ＴＦＴの閾値特性がデプリション形とな
り、ＣＭＯＳ構造には不適格であることがわかる。これ
より、窒素アニールをソース及びドレイン電極（１６，
１７）の形成後に行うプロセスでは、アニール温度は３
００℃から３５０℃の範囲内にあるがマージンが極めて
小さく再現性及び歩留まりの点で、信頼性が低く、しか
も、本実施例ＰＲＥよりも特性が劣っている。
さなオン電流しか得られず、図１８より、３５０℃のア
ニールでは、ＴＦＴの閾値特性がデプリション形とな
り、ＣＭＯＳ構造には不適格であることがわかる。これ
より、窒素アニールをソース及びドレイン電極（１６，
１７）の形成後に行うプロセスでは、アニール温度は３
００℃から３５０℃の範囲内にあるがマージンが極めて
小さく再現性及び歩留まりの点で、信頼性が低く、しか
も、本実施例ＰＲＥよりも特性が劣っている。
【００４３】図１９は、図６と同様、ゲート電圧、ドレ
イン電圧とも−１５Ｖの時のオン電流値である。図２０
は、図７と同様、ドレイン電圧が−１０Ｖ、ドレイン電
流が−０．２９μＡの時の閾値である。どちらの図から
も、いずれの温度、時間についても本実施例の特性には
遠く及ばないことが分かる。
イン電圧とも−１５Ｖの時のオン電流値である。図２０
は、図７と同様、ドレイン電圧が−１０Ｖ、ドレイン電
流が−０．２９μＡの時の閾値である。どちらの図から
も、いずれの温度、時間についても本実施例の特性には
遠く及ばないことが分かる。
【００４４】以上の結果より、窒素アニールを行うの
は、ｐ−Ｓｉ（１３）上にプラズマ窒化膜を形成した直
後で、かつ、ソース及びドレイン電極（１６、１７）を
形成する前の段階が望ましいことが分かる。本発明で
は、水素プラズマ処理を用いたプロセスでは、前述の如
く、水素の濃度が高く成りすぎる傾向があり、最高の電
気特性を得る余地は他にあるという推測に基づき、ｐ−
Ｓｉ（１３）膜中での水素濃度をそれ程大きくすること
無しに、比較的少量の膜中の水素を効率的にダングリン
グボンドにターミネイトさせることに重きを置いてい
る。そして、図１１における脱水素アニールの工程と、
図１５におけるプラズマ窒化膜の被覆した構造におい
て、図１から図９に示されているように、アニールの温
度と時間の最適に設定することにより、この目的が達成
された。即ち、この条件から外れれば、ダングリングボ
ンドへ水素がターミネイトされない、あるいは、いった
んダングリングボンドへターミネイトされた水素が再び
離脱する等により、ダングリングボンドへの水素のター
ミネイト効率が下がるものと考えられる。
は、ｐ−Ｓｉ（１３）上にプラズマ窒化膜を形成した直
後で、かつ、ソース及びドレイン電極（１６、１７）を
形成する前の段階が望ましいことが分かる。本発明で
は、水素プラズマ処理を用いたプロセスでは、前述の如
く、水素の濃度が高く成りすぎる傾向があり、最高の電
気特性を得る余地は他にあるという推測に基づき、ｐ−
Ｓｉ（１３）膜中での水素濃度をそれ程大きくすること
無しに、比較的少量の膜中の水素を効率的にダングリン
グボンドにターミネイトさせることに重きを置いてい
る。そして、図１１における脱水素アニールの工程と、
図１５におけるプラズマ窒化膜の被覆した構造におい
て、図１から図９に示されているように、アニールの温
度と時間の最適に設定することにより、この目的が達成
された。即ち、この条件から外れれば、ダングリングボ
ンドへ水素がターミネイトされない、あるいは、いった
んダングリングボンドへターミネイトされた水素が再び
離脱する等により、ダングリングボンドへの水素のター
ミネイト効率が下がるものと考えられる。
【００４５】
【発明の効果】以上の説明から明らかな如く、本発明
で、半導体層のダングリングボンドを水素により効率的
にターミネイトすることができた。このため、ダングリ
ングボンドのトラップのためにトランジスタのオンオフ
比が低下することを防ぐことができたとともに、トラン
ジスタ内に過剰な水素が残って電気特性に悪影響を及ぼ
すことが防がれ、優れた半導体素子が得られる。
で、半導体層のダングリングボンドを水素により効率的
にターミネイトすることができた。このため、ダングリ
ングボンドのトラップのためにトランジスタのオンオフ
比が低下することを防ぐことができたとともに、トラン
ジスタ内に過剰な水素が残って電気特性に悪影響を及ぼ
すことが防がれ、優れた半導体素子が得られる。
【００４６】また、プロセス中のアニール等の併用しな
がらの水素化処理であるので、均一性も高く、水素プラ
ズマ処理を用いる場合と異なり、装置コストと均一性と
の両立が達成された。
がらの水素化処理であるので、均一性も高く、水素プラ
ズマ処理を用いる場合と異なり、装置コストと均一性と
の両立が達成された。
【図１】各種条件でアニールしたｐ−Ｓｉを用いたＴＦ
Ｔの電気特性図である。
Ｔの電気特性図である。
【図２】各種条件でアニールしたｐ−Ｓｉを用いたＴＦ
Ｔの電気特性図である。
Ｔの電気特性図である。
【図３】各種条件でアニールしたｐ−Ｓｉを用いたＴＦ
Ｔの電気特性図である。
Ｔの電気特性図である。
【図４】各種条件でアニールしたｐ−Ｓｉを用いたＴＦ
Ｔの電気特性図である。
Ｔの電気特性図である。
【図５】各種条件でアニールしたｐ−Ｓｉを用いたＴＦ
Ｔの電気特性図である。
Ｔの電気特性図である。
【図６】各種条件でアニールしたｐ−Ｓｉを用いたＴＦ
Ｔの電気特性図である。
Ｔの電気特性図である。
【図７】各種条件でアニールしたｐ−Ｓｉを用いたＴＦ
Ｔの電気特性図である。
Ｔの電気特性図である。
【図８】各種条件でアニールしたｐ−Ｓｉを用いたＴＦ
Ｔの電気特性図である。
Ｔの電気特性図である。
【図９】各種条件でアニールしたｐ−Ｓｉを用いたＴＦ
Ｔの電気特性図である。
Ｔの電気特性図である。
【図１０】本発明の実施例にかかるＴＦＴの製造方法を
示す工程断面図である。
示す工程断面図である。
【図１１】本発明の実施例にかかるＴＦＴの製造方法を
示す工程断面図である。
示す工程断面図である。
【図１２】本発明の実施例にかかるＴＦＴの製造方法を
示す工程断面図である。
示す工程断面図である。
【図１３】本発明の実施例にかかるＴＦＴの製造方法を
示す工程断面図である。
示す工程断面図である。
【図１４】本発明の実施例にかかるＴＦＴの製造方法を
示す工程断面図である。
示す工程断面図である。
【図１５】本発明の実施例にかかるＴＦＴの製造方法を
示す工程断面図である。
示す工程断面図である。
【図１６】本発明の実施例にかかるＴＦＴの製造方法を
示す工程断面図である。
示す工程断面図である。
【図１７】各種条件でアニールしたｐ−Ｓｉを用いたＴ
ＦＴの電気特性図である。
ＦＴの電気特性図である。
【図１８】各種条件でアニールしたｐ−Ｓｉを用いたＴ
ＦＴの電気特性図である。
ＦＴの電気特性図である。
【図１９】各種条件でアニールしたｐ−Ｓｉを用いたＴ
ＦＴの電気特性図である。
ＦＴの電気特性図である。
【図２０】各種条件でアニールしたｐ−Ｓｉを用いたＴ
ＦＴの電気特性図である。
ＦＴの電気特性図である。
【図２１】従来のＴＦＴの断面図である。
１０ 基板 １１ ゲート電極 １２ ゲート絶縁膜 １３ ｐ−Ｓｉ １４ 注入ストッパ １５ 層間絶縁膜 １６ ソース電極 １７ ドレイン電極 １８ 第２の層間絶縁膜
フロントページの続き (72)発明者 山田 努 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 (72)発明者 森本 佳宏 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 (72)発明者 米田 清 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内
Claims (7)
- 【請求項１】 半導体膜内に含有される水素原子の数
が、半導体膜内の不対結合手の数と同程度かそれよりも
少ないことを特徴とする半導体装置。 - 【請求項２】 前記半導体膜は多結晶シリコン膜であ
り、前記水素原子の濃度は、単位立方センチメートル当
たり５×１０の２０乗個以下であることを特徴とする請
求項１記載の半導体装置。 - 【請求項３】 基板上に、半導体膜を形成する工程と、 アニールにより半導体膜内の水素を離脱させて膜内の水
素濃度を減少させる工程と、を有し、 前記アニールの工程以降、半導体膜内に必要以上の水素
が侵入しないようにしたことを特徴とする半導体装置の
製造方法。 - 【請求項４】 基板上に、半導体膜を形成する工程と、 前記半導体膜が形成された基板上にプラズマＣＶＤによ
りシリコン窒化膜を形成する工程と、 前記シリコン窒化膜が形成された基板に熱アニールを施
す工程と、を有したことを特徴とする半導体装置の製造
方法。 - 【請求項５】 基板上に非晶質シリコン膜を形成する工
程と、 アニールにより前記非晶質シリコン膜に含まれた水素を
適量除去して膜内の水素濃度を減少させる工程と、 前記非晶質シリコン膜をアニールすることにより多結晶
シリコン膜を形成する工程と、 所定の形状に加工された前記多結晶シリコン膜を少なく
とも覆ってプラズマＣＶＤによりシリコン窒化膜を形成
する工程と、 前記多結晶シリコン膜及び前記シリコン窒化膜が形成さ
れた基板に熱アニールを施す工程と、 を有することを特徴とする半導体装置の製造方法。 - 【請求項６】 基板上にゲート電極を形成する工程と、 基板上に、前記ゲート電極を覆うゲート絶縁膜及び非晶
質シリコン膜を形成する工程と、 アニールにより前記非晶質シリコン膜に含まれた水素を
適量除去して膜内の水素濃度を減少させる工程と、 前記非晶質シリコン膜をアニールすることにより多結晶
シリコン膜を形成する工程と、 前記多結晶シリコン膜を所定の形状に形成する工程と、 前記多結晶シリコン膜の所定の領域に所定濃度の不純物
を含有した領域を形成する工程と、 所定の形状に加工された前記多結晶シリコン膜を少なく
とも覆ってプラズマＣＶＤによりシリコン窒化膜を形成
する工程と、 前記多結晶シリコン膜及び前記シリコン窒化膜が形成さ
れた基板に熱アニールを施す工程と、 前記所定の濃度の不純物を含有した領域上の前記シリコ
ン窒化膜を除去し、前記多結晶シリコン膜を露出させる
工程と、 前記シリコン窒化膜上にソース電極及びドレイン電極を
形成し、各々前記多結晶シリコン膜の所定の濃度の不純
物が含有された領域に接続する工程と、を有することを
特徴とする薄膜トランジスタの製造方法。 - 【請求項７】 前記熱アニールは３５０℃〜４００℃
で、１〜３時間行われることを特徴とする請求項７記載
の薄膜トランジスタの製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9078317A JPH10275913A (ja) | 1997-03-28 | 1997-03-28 | 半導体装置、半導体装置の製造方法及び薄膜トランジスタの製造方法 |
| KR1019980010778A KR100676330B1 (ko) | 1997-03-28 | 1998-03-27 | 반도체장치,반도체장치의제조방법및박막트랜지스터의제조방법 |
| US09/049,353 US6750086B2 (en) | 1997-03-28 | 1998-03-27 | Semiconductor device having a semiconductor thin film containing low concentration of unbound hydrogen atoms and method of manufacturing the same |
| US10/818,425 US7045818B2 (en) | 1997-03-28 | 2004-04-05 | Semiconductor device and method of manufacturing the same comprising thin film containing low concentration of hydrogen |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9078317A JPH10275913A (ja) | 1997-03-28 | 1997-03-28 | 半導体装置、半導体装置の製造方法及び薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10275913A true JPH10275913A (ja) | 1998-10-13 |
Family
ID=13658573
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9078317A Pending JPH10275913A (ja) | 1997-03-28 | 1997-03-28 | 半導体装置、半導体装置の製造方法及び薄膜トランジスタの製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US6750086B2 (ja) |
| JP (1) | JPH10275913A (ja) |
| KR (1) | KR100676330B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102349159A (zh) * | 2009-03-09 | 2012-02-08 | 株式会社半导体能源研究所 | 薄膜晶体管 |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6246070B1 (en) * | 1998-08-21 | 2001-06-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device provided with semiconductor circuit made of semiconductor element and method of fabricating the same |
| JP4493741B2 (ja) * | 1998-09-04 | 2010-06-30 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP4713752B2 (ja) * | 2000-12-28 | 2011-06-29 | 財団法人国際科学振興財団 | 半導体装置およびその製造方法 |
| JP3543968B1 (ja) * | 2003-01-31 | 2004-07-21 | 沖電気工業株式会社 | 半導体装置の製造方法 |
| KR100666552B1 (ko) * | 2004-06-30 | 2007-01-09 | 삼성에스디아이 주식회사 | 반도체 소자의 제조 방법 및 이 방법에 의하여 제조되는반도체 소자 |
| US20070161165A1 (en) * | 2006-01-12 | 2007-07-12 | Toppoly Optoelectronics Corp. | Systems and methods involving thin film transistors |
| WO2011132556A1 (en) * | 2010-04-23 | 2011-10-27 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
| US8895375B2 (en) * | 2010-06-01 | 2014-11-25 | Semiconductor Energy Laboratory Co., Ltd. | Field effect transistor and method for manufacturing the same |
| TWI538218B (zh) | 2010-09-14 | 2016-06-11 | 半導體能源研究所股份有限公司 | 薄膜電晶體 |
| KR20130136063A (ko) | 2012-06-04 | 2013-12-12 | 삼성디스플레이 주식회사 | 박막 트랜지스터, 이를 포함하는 박막 트랜지스터 표시판 및 그 제조 방법 |
| US9329336B2 (en) * | 2012-07-06 | 2016-05-03 | Micron Technology, Inc. | Method of forming a hermetically sealed fiber to chip connection |
| US9593414B2 (en) * | 2013-12-31 | 2017-03-14 | Intermolecular, Inc. | Hydrogenated amorphous silicon dielectric for superconducting devices |
| CN105097548A (zh) * | 2015-06-23 | 2015-11-25 | 京东方科技集团股份有限公司 | 氧化物薄膜晶体管、阵列基板及各自制备方法、显示装置 |
| CN109887933B (zh) * | 2019-02-27 | 2021-08-03 | 深圳市华星光电半导体显示技术有限公司 | 显示面板及其制作方法 |
| KR102933918B1 (ko) | 2021-10-27 | 2026-03-04 | 삼성디스플레이 주식회사 | 표시 장치 및 그 제조 방법 |
| CN115863369A (zh) * | 2022-11-15 | 2023-03-28 | 武汉新芯集成电路制造有限公司 | 半导体器件及其制造方法 |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2999271B2 (ja) | 1990-12-10 | 2000-01-17 | 株式会社半導体エネルギー研究所 | 表示装置 |
| KR930703707A (ko) * | 1991-01-30 | 1993-11-30 | 죤 죠셉 우르수 | 폴리실리콘 박막 트랜지스터 |
| JPH0824104B2 (ja) | 1991-03-18 | 1996-03-06 | 株式会社半導体エネルギー研究所 | 半導体材料およびその作製方法 |
| JPH04311038A (ja) * | 1991-04-09 | 1992-11-02 | Toshiba Corp | 薄膜トランジスタの製造方法 |
| US5545571A (en) | 1991-08-26 | 1996-08-13 | Semiconductor Energy Laboratory Co., Ltd. | Method of making TFT with anodic oxidation process using positive and negative voltages |
| JP3084842B2 (ja) * | 1991-09-25 | 2000-09-04 | ソニー株式会社 | 薄膜トランジスタ型半導体装置の製造方法 |
| US5387557A (en) | 1991-10-23 | 1995-02-07 | F. T. L. Co., Ltd. | Method for manufacturing semiconductor devices using heat-treatment vertical reactor with temperature zones |
| JPH05275699A (ja) | 1992-03-25 | 1993-10-22 | Toshiba Corp | 薄膜トランジスタおよびその製造方法 |
| US5899709A (en) | 1992-04-07 | 1999-05-04 | Semiconductor Energy Laboratory Co., Ltd. | Method for forming a semiconductor device using anodic oxidation |
| US5366926A (en) * | 1993-06-07 | 1994-11-22 | Xerox Corporation | Low temperature process for laser dehydrogenation and crystallization of amorphous silicon |
| US5571744A (en) * | 1993-08-27 | 1996-11-05 | National Semiconductor Corporation | Defect free CMOS process |
| JPH07142743A (ja) * | 1993-09-22 | 1995-06-02 | Sharp Corp | 薄膜トランジスタの製造方法 |
| US5529951A (en) * | 1993-11-02 | 1996-06-25 | Sony Corporation | Method of forming polycrystalline silicon layer on substrate by large area excimer laser irradiation |
| JP3312490B2 (ja) * | 1994-07-19 | 2002-08-05 | ソニー株式会社 | 薄膜トランジスタの製造方法 |
| JP3982844B2 (ja) | 1995-01-12 | 2007-09-26 | 株式会社日立国際電気 | 半導体製造装置及び半導体の製造方法 |
| JPH0926602A (ja) | 1995-07-12 | 1997-01-28 | Sony Corp | アクティブマトリクス表示装置 |
| JP3503427B2 (ja) | 1997-06-19 | 2004-03-08 | ソニー株式会社 | 薄膜トランジスタの製造方法 |
-
1997
- 1997-03-28 JP JP9078317A patent/JPH10275913A/ja active Pending
-
1998
- 1998-03-27 US US09/049,353 patent/US6750086B2/en not_active Expired - Lifetime
- 1998-03-27 KR KR1019980010778A patent/KR100676330B1/ko not_active Expired - Lifetime
-
2004
- 2004-04-05 US US10/818,425 patent/US7045818B2/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102349159A (zh) * | 2009-03-09 | 2012-02-08 | 株式会社半导体能源研究所 | 薄膜晶体管 |
| US8604481B2 (en) | 2009-03-09 | 2013-12-10 | Semiconductor Energy Co., Ltd. | Thin film transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| US6750086B2 (en) | 2004-06-15 |
| US20040183074A1 (en) | 2004-09-23 |
| KR100676330B1 (ko) | 2007-08-16 |
| US7045818B2 (en) | 2006-05-16 |
| US20020072157A1 (en) | 2002-06-13 |
| KR19980080800A (ko) | 1998-11-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7352003B2 (en) | Electro-optical device having thin film transistor with LDD region | |
| US6864127B2 (en) | Semiconductor device and method of fabricating the same | |
| US6160268A (en) | Semiconductor device and manufacturing method thereof | |
| KR100676330B1 (ko) | 반도체장치,반도체장치의제조방법및박막트랜지스터의제조방법 | |
| US6924874B2 (en) | Method of forming a liquid crystal display | |
| TW200423408A (en) | Low temperature poly-Si thin film transistor and method of manufacturing the same | |
| JPH06291315A (ja) | 半導体装置とその作製方法 | |
| JP2585158B2 (ja) | 半導体装置の作成方法 | |
| JPH1184418A (ja) | 表示装置 | |
| JPH10189998A (ja) | 表示用薄膜半導体装置及びその製造方法 | |
| US6124153A (en) | Method for manufacturing a polysilicon TFT with a variable thickness gate oxide | |
| JP3942699B2 (ja) | 半導体装置の作製方法 | |
| JP3942701B2 (ja) | 表示装置の作製方法 | |
| JP4761616B2 (ja) | 半導体装置の作製方法 | |
| KR20030038835A (ko) | Ｌｃｄ용 결정질 실리콘 박막트랜지스터 패널 및 제작 방법 | |
| JP4257482B2 (ja) | 薄膜トランジスタ及びその製造方法並びにこれを用いた回路及び液晶表示装置 | |
| JP4402065B2 (ja) | 半導体装置の作製方法 | |
| JPH0964365A (ja) | 薄膜トランジスタの製造方法 | |
| CN1540729A (zh) | 低温多晶硅薄膜晶体管及其制造方法 | |
| JP2648788B2 (ja) | 絶縁ゲート型電界効果半導体装置 | |
| JPH10275916A (ja) | 半導体装置の製造方法 | |
| JPH10189997A (ja) | 薄膜半導体装置の製造方法 | |
| KR20060021188A (ko) | 다결정 박막 트랜지스터 및 이의 제조방법 | |
| KR100531556B1 (ko) | 반도체장치제조방법 | |
| JPH0982966A (ja) | 半導体装置及び両面ゲート薄膜トランジスタ製造方法 |