JPH10275914A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH10275914A JPH10275914A JP9079381A JP7938197A JPH10275914A JP H10275914 A JPH10275914 A JP H10275914A JP 9079381 A JP9079381 A JP 9079381A JP 7938197 A JP7938197 A JP 7938197A JP H10275914 A JPH10275914 A JP H10275914A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- channel
- gate
- mosfet
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
- H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
- H10D30/6733—Multi-gate TFTs
- H10D30/6734—Multi-gate TFTs having gate electrodes arranged on both top and bottom sides of the channel, e.g. dual-gate TFTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/201—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates the substrates comprising an insulating layer on a semiconductor body, e.g. SOI
Landscapes
- Thin Film Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 ＭＯＳ電界効果トランジスタ（ＦＥＴ）のチ
ャネル長の微細化を容易にし、レイアウト面積の低減、
及び論理回路の集積度向上を図る。 【解決手段】 ＳＯＩ基板の絶縁体層上のシリコン層に
ゲート１０１、その上部のポリシリコン層にチャネル領
域１０３とソースまたはドレイン領域１０４を形成する
ことによりＭＯＳＦＥＴを構成し、チャネル長の短いＭ
ＯＳＦＥＴの製造を容易化する。また、前記ＭＯＳＦＥ
Ｔを従来のＳＯＩ ＭＯＳＦＥＴと同一基板上に形成し
て回路を構成することにより、回路ブロック内の金属配
線領域を低減し、素子の集積度を向上させる。
ャネル長の微細化を容易にし、レイアウト面積の低減、
及び論理回路の集積度向上を図る。 【解決手段】 ＳＯＩ基板の絶縁体層上のシリコン層に
ゲート１０１、その上部のポリシリコン層にチャネル領
域１０３とソースまたはドレイン領域１０４を形成する
ことによりＭＯＳＦＥＴを構成し、チャネル長の短いＭ
ＯＳＦＥＴの製造を容易化する。また、前記ＭＯＳＦＥ
Ｔを従来のＳＯＩ ＭＯＳＦＥＴと同一基板上に形成し
て回路を構成することにより、回路ブロック内の金属配
線領域を低減し、素子の集積度を向上させる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特にＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｒａ
ｔｏｒ）基板を用いたＭＯＳＦＥＴのデバイス構造に関
する。
し、特にＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｒａ
ｔｏｒ）基板を用いたＭＯＳＦＥＴのデバイス構造に関
する。
【０００２】
【従来の技術】まず、絶縁体層上に形成された薄膜電界
効果型ＭＯＳトランジスタ（以下、ＭＯＳＦＥＴと記
す）の基本構造を図１３及び図１４を用いて説明する。
図１３は、従来のＳＯＩ基板上に形成されたＮチャネル
型ＭＯＳＦＥＴを示す平面図であり、図１４は、図１３
のＥ−Ｅ’線断面図である。
効果型ＭＯＳトランジスタ（以下、ＭＯＳＦＥＴと記
す）の基本構造を図１３及び図１４を用いて説明する。
図１３は、従来のＳＯＩ基板上に形成されたＮチャネル
型ＭＯＳＦＥＴを示す平面図であり、図１４は、図１３
のＥ−Ｅ’線断面図である。
【０００３】図１３には、ゲート１３０１を形成するポ
リシリコン装置と活性領域１３０２を形成するシリコン
層との２つのパターンが示されている。活性領域１３０
２には、チャネル領域１３０３とソースまたはドレイン
拡散層１３０４とが形成されている。
リシリコン装置と活性領域１３０２を形成するシリコン
層との２つのパターンが示されている。活性領域１３０
２には、チャネル領域１３０３とソースまたはドレイン
拡散層１３０４とが形成されている。
【０００４】図１４には、図１３のＮチャネル型ＭＯＳ
ＦＥＴがシリコン基板１４０１と埋込酸化膜１４０２の
上部に形成されていることが示されている。埋込酸化膜
１４０２上には、チャネル領域１３０３とソースまたは
ドレイン拡散層１３０４からなる活性領域と、ＬＯＣＯ
Ｓ層（ＬＯＣａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌ
ｉｃｏｎ）１４０３が形成されている。活性領域１３０
２は、ＬＯＣＯＳ層１４０３と埋込酸化膜１４０２によ
り他の活性領域と電気的に分離されている。また、チャ
ネル領域１３０３上には、ゲート酸化膜１４０４を介し
てゲート１３０１が形成され、ゲート１３０１の両側面
には、サイドウォール１４０５が形成されている。
ＦＥＴがシリコン基板１４０１と埋込酸化膜１４０２の
上部に形成されていることが示されている。埋込酸化膜
１４０２上には、チャネル領域１３０３とソースまたは
ドレイン拡散層１３０４からなる活性領域と、ＬＯＣＯ
Ｓ層（ＬＯＣａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌ
ｉｃｏｎ）１４０３が形成されている。活性領域１３０
２は、ＬＯＣＯＳ層１４０３と埋込酸化膜１４０２によ
り他の活性領域と電気的に分離されている。また、チャ
ネル領域１３０３上には、ゲート酸化膜１４０４を介し
てゲート１３０１が形成され、ゲート１３０１の両側面
には、サイドウォール１４０５が形成されている。
【０００５】図１４において、ソースまたはドレインの
拡散層１３０４は、ゲート１３０１のパターニング、サ
イドウォール１４０５の形成後の不純物イオン注入によ
り形成される。このイオン注入は、ゲート１３０１とサ
イドウォール１４０５をマスクとしてセルフアラインで
行われるため、トランジスタの性能を決定するチャネル
長（Ｌ）は、これらゲート１３０１とサイドウォール１
４０５の微細加工精度でほぼ決定される。
拡散層１３０４は、ゲート１３０１のパターニング、サ
イドウォール１４０５の形成後の不純物イオン注入によ
り形成される。このイオン注入は、ゲート１３０１とサ
イドウォール１４０５をマスクとしてセルフアラインで
行われるため、トランジスタの性能を決定するチャネル
長（Ｌ）は、これらゲート１３０１とサイドウォール１
４０５の微細加工精度でほぼ決定される。
【０００６】ゲート１３０１のパターンは通常、ゲー
ト電極（ポリシリコン）層成長、フォトレジスト塗
布、フォトレジストのパターニング、ゲート電極層
のエッチングという工程を経て形成される。この工程の
中でゲート長を決定するのは、フォトレジストのパタ
ーニングと、ゲート電極層のエッチングとの２工程で
ある。
ト電極（ポリシリコン）層成長、フォトレジスト塗
布、フォトレジストのパターニング、ゲート電極層
のエッチングという工程を経て形成される。この工程の
中でゲート長を決定するのは、フォトレジストのパタ
ーニングと、ゲート電極層のエッチングとの２工程で
ある。
【０００７】現在、ゲート長としては、０．３５μｍレ
ベルのデバイスが製品化されているが、今後ゲート長が
短くなるにつれて、これらの工程の加工精度の確保が困
難さを増してくる。ただし、これはＳＯＩ ＭＯＳＦＥ
Ｔ特有の問題点ではなく、バルクＭＯＳＦＥＴと共通の
問題点である。
ベルのデバイスが製品化されているが、今後ゲート長が
短くなるにつれて、これらの工程の加工精度の確保が困
難さを増してくる。ただし、これはＳＯＩ ＭＯＳＦＥ
Ｔ特有の問題点ではなく、バルクＭＯＳＦＥＴと共通の
問題点である。
【０００８】図１５は、従来のＳＯＩ基板上に形成され
たＭＯＳＦＥＴによりラッチ回路を構成した場合のレイ
アウト図であり、図１６は図１５のＦ−Ｆ’線断面図で
ある。また、図１５で構成されたラッチ回路の等価回路
を図７に示す。
たＭＯＳＦＥＴによりラッチ回路を構成した場合のレイ
アウト図であり、図１６は図１５のＦ−Ｆ’線断面図で
ある。また、図１５で構成されたラッチ回路の等価回路
を図７に示す。
【０００９】図１５には、活性領域１５０５ａ，ｂ，ゲ
ート１５０４ａ，ｂ，コンタクト１５０６，配線層が示
されている。図１５の配線層のうち、電源線１５０１と
接地線１５０２は、図７の電源７０１、接地７０２にそ
れぞれ対応し、信号配線１５０３ａ，ｂは、図７の信号
端子７０５ａ，ｂに接続される信号配線にそれぞれ対応
している。
ート１５０４ａ，ｂ，コンタクト１５０６，配線層が示
されている。図１５の配線層のうち、電源線１５０１と
接地線１５０２は、図７の電源７０１、接地７０２にそ
れぞれ対応し、信号配線１５０３ａ，ｂは、図７の信号
端子７０５ａ，ｂに接続される信号配線にそれぞれ対応
している。
【００１０】図１６には、シリコン基板１６０１と埋込
酸化膜１６０２の上部に、インバータ回路を構成する図
７のＰチャネル型ＭＯＳＦＥＴ７０３ｂとＮチャネル型
ＭＯＳＦＥＴ７０４ｂが形成されている部分が示されて
いる。これらＭＯＳＦＥＴの上部は絶縁膜１６１１で覆
われ、さらに電源線１５０１、接地線１５０２と信号線
１５０３ｂが配されている。図７のＰチャネル型ＭＯＳ
ＦＥＴ７０３ｂは、図１６におけるゲート１５０４ｂと
ｐ+拡散層１６０７ａ，ｂ、チャネル領域１６０９によ
って構成され、図７のＮチャネル型ＭＯＳＦＥＴ７０４
ｂは、図１６におけるゲート１５０４ｂとｎ+拡散層１
６０８ａ，ｂ、チャネル領域１６１０によって構成され
ている。
酸化膜１６０２の上部に、インバータ回路を構成する図
７のＰチャネル型ＭＯＳＦＥＴ７０３ｂとＮチャネル型
ＭＯＳＦＥＴ７０４ｂが形成されている部分が示されて
いる。これらＭＯＳＦＥＴの上部は絶縁膜１６１１で覆
われ、さらに電源線１５０１、接地線１５０２と信号線
１５０３ｂが配されている。図７のＰチャネル型ＭＯＳ
ＦＥＴ７０３ｂは、図１６におけるゲート１５０４ｂと
ｐ+拡散層１６０７ａ，ｂ、チャネル領域１６０９によ
って構成され、図７のＮチャネル型ＭＯＳＦＥＴ７０４
ｂは、図１６におけるゲート１５０４ｂとｎ+拡散層１
６０８ａ，ｂ、チャネル領域１６１０によって構成され
ている。
【００１１】Ｐチャネル型ＭＯＳＦＥＴ７０３ｂのソー
スとなるｐ+拡散層１６０７ａには、電源線１５０１か
らコンタクト１５０６を介して電源電位が与えられ、Ｎ
チャネル型ＭＯＳＦＥＴ７０４ｂのソースとなるｎ+拡
散層１６０８ｂには、接地線１５０２からコンタクト１
５０６を通じて接地電位が与えられている。図１６のゲ
ート１５０４ｂと拡散層１６０７ａ，ｂ、１６０８ａ，
ｂの上部には、層抵抗低減のためシリサイド層１６０６
が形成されており、前記Ｐチャネル型ＭＯＳＦＥＴ７０
３ｂのドレインとなるｐ+拡散層１６０７ｂと、Ｎチャ
ネル型ＭＯＳＦＥＴ７０４ｂのドレインとなるｎ+拡散
層１６０８ａは、シリサイド層１６０６によって接続さ
れている。以上のような接続と電位供給により、図７の
チャネル型ＭＯＳＦＥＴ７０３ｂとＮチャネル型ＭＯＳ
ＦＥＴ７０４ｂからなるインバータが形成される。
スとなるｐ+拡散層１６０７ａには、電源線１５０１か
らコンタクト１５０６を介して電源電位が与えられ、Ｎ
チャネル型ＭＯＳＦＥＴ７０４ｂのソースとなるｎ+拡
散層１６０８ｂには、接地線１５０２からコンタクト１
５０６を通じて接地電位が与えられている。図１６のゲ
ート１５０４ｂと拡散層１６０７ａ，ｂ、１６０８ａ，
ｂの上部には、層抵抗低減のためシリサイド層１６０６
が形成されており、前記Ｐチャネル型ＭＯＳＦＥＴ７０
３ｂのドレインとなるｐ+拡散層１６０７ｂと、Ｎチャ
ネル型ＭＯＳＦＥＴ７０４ｂのドレインとなるｎ+拡散
層１６０８ａは、シリサイド層１６０６によって接続さ
れている。以上のような接続と電位供給により、図７の
チャネル型ＭＯＳＦＥＴ７０３ｂとＮチャネル型ＭＯＳ
ＦＥＴ７０４ｂからなるインバータが形成される。
【００１２】図１５の活性領域１５０５ａとゲート１５
０４ａの部分には、同様の構成で図７のＰチャネル型Ｍ
ＯＳＦＥＴ７０３ａとＮチャネル型ＭＯＳＦＥＴ７０４
ａからなるインバータが形成される。図１５において、
信号配線１５０３ａ，ｂは、それぞれ図７の信号端子７
０５ａ，ｂに接続する信号配線に対応しているので、図
１５のレイアウトにより図７のラッチ回路が構成されて
いる。
０４ａの部分には、同様の構成で図７のＰチャネル型Ｍ
ＯＳＦＥＴ７０３ａとＮチャネル型ＭＯＳＦＥＴ７０４
ａからなるインバータが形成される。図１５において、
信号配線１５０３ａ，ｂは、それぞれ図７の信号端子７
０５ａ，ｂに接続する信号配線に対応しているので、図
１５のレイアウトにより図７のラッチ回路が構成されて
いる。
【００１３】図１５に示されるレイアウトのように、従
来のＳＯＩ ＭＯＳＦＥＴで回路を構成すると、拡散層
とゲートとの接続には、金属配線が必要となるため、レ
イアウト面積が増加し、素子の集積度が劣化する。この
点も、ＳＯＩ ＭＯＳＦＥＴ特有の問題点ではなく、バ
ルクＭＯＳＦＥＴと共通の問題点である。
来のＳＯＩ ＭＯＳＦＥＴで回路を構成すると、拡散層
とゲートとの接続には、金属配線が必要となるため、レ
イアウト面積が増加し、素子の集積度が劣化する。この
点も、ＳＯＩ ＭＯＳＦＥＴ特有の問題点ではなく、バ
ルクＭＯＳＦＥＴと共通の問題点である。
【００１４】また従来のＳＯＩ ＭＯＳＦＥＴ構造とし
ては、図１４のＭＯＳＦＥＴの埋込酸化膜の下部にも高
濃度不純物領域またはゲート電極を設けた、図１７のよ
うな構造が知られている。図１７は、特開平７−１０６
５７９号公報に記載のＳＯＩＭＯＳＦＥＴ構造であり、
図１８は図１７のＧ−Ｇ’線断面図である。
ては、図１４のＭＯＳＦＥＴの埋込酸化膜の下部にも高
濃度不純物領域またはゲート電極を設けた、図１７のよ
うな構造が知られている。図１７は、特開平７−１０６
５７９号公報に記載のＳＯＩＭＯＳＦＥＴ構造であり、
図１８は図１７のＧ−Ｇ’線断面図である。
【００１５】図１７には、ゲート１７０１を形成するポ
リシリコン層、活性領域１７０２を形成するシリコン
層、Ｎウェル１７０５、ウェルコンタクト１７０７、配
線１７０６が示されている。活性領域には、チャネル領
域１７０３とソースまたはドレイン拡散層１７０４が形
成されている。
リシリコン層、活性領域１７０２を形成するシリコン
層、Ｎウェル１７０５、ウェルコンタクト１７０７、配
線１７０６が示されている。活性領域には、チャネル領
域１７０３とソースまたはドレイン拡散層１７０４が形
成されている。
【００１６】図１８には、図１７のＮチャネル型ＭＯＳ
ＦＥＴがＰ型シリコン基板１８０１とＮウェル１７０
５、埋込酸化膜１８０２の上部に形成されていることが
示されている。埋込酸化膜１８０２上には、チャネル領
域１７０３とソースまたはドレイン拡散層１７０４から
なる活性領域と、ＬＯＣＯＳ層１８０３が形成されてい
る。また、チャネル領域１７０３上には、ゲート酸化膜
１８０４を介してゲート１７０１が形成され、前記ゲー
ト１７０１の両側面には、サイドウォール１８０５が形
成されている。
ＦＥＴがＰ型シリコン基板１８０１とＮウェル１７０
５、埋込酸化膜１８０２の上部に形成されていることが
示されている。埋込酸化膜１８０２上には、チャネル領
域１７０３とソースまたはドレイン拡散層１７０４から
なる活性領域と、ＬＯＣＯＳ層１８０３が形成されてい
る。また、チャネル領域１７０３上には、ゲート酸化膜
１８０４を介してゲート１７０１が形成され、前記ゲー
ト１７０１の両側面には、サイドウォール１８０５が形
成されている。
【００１７】図１７及び図１８において、ＭＯＳＦＥＴ
下部に形成されたＮウェル１７０５には、配線１７０６
からウェルコンタクト１７０７を通じて電位が与えられ
る。このＮウェル１７０５は、通常バックゲートと呼ば
れる。このバックゲートの電位により、ＭＯＳＦＥＴの
しきい値電圧を制御し、高速動作と待機時のリーク電流
削減を図ることが可能となる。
下部に形成されたＮウェル１７０５には、配線１７０６
からウェルコンタクト１７０７を通じて電位が与えられ
る。このＮウェル１７０５は、通常バックゲートと呼ば
れる。このバックゲートの電位により、ＭＯＳＦＥＴの
しきい値電圧を制御し、高速動作と待機時のリーク電流
削減を図ることが可能となる。
【００１８】しかしながら、図１７及び１８の構造を製
造する場合、図１４及び図１５のような通常のＳＯＩ
ＭＯＳＦＥＴプロセスにおいて、Ｎウェルとウェルコン
タクトを作製するプロセスの増加を招いていた。また図
１７及び図１８の構造では、ソースまたはドレイン拡散
層１７０４とＮウェル１７０５の間に寄生容量が加わる
ため、回路動作速度が劣化する。
造する場合、図１４及び図１５のような通常のＳＯＩ
ＭＯＳＦＥＴプロセスにおいて、Ｎウェルとウェルコン
タクトを作製するプロセスの増加を招いていた。また図
１７及び図１８の構造では、ソースまたはドレイン拡散
層１７０４とＮウェル１７０５の間に寄生容量が加わる
ため、回路動作速度が劣化する。
【００１９】
【発明が解決しようとする課題】第１の問題点は、従来
のＭＯＳＦＥＴではゲート電極の加工精度によりゲート
長が決定されるという点にある。
のＭＯＳＦＥＴではゲート電極の加工精度によりゲート
長が決定されるという点にある。
【００２０】その理由は、ソースまたはドレイン拡散層
を形成する不純物イオン注入は、ゲートとサイドウォー
ルをマスクとしてセルフアラインで行われるためであ
る。
を形成する不純物イオン注入は、ゲートとサイドウォー
ルをマスクとしてセルフアラインで行われるためであ
る。
【００２１】第２の問題点は、従来のＭＯＳＦＥＴで回
路を構成した場合、レイアウト面積が増加し、素子の集
積度が劣化するという点にある。
路を構成した場合、レイアウト面積が増加し、素子の集
積度が劣化するという点にある。
【００２２】その理由は、ソースまたはドレイン拡散層
とゲートの接続には金属配線層を使用するためである。
とゲートの接続には金属配線層を使用するためである。
【００２３】第３の問題点は、従来のバックゲートを有
するＳＯＩ ＭＯＳＦＥＴでは製造上のプロセス増加を
招くという点にある。
するＳＯＩ ＭＯＳＦＥＴでは製造上のプロセス増加を
招くという点にある。
【００２４】その理由は、通常のＳＯＩ ＭＯＳＦＥＴ
の製造プロセスに加えて、埋込酸化膜下にバックゲート
を形成する工程と、このバックゲートと金属配線を接続
するためのコンタクトを形成する工程が必要になるため
である。
の製造プロセスに加えて、埋込酸化膜下にバックゲート
を形成する工程と、このバックゲートと金属配線を接続
するためのコンタクトを形成する工程が必要になるため
である。
【００２５】本発明の目的は、ＭＯＳ電界効果トランジ
スタ（ＦＥＴ）のチャネル長の微細化を容易にし、レイ
アウト面積の低減、及び論理回路の集積度向上を図る半
導体装置を提供することにある。
スタ（ＦＥＴ）のチャネル長の微細化を容易にし、レイ
アウト面積の低減、及び論理回路の集積度向上を図る半
導体装置を提供することにある。
【００２６】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置は、ＭＯＳ電界効果型トラ
ンジスタを有する半導体装置であって、ＭＯＳ電界効果
型トランジスタは、ゲート電極、チャネル領域、ソース
領域及びドレイン領域から構成されたものであり、前記
ゲート電極は、半導体基板上の第１の絶縁体層上に形成
された第１の半導体層にて構成されたものであり、前記
チャネル領域、ソース領域及びドレイン領域は、前記第
１の半導体層上に絶縁体層を介して形成された第２の半
導体層にて構成されたものである。
め、本発明に係る半導体装置は、ＭＯＳ電界効果型トラ
ンジスタを有する半導体装置であって、ＭＯＳ電界効果
型トランジスタは、ゲート電極、チャネル領域、ソース
領域及びドレイン領域から構成されたものであり、前記
ゲート電極は、半導体基板上の第１の絶縁体層上に形成
された第１の半導体層にて構成されたものであり、前記
チャネル領域、ソース領域及びドレイン領域は、前記第
１の半導体層上に絶縁体層を介して形成された第２の半
導体層にて構成されたものである。
【００２７】また金属配線を有し、金属配線は、前記第
２の半導体層に形成されたチャネル領域上に絶縁膜を介
して該チャネル領域を覆うように配置されたものであ
る。
２の半導体層に形成されたチャネル領域上に絶縁膜を介
して該チャネル領域を覆うように配置されたものであ
る。
【００２８】また本発明に係る半導体装置は、第１のＭ
ＯＳ電界効果型トランジスタと、第２のＭＯＳ電界効果
型トランジスタとを有する半導体装置であって、前記Ｍ
ＯＳ電界効果型トランジスタは、同一基板上に形成さ
れ、各々ゲート電極、チャネル領域、ソース領域及びド
レイン領域から構成されたものであり、前記第１のＭＯ
Ｓ電界効果型トランジスタのゲート電極は、半導体基板
上の第１の絶縁体層上に形成された第１の半導体層にて
構成されたものであり、前記第１のＭＯＳ電界効果型ト
ランジスタのチャネル領域、ソース領域及びドレイン領
域は、前記第１の半導体層上に絶縁体層を介して形成さ
れた第２の半導体層にて構成されたものであり、前記第
２のＭＯＳ電界効果型トランジスタのゲート電極は、前
記第２の半導体層にて構成されたものであり、前記第２
のＭＯＳ電界効果型トランジスタのチャネル領域、ソー
ス領域及びドレイン領域は、第１の半導体層にて構成さ
れたものである。
ＯＳ電界効果型トランジスタと、第２のＭＯＳ電界効果
型トランジスタとを有する半導体装置であって、前記Ｍ
ＯＳ電界効果型トランジスタは、同一基板上に形成さ
れ、各々ゲート電極、チャネル領域、ソース領域及びド
レイン領域から構成されたものであり、前記第１のＭＯ
Ｓ電界効果型トランジスタのゲート電極は、半導体基板
上の第１の絶縁体層上に形成された第１の半導体層にて
構成されたものであり、前記第１のＭＯＳ電界効果型ト
ランジスタのチャネル領域、ソース領域及びドレイン領
域は、前記第１の半導体層上に絶縁体層を介して形成さ
れた第２の半導体層にて構成されたものであり、前記第
２のＭＯＳ電界効果型トランジスタのゲート電極は、前
記第２の半導体層にて構成されたものであり、前記第２
のＭＯＳ電界効果型トランジスタのチャネル領域、ソー
ス領域及びドレイン領域は、第１の半導体層にて構成さ
れたものである。
【００２９】また金属配線を有し、金属配線は、前記第
１の半導体層をゲート電極とするＭＯＳ電界効果型トラ
ンジスタの、第２の半導体層に形成されたチャネル領域
上に、絶縁膜を介して該チャネル領域を覆うようにされ
たものである。
１の半導体層をゲート電極とするＭＯＳ電界効果型トラ
ンジスタの、第２の半導体層に形成されたチャネル領域
上に、絶縁膜を介して該チャネル領域を覆うようにされ
たものである。
【００３０】また前記基板は、ＳＯＩ（Ｓｉｌｉｃｏｎ
Ｏｎ Ｉｎｓｕｒａｔｏｒ）基板を用いたものであ
る。
Ｏｎ Ｉｎｓｕｒａｔｏｒ）基板を用いたものであ
る。
【００３１】
【作用】ＳＯＩ基板の絶縁体層上のシリコン層にゲー
ト、その上部のポリシリコン層にチャネル領域とソース
またはドレイン領域をそれぞれ形成してＭＯＳＦＥＴを
構成することにより、チャネル長の短いＭＯＳＦＥＴ
（電界効果型トランジスタ）とすることが可能となり、
チャネル長の短いＭＯＳＦＥＴの製造を容易化すること
が可能となる。
ト、その上部のポリシリコン層にチャネル領域とソース
またはドレイン領域をそれぞれ形成してＭＯＳＦＥＴを
構成することにより、チャネル長の短いＭＯＳＦＥＴ
（電界効果型トランジスタ）とすることが可能となり、
チャネル長の短いＭＯＳＦＥＴの製造を容易化すること
が可能となる。
【００３２】また、前記ＭＯＳＦＥＴを従来のＳＯＩ
ＭＯＳＦＥＴと同一基板上に形成して回路を構成するこ
とにより、回路ブロック内の金属配線領域を低減し、素
子の集積度を向上することが可能となる。
ＭＯＳＦＥＴと同一基板上に形成して回路を構成するこ
とにより、回路ブロック内の金属配線領域を低減し、素
子の集積度を向上することが可能となる。
【００３３】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００３４】（実施形態１）図１は、本発明の実施形態
１に係るＳＯＩ基板上に形成されたＮチャネル型ＭＯＳ
ＦＥＴを示す平面図であり、図２は、図１のＡ−Ａ’線
断面図である。
１に係るＳＯＩ基板上に形成されたＮチャネル型ＭＯＳ
ＦＥＴを示す平面図であり、図２は、図１のＡ−Ａ’線
断面図である。
【００３５】図１において、ＳＯＩ基板上には、Ｎチャ
ネル型ＭＯＳＦＥＴ（電界効果型トランジスタ）のゲー
ト１０１を形成するシリコン層と、活性領域１０２を形
成するポリシリコン層との２つのパターンを形成してい
る。活性領域には、Ｎチャネル型ＭＯＳＦＥＴ（電界効
果型トランジスタ）のチャネル領域１０３とソースまた
はドレイン拡散層１０４が形成されている。
ネル型ＭＯＳＦＥＴ（電界効果型トランジスタ）のゲー
ト１０１を形成するシリコン層と、活性領域１０２を形
成するポリシリコン層との２つのパターンを形成してい
る。活性領域には、Ｎチャネル型ＭＯＳＦＥＴ（電界効
果型トランジスタ）のチャネル領域１０３とソースまた
はドレイン拡散層１０４が形成されている。
【００３６】図１に示すＮチャネル型ＭＯＳＦＥＴは、
図２に示すように従来のＳＯＩ ＭＯＳＦＥＴと同様、
シリコン基板２０１と埋込酸化膜２０２の上部に形成さ
れている。埋込酸化膜２０２上には、シリコン層で形成
されたゲート１０１と、ＬＯＣＯＳ層２０３が形成され
ている。さらにゲート１０１上部には、ゲート酸化膜２
０４と、チャネル領域１０３とソースまたはドレイン拡
散層１０４からなるポリシリコンで形成された活性領域
が形成されている。
図２に示すように従来のＳＯＩ ＭＯＳＦＥＴと同様、
シリコン基板２０１と埋込酸化膜２０２の上部に形成さ
れている。埋込酸化膜２０２上には、シリコン層で形成
されたゲート１０１と、ＬＯＣＯＳ層２０３が形成され
ている。さらにゲート１０１上部には、ゲート酸化膜２
０４と、チャネル領域１０３とソースまたはドレイン拡
散層１０４からなるポリシリコンで形成された活性領域
が形成されている。
【００３７】図２において、ソースまたはドレイン拡散
層１０４は、活性領域１０２となるポリシリコンのパタ
ーニング後に、フォトレジストをマスクとした不純物イ
オン注入により形成される。
層１０４は、活性領域１０２となるポリシリコンのパタ
ーニング後に、フォトレジストをマスクとした不純物イ
オン注入により形成される。
【００３８】従って、本発明の実施形態１に係るＳＯＩ
ＭＯＳＦＥＴの場合、主にチャネル長を決定する工程
は、上述したフォトレジストをパターニングする工程だ
けとなる。
ＭＯＳＦＥＴの場合、主にチャネル長を決定する工程
は、上述したフォトレジストをパターニングする工程だ
けとなる。
【００３９】一方、図１３に示される従来のＳＯＩ Ｍ
ＯＳＦＥＴにおいては、チャネル長の決定に大きな影響
を与える工程は前述のように、ゲートパターンのフォ
トレジストのパターニング、ゲート電極層のエッチン
グ、サイドウォール形成の３工程がある。
ＯＳＦＥＴにおいては、チャネル長の決定に大きな影響
を与える工程は前述のように、ゲートパターンのフォ
トレジストのパターニング、ゲート電極層のエッチン
グ、サイドウォール形成の３工程がある。
【００４０】このように、本発明の実施形態１に係るＭ
ＯＳＦＥＴにおいて、チャネル長の決定に大きな影響を
与える製造工程が少ないため、従来例よりもチャネル長
の短いトランジスタの製造が容易となる。今後、ゲート
長の微細化が進むにつれ、この点に関して本発明の優位
性が増す。
ＯＳＦＥＴにおいて、チャネル長の決定に大きな影響を
与える製造工程が少ないため、従来例よりもチャネル長
の短いトランジスタの製造が容易となる。今後、ゲート
長の微細化が進むにつれ、この点に関して本発明の優位
性が増す。
【００４１】（実施形態２）次に、本発明の実施形態２
を図３、図４、図５を用いて説明する。図３は、本発明
の実施形態２に係るＳＯＩ ＭＯＳＦＥＴと従来のＳＯ
ＩＭＯＳＦＥＴとを同一基板上に形成し、これらを組み
合わせて遅延回路を構成した場合を示すレイアウト図で
ある。図４は、図３のＢ−Ｂ’線断面図、図５は、図３
で構成される遅延回路の等価回路図である。
を図３、図４、図５を用いて説明する。図３は、本発明
の実施形態２に係るＳＯＩ ＭＯＳＦＥＴと従来のＳＯ
ＩＭＯＳＦＥＴとを同一基板上に形成し、これらを組み
合わせて遅延回路を構成した場合を示すレイアウト図で
ある。図４は、図３のＢ−Ｂ’線断面図、図５は、図３
で構成される遅延回路の等価回路図である。
【００４２】図３において、ＳＯＩ基板には、シリコン
層３０６、３０８、ポリシリコン層３０５、３０７、３
０９、コンタクト３１０、配線層を形成している。図３
に示す配線層のうち、電源線３０１と接地線３０２は図
５の電源５０１、接地５０２にそれぞれ対応し、信号配
線３０３、３０４は、それぞれ図５の入力端子５０３と
出力端子５０４に接続される信号配線に対応している。
層３０６、３０８、ポリシリコン層３０５、３０７、３
０９、コンタクト３１０、配線層を形成している。図３
に示す配線層のうち、電源線３０１と接地線３０２は図
５の電源５０１、接地５０２にそれぞれ対応し、信号配
線３０３、３０４は、それぞれ図５の入力端子５０３と
出力端子５０４に接続される信号配線に対応している。
【００４３】図４において、シリコン基板４０１と埋込
酸化膜４０２の上部には、インバータ回路を構成する図
５のＰチャネル型ＭＯＳＦＥＴ５０５ｂとＮチャネル型
ＭＯＳＦＥＴ５０６ｂが形成されている。これらＭＯＳ
ＦＥＴの上部は絶縁膜４１０で覆われ、さらに電源線３
０１と接地線３０２が配されている。
酸化膜４０２の上部には、インバータ回路を構成する図
５のＰチャネル型ＭＯＳＦＥＴ５０５ｂとＮチャネル型
ＭＯＳＦＥＴ５０６ｂが形成されている。これらＭＯＳ
ＦＥＴの上部は絶縁膜４１０で覆われ、さらに電源線３
０１と接地線３０２が配されている。
【００４４】さらに図４において、図５のＰチャネル型
ＭＯＳＦＥＴ５０３ｂは、シリコン層で形成されたゲー
ト３０６と、ポリシリコン層に形成されたＰ+拡散層４
０５ａ，ｂ、チャネル領域４０７によって構成されてい
る。同様に図４において、図５のＮチャネル型ＭＯＳＦ
ＥＴ５０６ｂは、シリコン層で形成されたゲート３０６
都ポリシリコン層に形成されたｎ+拡散層４０６ａ，
ｂ、チャネル領域４０８によって構成されている。
ＭＯＳＦＥＴ５０３ｂは、シリコン層で形成されたゲー
ト３０６と、ポリシリコン層に形成されたＰ+拡散層４
０５ａ，ｂ、チャネル領域４０７によって構成されてい
る。同様に図４において、図５のＮチャネル型ＭＯＳＦ
ＥＴ５０６ｂは、シリコン層で形成されたゲート３０６
都ポリシリコン層に形成されたｎ+拡散層４０６ａ，
ｂ、チャネル領域４０８によって構成されている。
【００４５】Ｐチャネル型ＭＯＳＦＥＴ５０５ｂのソー
スとなるｎ+拡散層４０５ａには、電源線３０１からコ
ンタクト３１０を介して電源電位が与えられ、Ｎチャネ
ル型ＭＯＳＦＥＴ５０６ｂのソースとなるｎ+拡散層４
０６ｂには、接地線３０２からコンタクト３１０を通じ
て接地電位が与えられている。図４のポリシリコンで形
成された拡散層４０５ａ，ｂ、４０６ａ，ｂの上部に
は、層抵抗低減のためシリサイド層４０９が形成されて
おり、Ｐチャネル型ＭＯＳＦＥＴ５０５ｂのドレインと
なるＰ+拡散層４０５ｂと、Ｎチャネル型ＭＯＳＦＥＴ
５０６ｂのドレインとなるｎ+拡散層４０６ａは、この
シリサイド層によって接続されている。
スとなるｎ+拡散層４０５ａには、電源線３０１からコ
ンタクト３１０を介して電源電位が与えられ、Ｎチャネ
ル型ＭＯＳＦＥＴ５０６ｂのソースとなるｎ+拡散層４
０６ｂには、接地線３０２からコンタクト３１０を通じ
て接地電位が与えられている。図４のポリシリコンで形
成された拡散層４０５ａ，ｂ、４０６ａ，ｂの上部に
は、層抵抗低減のためシリサイド層４０９が形成されて
おり、Ｐチャネル型ＭＯＳＦＥＴ５０５ｂのドレインと
なるＰ+拡散層４０５ｂと、Ｎチャネル型ＭＯＳＦＥＴ
５０６ｂのドレインとなるｎ+拡散層４０６ａは、この
シリサイド層によって接続されている。
【００４６】以上のように説明した接続と電位供給によ
り、図５のＰチャネル型ＭＯＳＦＥＴ５０５とＮチャネ
ル型ＭＯＳＦＥＴ５０６ｂからなるインバータを形成し
ている。
り、図５のＰチャネル型ＭＯＳＦＥＴ５０５とＮチャネ
ル型ＭＯＳＦＥＴ５０６ｂからなるインバータを形成し
ている。
【００４７】図３の遅延回路は図５に示すように、４段
のインバータを直列接続して構成されている。直列接続
されたインバータのうち、２段目と４段目のインバータ
は、図４に示すようなシリコン層でゲート、ポリシリコ
ン層で活性領域をそれぞれ形成する本発明の実施形態に
係るＳＯＩ ＭＯＳＦＥＴで構成され、１段目と３段目
のインバータは、図１６に示すようなポリシリコン層で
ゲート、シリコン層で活性領域をそれぞれ形成する従来
のＳＯＩ ＭＯＳＦＥＴで構成されている。
のインバータを直列接続して構成されている。直列接続
されたインバータのうち、２段目と４段目のインバータ
は、図４に示すようなシリコン層でゲート、ポリシリコ
ン層で活性領域をそれぞれ形成する本発明の実施形態に
係るＳＯＩ ＭＯＳＦＥＴで構成され、１段目と３段目
のインバータは、図１６に示すようなポリシリコン層で
ゲート、シリコン層で活性領域をそれぞれ形成する従来
のＳＯＩ ＭＯＳＦＥＴで構成されている。
【００４８】また図３では、１，２，３段目のインバー
タの出力端子となる拡散層と、４段目のインバータの入
力となるゲートがそれぞれ同じシリコン層またはポリシ
リコン層で形成され、これらの接続には、金属配線が使
用されていない。従って、論理ブロック内の金属配線領
域が低減され、ブロック間配線に使用可能な配線領域が
増えるため、素子の集積度が向上する。
タの出力端子となる拡散層と、４段目のインバータの入
力となるゲートがそれぞれ同じシリコン層またはポリシ
リコン層で形成され、これらの接続には、金属配線が使
用されていない。従って、論理ブロック内の金属配線領
域が低減され、ブロック間配線に使用可能な配線領域が
増えるため、素子の集積度が向上する。
【００４９】このように本発明の実施形態２において
は、本発明の実施形態１に係るＳＯＩＭＯＳＦＥＴと、
従来構造のＳＯＩ ＭＯＳＦＥＴとを同一基板上に形成
しているため、ＣＭＯＳ論理ブロックの出力端子となる
拡散層と次段のブロックの入力端子となるゲートとの間
を金属配線を用いずに接続可能となる。これにより、論
理ブロック内の金属配線領域が低減され、素子の集積度
の向上を図ることができる。
は、本発明の実施形態１に係るＳＯＩＭＯＳＦＥＴと、
従来構造のＳＯＩ ＭＯＳＦＥＴとを同一基板上に形成
しているため、ＣＭＯＳ論理ブロックの出力端子となる
拡散層と次段のブロックの入力端子となるゲートとの間
を金属配線を用いずに接続可能となる。これにより、論
理ブロック内の金属配線領域が低減され、素子の集積度
の向上を図ることができる。
【００５０】（実施形態３）図６は、本発明の実施形態
３に係るラッチ回路を示すレイアウト図であり、図７
は、等価回路図である。
３に係るラッチ回路を示すレイアウト図であり、図７
は、等価回路図である。
【００５１】図６においては、ＳＯＩ基板上に、それぞ
れ活性領域とゲートを形成するシリコン層６０３とポリ
シリコン層６０４、並びにコンタクト６０６、配線層を
形成している。図６の配線層のうち、電源線６０１と接
地線６０２は図７の電源７０１、接地７０２にそれぞれ
対応し、信号配線６０５ａ，ｂは図７の信号端子７０５
ａ，ｂに接続される信号配線にそれぞれ対応している。
れ活性領域とゲートを形成するシリコン層６０３とポリ
シリコン層６０４、並びにコンタクト６０６、配線層を
形成している。図６の配線層のうち、電源線６０１と接
地線６０２は図７の電源７０１、接地７０２にそれぞれ
対応し、信号配線６０５ａ，ｂは図７の信号端子７０５
ａ，ｂに接続される信号配線にそれぞれ対応している。
【００５２】図７におけるＰチャネル型ＭＯＳＦＥＴ７
０３ａとＮチャネル型ＭＯＳＦＥＴ７０４ａで構成され
るインバータは、図６において活性領域をシリコン層６
０３、ゲートをポリシリコン層６０４でそれぞれ形成さ
れるトランジスタで構成されている。この部分は、従来
例の断面図として示した図１６のトランジスタ部とほぼ
同様の構造を有している。
０３ａとＮチャネル型ＭＯＳＦＥＴ７０４ａで構成され
るインバータは、図６において活性領域をシリコン層６
０３、ゲートをポリシリコン層６０４でそれぞれ形成さ
れるトランジスタで構成されている。この部分は、従来
例の断面図として示した図１６のトランジスタ部とほぼ
同様の構造を有している。
【００５３】一方、図７におけるＰチャネル型ＭＯＳＦ
ＥＴ７０３ｂとＮチャネル型ＭＯＳＦＥＴ７０４ｂで構
成されるインバータは、図６において活性領域をポリシ
リコン層６０４、ゲートをシリコン層６０３でそれぞれ
形成されたトランジスタで構成されている。この部分
は、本発明の実施形態２の断面図として示した図４のト
ランジスタ部とほぼ同様の構造を有している。
ＥＴ７０３ｂとＮチャネル型ＭＯＳＦＥＴ７０４ｂで構
成されるインバータは、図６において活性領域をポリシ
リコン層６０４、ゲートをシリコン層６０３でそれぞれ
形成されたトランジスタで構成されている。この部分
は、本発明の実施形態２の断面図として示した図４のト
ランジスタ部とほぼ同様の構造を有している。
【００５４】図６においては、これら２つのインバータ
の一方の出力端子と他方の入力ゲートは、シリコン層６
０３またはポリシリコン層６０４で形成されているた
め、図１５に示される従来のレイアウトに比べてブロッ
ク内の金属配線領域を低減している。
の一方の出力端子と他方の入力ゲートは、シリコン層６
０３またはポリシリコン層６０４で形成されているた
め、図１５に示される従来のレイアウトに比べてブロッ
ク内の金属配線領域を低減している。
【００５５】本発明の実施形態３に示したラッチ回路
は、データ保持回路や順序回路の基本回路であるため、
実際のブロックＬＳＩの中でも使用頻度が高く、このよ
うなブロック内の金属配線領域を低減することが、素子
の集積度を向上させることに寄与する。
は、データ保持回路や順序回路の基本回路であるため、
実際のブロックＬＳＩの中でも使用頻度が高く、このよ
うなブロック内の金属配線領域を低減することが、素子
の集積度を向上させることに寄与する。
【００５６】（実施形態４）次に、本発明の実施形態４
を図８、図９を用いて説明する。図８は、本発明の実施
形態４に係るＳＯＩ基板上に構成されたＮチャネル型Ｍ
ＯＳＦＥＴを示す平面図であり、図９は、図８のＣ−
Ｃ’線断面図である。
を図８、図９を用いて説明する。図８は、本発明の実施
形態４に係るＳＯＩ基板上に構成されたＮチャネル型Ｍ
ＯＳＦＥＴを示す平面図であり、図９は、図８のＣ−
Ｃ’線断面図である。
【００５７】図８にいては、ＳＯＩ基板上に、ゲート８
０１を形成するシリコン層と活性領域８０２を形成する
ポリシリコン層、バックゲート８０５となる金属配線層
の３つのパターンを形成している。活性領域には、チャ
ネル領域８０３とソースまたはドレイン拡散層８０４を
形成している。
０１を形成するシリコン層と活性領域８０２を形成する
ポリシリコン層、バックゲート８０５となる金属配線層
の３つのパターンを形成している。活性領域には、チャ
ネル領域８０３とソースまたはドレイン拡散層８０４を
形成している。
【００５８】図８のＮチャネル型ＭＯＳＦＥＴは、図９
に示すようにシリコン基板９０１と埋込酸化膜９０２の
上部に形成されている。埋込酸化膜９０２上には、シリ
コン層で形成されたゲート８０１と、ＬＯＣＯＳ層９０
３が形成されている。さらにゲート８０１上部には、ゲ
ート酸化膜９０４と、チャネル領域８０３とソースまた
はドレイン拡散層８０４からなるポリシリコンで形成さ
れた活性領域が形成されている。
に示すようにシリコン基板９０１と埋込酸化膜９０２の
上部に形成されている。埋込酸化膜９０２上には、シリ
コン層で形成されたゲート８０１と、ＬＯＣＯＳ層９０
３が形成されている。さらにゲート８０１上部には、ゲ
ート酸化膜９０４と、チャネル領域８０３とソースまた
はドレイン拡散層８０４からなるポリシリコンで形成さ
れた活性領域が形成されている。
【００５９】以上の図２と同様の構造に加え、本発明の
実施形態４においては、ポリシリコン層に形成されたチ
ャネル領域８０３の上部に絶縁体層９０５を介してバッ
クゲート８０５となる金属配線を配置している。
実施形態４においては、ポリシリコン層に形成されたチ
ャネル領域８０３の上部に絶縁体層９０５を介してバッ
クゲート８０５となる金属配線を配置している。
【００６０】本発明の実施形態４の場合、本発明の実施
形態１と同様にチャネル長の短いトランジスタの製造が
容易であるという点に加え、バックゲート電極を製造工
程の増加なしに形成可能であるという利点を有してい
る。
形態１と同様にチャネル長の短いトランジスタの製造が
容易であるという点に加え、バックゲート電極を製造工
程の増加なしに形成可能であるという利点を有してい
る。
【００６１】（実施形態５）次に、本発明の実施形態５
を図１０、１１、１２を用いて説明する。図１０は、本
発明の実施形態２に示した遅延回路にバックゲートを形
成した場合のレイアウト図である。図１１は図１０のＤ
−Ｄ’線断面図、図１２は図１０で構成される遅延回路
の等価回路図である。
を図１０、１１、１２を用いて説明する。図１０は、本
発明の実施形態２に示した遅延回路にバックゲートを形
成した場合のレイアウト図である。図１１は図１０のＤ
−Ｄ’線断面図、図１２は図１０で構成される遅延回路
の等価回路図である。
【００６２】図１０においては、ＳＯＩ基板上に、シリ
コン層１００６、１００８、ポリシリコン層１００５、
１００７、１００９、コンタクト１０１０と配線層を形
成している。図１０の配線層のうち、電源線１００１と
接地線１００２は図１２の電源１２０１、接地１２０２
にそれぞれ対応し、信号配線１００３、１００４はそれ
ぞれ図１２の入力端子１２０３と出力端子１２０４に接
続される信号配線に対応している。
コン層１００６、１００８、ポリシリコン層１００５、
１００７、１００９、コンタクト１０１０と配線層を形
成している。図１０の配線層のうち、電源線１００１と
接地線１００２は図１２の電源１２０１、接地１２０２
にそれぞれ対応し、信号配線１００３、１００４はそれ
ぞれ図１２の入力端子１２０３と出力端子１２０４に接
続される信号配線に対応している。
【００６３】また、図１０のＰチャネル型ＭＯＳＦＥＴ
のバックゲート１０１１とＮチャネル型ＭＯＳＦＥＴの
バックゲート１０１２は、それぞれ図１２のＰチャネル
型ＭＯＳＦＥＴのバックゲート端子１２０７とＮチャネ
ル型ＭＯＳＦＥＴのバックゲート端子１２０８に接続さ
れる配線に対応している。
のバックゲート１０１１とＮチャネル型ＭＯＳＦＥＴの
バックゲート１０１２は、それぞれ図１２のＰチャネル
型ＭＯＳＦＥＴのバックゲート端子１２０７とＮチャネ
ル型ＭＯＳＦＥＴのバックゲート端子１２０８に接続さ
れる配線に対応している。
【００６４】 図１１において、シリコン基板１１０１
と埋込酸化膜１１０２の上部に、インバータ回路を構成
する図１２のＰチャネル型ＭＯＳＦＥＴ１２０５とＮチ
ャネル型ＭＯＳＦＥＴ１２０６ｂを形成している。これ
らＭＯＳＦＥＴの上部は絶縁膜１１１０で覆われ、さら
に電源線１００１、接地線１００２、Ｐチャネル型ＭＯ
ＳＦＥＴのバックゲート１０１１とＮチャネル型ＭＯＳ
ＦＥＴのバックゲート１０１２が配されている。
と埋込酸化膜１１０２の上部に、インバータ回路を構成
する図１２のＰチャネル型ＭＯＳＦＥＴ１２０５とＮチ
ャネル型ＭＯＳＦＥＴ１２０６ｂを形成している。これ
らＭＯＳＦＥＴの上部は絶縁膜１１１０で覆われ、さら
に電源線１００１、接地線１００２、Ｐチャネル型ＭＯ
ＳＦＥＴのバックゲート１０１１とＮチャネル型ＭＯＳ
ＦＥＴのバックゲート１０１２が配されている。
【００６５】図１１において、図１２のＰチャネル型Ｍ
ＯＳＦＥＴ１２０５ｂは、シリコン層で形成されたゲー
ト１００６と、ポリシリコン層に形成されたｎ+拡散層
１１０５ａ，ｂ、チャネル領域１１０７によって構成さ
れている。同様に図１１において、図１２のＮチャネル
型ＭＯＳＦＥＴ１２０６ｂは、シリコン層で形成された
ゲート１００６とポリシリコン層に形成されたｎ+拡散
層１１０６ａ，ｂ、チャネル領域１１０８によって構成
されている。
ＯＳＦＥＴ１２０５ｂは、シリコン層で形成されたゲー
ト１００６と、ポリシリコン層に形成されたｎ+拡散層
１１０５ａ，ｂ、チャネル領域１１０７によって構成さ
れている。同様に図１１において、図１２のＮチャネル
型ＭＯＳＦＥＴ１２０６ｂは、シリコン層で形成された
ゲート１００６とポリシリコン層に形成されたｎ+拡散
層１１０６ａ，ｂ、チャネル領域１１０８によって構成
されている。
【００６６】またＰチャネル型ＭＯＳＦＥＴ１２０５ｂ
のソースとなるｎ+拡散層１２０５ａには、電源線１０
０１からコンタクト１０１０を介して電源電位が与えら
れ、前記Ｎチャネル型ＭＯＳＦＥＴ１２０６ｂのソース
となるｎ+拡散層１１０６ｂには、接地線１００２から
コンタクト１０１０を通じて接地電位が与えられてい
る。
のソースとなるｎ+拡散層１２０５ａには、電源線１０
０１からコンタクト１０１０を介して電源電位が与えら
れ、前記Ｎチャネル型ＭＯＳＦＥＴ１２０６ｂのソース
となるｎ+拡散層１１０６ｂには、接地線１００２から
コンタクト１０１０を通じて接地電位が与えられてい
る。
【００６７】図１１のポリシリコンで形成された拡散層
１１０５ａ，ｂ、１１０６ａ，ｂの上部には、層抵抗低
減のためシリサイド層１１０９が形成されており、Ｐチ
ャネル型ＭＯＳＦＥＴ１２０５ｂのドレインとなるＰ+
拡散層１１０５ｂと、Ｎチャネル型ＭＯＳＦＥＴ１２０
６ｂのドレインとなるｎ+拡散層１１０６ａは、シリサ
イド層１１０９によって接続されている。以上のような
接続と電位供給により、図１２のＰチャネル型ＭＯＳＦ
ＥＴ１２０５ｂとＮチャネル型ＭＯＳＦＥＴ１２０６ｂ
からなるインバータが形成される。
１１０５ａ，ｂ、１１０６ａ，ｂの上部には、層抵抗低
減のためシリサイド層１１０９が形成されており、Ｐチ
ャネル型ＭＯＳＦＥＴ１２０５ｂのドレインとなるＰ+
拡散層１１０５ｂと、Ｎチャネル型ＭＯＳＦＥＴ１２０
６ｂのドレインとなるｎ+拡散層１１０６ａは、シリサ
イド層１１０９によって接続されている。以上のような
接続と電位供給により、図１２のＰチャネル型ＭＯＳＦ
ＥＴ１２０５ｂとＮチャネル型ＭＯＳＦＥＴ１２０６ｂ
からなるインバータが形成される。
【００６８】本発明の実施形態５においては、Ｐチャネ
ル型ＭＯＳＦＥＴ１２０５ｂのチャネル領域１１０７上
部に配したバックゲート１０１１の電位を制御すること
により、絶縁体層１１１０を容量膜とした図１２中の容
量１２０９ａを介してＰチャネル型ＭＯＳＦＥＴ１２０
５ｂのチャネル領域１１０７の電位を制御することが可
能である。
ル型ＭＯＳＦＥＴ１２０５ｂのチャネル領域１１０７上
部に配したバックゲート１０１１の電位を制御すること
により、絶縁体層１１１０を容量膜とした図１２中の容
量１２０９ａを介してＰチャネル型ＭＯＳＦＥＴ１２０
５ｂのチャネル領域１１０７の電位を制御することが可
能である。
【００６９】Ｎチャネル型ＭＯＳＦＥＴ１２０６ｂにお
いても同様に、バックゲート１０１２の電位を制御する
ことにより、絶縁体層１１１０を容量膜とした図１２中
の容量１２１０ａを介してＮチャネル型ＭＯＳＦＥＴ１
２０６ｂのチャネル領域１１０８の電位を制御すること
が可能である。
いても同様に、バックゲート１０１２の電位を制御する
ことにより、絶縁体層１１１０を容量膜とした図１２中
の容量１２１０ａを介してＮチャネル型ＭＯＳＦＥＴ１
２０６ｂのチャネル領域１１０８の電位を制御すること
が可能である。
【００７０】図１０の遅延回路は図１２に示すように、
４段のインバータを直列接続して構成している。直列接
続したインバータのうち、２段目と４段目のインバータ
は、図１１に示すようなシリコン層でゲート、ポリシリ
コン層で活性領域をそれぞれ形成する本発明の実施形態
に係るＳＯＩ ＭＯＳＦＥＴで構成され、１段目と３段
目のインバータは、図１６に示すようなポリシリコン層
でゲート、シリコン層で活性領域をそれぞれ形成する従
来のＳＯＩ ＭＯＳＦＥＴで構成されている。
４段のインバータを直列接続して構成している。直列接
続したインバータのうち、２段目と４段目のインバータ
は、図１１に示すようなシリコン層でゲート、ポリシリ
コン層で活性領域をそれぞれ形成する本発明の実施形態
に係るＳＯＩ ＭＯＳＦＥＴで構成され、１段目と３段
目のインバータは、図１６に示すようなポリシリコン層
でゲート、シリコン層で活性領域をそれぞれ形成する従
来のＳＯＩ ＭＯＳＦＥＴで構成されている。
【００７１】また図１０では、１，２，３段目のインバ
ータの出力端子となる拡散層と、２，３，４段目のイン
バータの入力となるゲートとは、それぞれ同じシリコン
層またはポリシリコン層にて形成され、これらの接続に
は、金属配線が使用されていない。
ータの出力端子となる拡散層と、２，３，４段目のイン
バータの入力となるゲートとは、それぞれ同じシリコン
層またはポリシリコン層にて形成され、これらの接続に
は、金属配線が使用されていない。
【００７２】以上は図３に示す本発明の実施形態２と同
じ構成であるが、本発明の実施形態５においては、これ
に加えてＰチャネル型ＭＯＳＦＥＴのバックゲート１０
１１とＮチャネル型ＭＯＳＦＥＴのバックゲート１０１
２を形成している。これらバックゲート１０１１，１０
１２の電位を制御することにより、ポリシリコン層１０
０７，１００９にチャネル領域が形成される図１２中の
ＭＯＳＦＥＴ１２０５ｂ，ｄおよび１２０６ｂ，ｄのし
きい値電圧が変化し、この遅延回路のディレイ値を制御
することが可能である。
じ構成であるが、本発明の実施形態５においては、これ
に加えてＰチャネル型ＭＯＳＦＥＴのバックゲート１０
１１とＮチャネル型ＭＯＳＦＥＴのバックゲート１０１
２を形成している。これらバックゲート１０１１，１０
１２の電位を制御することにより、ポリシリコン層１０
０７，１００９にチャネル領域が形成される図１２中の
ＭＯＳＦＥＴ１２０５ｂ，ｄおよび１２０６ｂ，ｄのし
きい値電圧が変化し、この遅延回路のディレイ値を制御
することが可能である。
【００７３】このように本発明の実施形態５では、本発
明の実施形態４に係るＳＯＩ ＭＯＳＦＥＴと従来構造
のＳＯＩ ＭＯＳＦＥＴとを同一基板上に形成している
ため、製造プロセスを増加することなく、通常の金属配
線によりバックゲートを構成することが可能であり、こ
のバックゲート電位を制御することにより、回路特性を
制御することが可能である。
明の実施形態４に係るＳＯＩ ＭＯＳＦＥＴと従来構造
のＳＯＩ ＭＯＳＦＥＴとを同一基板上に形成している
ため、製造プロセスを増加することなく、通常の金属配
線によりバックゲートを構成することが可能であり、こ
のバックゲート電位を制御することにより、回路特性を
制御することが可能である。
【００７４】
【発明の効果】以上説明したように本発明は、ＳＯＩ基
板の絶縁体層上のシリコン層にゲート、その上部にポリ
シリコン層にチャネル領域とソースまたはドレイン領域
を形成することによりＭＯＳＦＥＴを構成するため、チ
ャネル長の短いＭＯＳＦＥＴの製造を容易化することが
できる。
板の絶縁体層上のシリコン層にゲート、その上部にポリ
シリコン層にチャネル領域とソースまたはドレイン領域
を形成することによりＭＯＳＦＥＴを構成するため、チ
ャネル長の短いＭＯＳＦＥＴの製造を容易化することが
できる。
【００７５】また、本発明のＭＯＳＦＥＴを従来のＳＯ
Ｉ ＭＯＳＦＥＴと同一基板上に形成して回路を構成す
ることにより、回路ブロック内の金属配線領域を低減
し、素子の集積度を向上することができる。
Ｉ ＭＯＳＦＥＴと同一基板上に形成して回路を構成す
ることにより、回路ブロック内の金属配線領域を低減
し、素子の集積度を向上することができる。
【００７６】さらに、通常のプロセスで形成される金属
配線でチャネル領域上部にバックゲートを構成すること
が可能であるため、このバックゲート電位を制御するこ
とにより、本発明のＳＯＩ ＭＯＳＦＥＴを用いた回路
の特性を制御することができる。
配線でチャネル領域上部にバックゲートを構成すること
が可能であるため、このバックゲート電位を制御するこ
とにより、本発明のＳＯＩ ＭＯＳＦＥＴを用いた回路
の特性を制御することができる。
【図１】本発明の実施形態１に係る半導体装置のＮチャ
ネル型ＭＯＳＦＥＴを示すレイアウト図である。
ネル型ＭＯＳＦＥＴを示すレイアウト図である。
【図２】図１のＢ−Ｂ’線断面図である。
【図３】本発明の実施形態２に係る半導体装置の遅延回
路を示すレイアウト図である。
路を示すレイアウト図である。
【図４】図３のＢ−Ｂ’線断面図である。
【図５】図３に示す遅延回路の等価回路図である。
【図６】本発明の実施形態３に係る半導体装置のラッチ
回路を示すレイアウト図である。
回路を示すレイアウト図である。
【図７】図６に示すラッチ回路の等価回路図である。
【図８】本発明の実施形態４に係る半導体装置のＮチャ
ネル型ＭＯＳＦＥＴを示すレイアウト図である。
ネル型ＭＯＳＦＥＴを示すレイアウト図である。
【図９】図８のＣ−Ｃ’線断面図である。
【図１０】本発明の実施形態５に係る半導体装置の遅延
回路を示すレイアウト図である。
回路を示すレイアウト図である。
【図１１】図１０のＤ−Ｄ’線断面図である。
【図１２】図１０に示す遅延回路の等価回路図である。
【図１３】ＳＯＩ基板上に形成した従来のＮチャネル型
ＭＯＳＦＥＴを示すレイアウト図である。
ＭＯＳＦＥＴを示すレイアウト図である。
【図１４】図１３のＥ−Ｅ’線断面図である。
【図１５】従来のＳＯＩ ＭＯＳＦＥＴにて遅延回路を
構成した場合を示すレイアウト図である。
構成した場合を示すレイアウト図である。
【図１６】図１５のＦ−Ｆ’線断面図である。
【図１７】従来の埋込酸化膜下にウェル電極を有するＮ
チャネル型ＭＯＳＦＥＴを示すレイアウト図である。
チャネル型ＭＯＳＦＥＴを示すレイアウト図である。
【図１８】図１７のＧ−Ｇ’線断面図である。
１０１，８０１，１３０１，１７０１ ゲート １０２，８０２，１３０２，１７０２ 活性領域 １０３，４０７，４０８，８０３，１１０７，１１０
８，１３０３，１６０９，１６１０，１７０３ チャネ
ル領域 １０４，８０４，１３０４，１７０４ ソースまたはド
レイン領域 ２０１，４０１，９０１，１１０１，１４０１，１６０
１，１８０１ シリコン基板 ２０２，４０２，９０２，１１０２，１４０２，１６０
２，１８０２ 埋込酸化膜 ２０３，４０３，９０３，１１０３，１４０３，１６０
３，１８０３ ＬＯＣＯＳ層 ２０４，４０４，９０４，１１０４，１４０４，１６０
４，１８０４ ゲート酸化膜 ３０１，６０１，１００１，１５０１ 電源線 ３０２，６０２，１００２，１５０２ 接地線 ３０３，３０４，６０５，１００３，１００４，１５０
３ 信号配線 ３０５，３０７，３０９，６０４，１００５，１００
７，１００９，１５０４，ポリシリコン層 ３０６，３０８，６０３，１００６，１００８，１５０
５ シリコン層 ３１０，６０６，１０１０，１５０６，コンタクト １４０５，１６０５ サイドウォール ４０５，１１０５，１６０７ ｐ+拡散層 ４０６，１１０６，１６０８ ｎ+拡散層 ４０９，１１０９，１６０６ シリサイド層 ４１０，９０５，１１１０，１６１１ 絶縁体層 ５０１，７０１，１２０１ 電源 ５０２，７０２，１２０２ 接地 ５０３，１２０３ 入力端子 ５０４，１２０４ 出力端子 ５０５，７０３，１２０５ Ｐチャネル型ＭＯＳＦＥＴ ５０６，７０４，１２０６ Ｎチャネル型ＭＯＳＦＥＴ ７０５ 信号端子 ８０５，１０１１，１０１２ バックゲート １２０７，１２０８ バックゲート端子 １２０９，１２１０ 容量 １４０５，１６０５，１８０５ サイドウォール １７０５ Ｎウェル １７０６ 配線 １７０７ ウェルコンタクト
８，１３０３，１６０９，１６１０，１７０３ チャネ
ル領域 １０４，８０４，１３０４，１７０４ ソースまたはド
レイン領域 ２０１，４０１，９０１，１１０１，１４０１，１６０
１，１８０１ シリコン基板 ２０２，４０２，９０２，１１０２，１４０２，１６０
２，１８０２ 埋込酸化膜 ２０３，４０３，９０３，１１０３，１４０３，１６０
３，１８０３ ＬＯＣＯＳ層 ２０４，４０４，９０４，１１０４，１４０４，１６０
４，１８０４ ゲート酸化膜 ３０１，６０１，１００１，１５０１ 電源線 ３０２，６０２，１００２，１５０２ 接地線 ３０３，３０４，６０５，１００３，１００４，１５０
３ 信号配線 ３０５，３０７，３０９，６０４，１００５，１００
７，１００９，１５０４，ポリシリコン層 ３０６，３０８，６０３，１００６，１００８，１５０
５ シリコン層 ３１０，６０６，１０１０，１５０６，コンタクト １４０５，１６０５ サイドウォール ４０５，１１０５，１６０７ ｐ+拡散層 ４０６，１１０６，１６０８ ｎ+拡散層 ４０９，１１０９，１６０６ シリサイド層 ４１０，９０５，１１１０，１６１１ 絶縁体層 ５０１，７０１，１２０１ 電源 ５０２，７０２，１２０２ 接地 ５０３，１２０３ 入力端子 ５０４，１２０４ 出力端子 ５０５，７０３，１２０５ Ｐチャネル型ＭＯＳＦＥＴ ５０６，７０４，１２０６ Ｎチャネル型ＭＯＳＦＥＴ ７０５ 信号端子 ８０５，１０１１，１０１２ バックゲート １２０７，１２０８ バックゲート端子 １２０９，１２１０ 容量 １４０５，１６０５，１８０５ サイドウォール １７０５ Ｎウェル １７０６ 配線 １７０７ ウェルコンタクト
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/78 ６２６Ｃ
Claims (5)
- 【請求項１】 ＭＯＳ電界効果型トランジスタを有する
半導体装置であって、 ＭＯＳ電界効果型トランジスタは、ゲート電極、チャネ
ル領域、ソース領域及びドレイン領域から構成されたも
のであり、 前記ゲート電極は、半導体基板上の第１の絶縁体層上に
形成された第１の半導体層にて構成されたものであり、 前記チャネル領域、ソース領域及びドレイン領域は、前
記第１の半導体層上に絶縁体層を介して形成された第２
の半導体層にて構成されたものであることを特徴とする
半導体装置。 - 【請求項２】 金属配線を有し、 金属配線は、前記第２の半導体層に形成されたチャネル
領域上に絶縁膜を介して該チャネル領域を覆うように配
置されたものであることを特徴とする請求項１に記載の
半導体装置。 - 【請求項３】 第１のＭＯＳ電界効果型トランジスタ
と、第２のＭＯＳ電界効果型トランジスタとを有する半
導体装置であって、 前記ＭＯＳ電界効果型トランジスタは、同一基板上に形
成され、各々ゲート電極、チャネル領域、ソース領域及
びドレイン領域から構成されたものであり、 前記第１のＭＯＳ電界効果型トランジスタのゲート電極
は、半導体基板上の第１の絶縁体層上に形成された第１
の半導体層にて構成されたものであり、 前記第１のＭＯＳ電界効果型トランジスタのチャネル領
域、ソース領域及びドレイン領域は、前記第１の半導体
層上に絶縁体層を介して形成された第２の半導体層にて
構成されたものであり、 前記第２のＭＯＳ電界効果型トランジスタのゲート電極
は、前記第２の半導体層にて構成されたものであり、 前記第２のＭＯＳ電界効果型トランジスタのチャネル領
域、ソース領域及びドレイン領域は、第１の半導体層に
て構成されたものであることを特徴とする半導体装置。 - 【請求項４】 金属配線を有し、 金属配線は、前記第１の半導体層をゲート電極とするＭ
ＯＳ電界効果型トランジスタの、第２の半導体層に形成
されたチャネル領域上に、絶縁膜を介して該チャネル領
域を覆うようにされたものであることを特徴とする請求
項３に記載の半導体装置。 - 【請求項５】 前記基板は、ＳＯＩ（Ｓｉｌｉｃｏｎ
Ｏｎ Ｉｎｓｕｒａｔｏｒ）基板を用いたものであるこ
とを特徴とする請求項１又は３に記載の半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9079381A JPH10275914A (ja) | 1997-03-31 | 1997-03-31 | 半導体装置 |
| US09/052,157 US6188111B1 (en) | 1997-03-31 | 1998-03-31 | Dual gate semiconductor device for shortening channel length |
| CN98100990A CN1198018A (zh) | 1997-03-31 | 1998-03-31 | 缩短沟道长度的半导体器件 |
| KR1019980011116A KR19980080893A (ko) | 1997-03-31 | 1998-03-31 | 채널 길이를 짧게하기 위한 반도체 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9079381A JPH10275914A (ja) | 1997-03-31 | 1997-03-31 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10275914A true JPH10275914A (ja) | 1998-10-13 |
Family
ID=13688303
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9079381A Pending JPH10275914A (ja) | 1997-03-31 | 1997-03-31 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6188111B1 (ja) |
| JP (1) | JPH10275914A (ja) |
| KR (1) | KR19980080893A (ja) |
| CN (1) | CN1198018A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6737711B1 (en) | 1998-12-22 | 2004-05-18 | Sharp Kabushiki Kaisha | Semiconductor device with bit lines formed via diffusion over word lines |
| US6979870B2 (en) | 2003-04-09 | 2005-12-27 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit including CMOS logic gate |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW521303B (en) | 2000-02-28 | 2003-02-21 | Semiconductor Energy Lab | Electronic device |
| US6982460B1 (en) * | 2000-07-07 | 2006-01-03 | International Business Machines Corporation | Self-aligned gate MOSFET with separate gates |
| TW200511584A (en) * | 2003-09-15 | 2005-03-16 | Ind Tech Res Inst | Thin film transistor structure for field emission display |
| JP4098746B2 (ja) * | 2004-04-16 | 2008-06-11 | 株式会社東芝 | 半導体装置 |
| US7646071B2 (en) * | 2006-05-31 | 2010-01-12 | Intel Corporation | Asymmetric channel doping for improved memory operation for floating body cell (FBC) memory |
| US7943997B2 (en) * | 2008-04-17 | 2011-05-17 | International Business Machines Corporation | Fully-depleted low-body doping field effect transistor (FET) with reverse short channel effects (SCE) induced by self-aligned edge back-gate(s) |
| CN114566483B (zh) * | 2020-11-27 | 2025-02-18 | Oppo广东移动通信有限公司 | 一种芯片及电子设备 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55132072A (en) | 1979-03-31 | 1980-10-14 | Toshiba Corp | Mos semiconductor device |
| JPH06101561B2 (ja) | 1985-12-23 | 1994-12-12 | セイコーエプソン株式会社 | 半導体装置 |
| US4998152A (en) | 1988-03-22 | 1991-03-05 | International Business Machines Corporation | Thin film transistor |
| JPH03132041A (ja) | 1989-10-18 | 1991-06-05 | Sony Corp | 半導体装置の製造方法 |
| JP2502787B2 (ja) | 1990-04-27 | 1996-05-29 | シャープ株式会社 | Ｍｏｓ型薄膜トランジスタの製造方法 |
| JP3132041B2 (ja) | 1991-06-06 | 2001-02-05 | 松下電器産業株式会社 | 基板搬送装置 |
| JPH05145073A (ja) | 1991-11-22 | 1993-06-11 | Seiko Epson Corp | 相補型薄膜トランジスタ |
| EP0564204A3 (en) * | 1992-03-30 | 1994-09-28 | Mitsubishi Electric Corp | Semiconductor device |
| JPH06275826A (ja) | 1993-03-24 | 1994-09-30 | Fujitsu Ltd | 半導体装置 |
| US5477073A (en) * | 1993-08-20 | 1995-12-19 | Casio Computer Co., Ltd. | Thin film semiconductor device including a driver and a matrix circuit |
| JPH07106579A (ja) | 1993-10-08 | 1995-04-21 | Hitachi Ltd | 半導体装置とその製造方法 |
| JP3253808B2 (ja) * | 1994-07-07 | 2002-02-04 | 株式会社半導体エネルギー研究所 | 半導体装置およびその作製方法 |
| JPH0832068A (ja) | 1994-07-08 | 1996-02-02 | Nippondenso Co Ltd | 半導体装置 |
| JPH09252139A (ja) * | 1996-03-18 | 1997-09-22 | Mitsubishi Electric Corp | 半導体集積回路装置及びその製造方法並びに論理回路 |
-
1997
- 1997-03-31 JP JP9079381A patent/JPH10275914A/ja active Pending
-
1998
- 1998-03-31 US US09/052,157 patent/US6188111B1/en not_active Expired - Fee Related
- 1998-03-31 CN CN98100990A patent/CN1198018A/zh active Pending
- 1998-03-31 KR KR1019980011116A patent/KR19980080893A/ko not_active Ceased
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6737711B1 (en) | 1998-12-22 | 2004-05-18 | Sharp Kabushiki Kaisha | Semiconductor device with bit lines formed via diffusion over word lines |
| US6979870B2 (en) | 2003-04-09 | 2005-12-27 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit including CMOS logic gate |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1198018A (zh) | 1998-11-04 |
| KR19980080893A (ko) | 1998-11-25 |
| US6188111B1 (en) | 2001-02-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4213139A (en) | Double level polysilicon series transistor cell | |
| US7932153B2 (en) | Semiconductor device and method for fabricating the same | |
| US5214295A (en) | Thin film field effect transistor, CMOS inverter, and methods of forming thin film field effect transistors and CMOS inverters | |
| JPH1093093A (ja) | 半導体装置およびその製造方法 | |
| JPH10242470A (ja) | 半導体装置及びその製造方法 | |
| JP2000252470A (ja) | 半導体装置およびその製造方法 | |
| JP2001156182A (ja) | 半導体装置およびその製造方法 | |
| KR960000713B1 (ko) | 반도체장치 | |
| KR20010070479A (ko) | Ｓｏｉ 동적 문턱 ｍｏｓ 디바이스 및 이의 형성 방법 | |
| US7135742B1 (en) | Insulated gate type semiconductor device and method for fabricating same | |
| JPH10275914A (ja) | 半導体装置 | |
| JP2001358335A (ja) | 半導体装置 | |
| JPH07321320A (ja) | 非対称ｍｏｓ型半導体装置及びその製造方法、ならびに該半導体装置を含む静電破壊保護回路 | |
| US6597043B1 (en) | Narrow high performance MOSFET device design | |
| JPH08102501A (ja) | 半導体装置 | |
| JPH01309367A (ja) | 半導体装置 | |
| KR100265049B1 (ko) | 에스.오.아이 소자의 모스 전계효과 트랜지스터 및제조방법 | |
| US20040150045A1 (en) | LSI alleviating hysteresis of delay time | |
| JP2000012841A (ja) | 半導体装置 | |
| KR100270956B1 (ko) | 오픈 드레인 입출력단을 구비한 반도체 소자 및 그 제조방법 | |
| JPH0817206B2 (ja) | 半導体装置 | |
| JP2728424B2 (ja) | 半導体集積回路装置 | |
| JP2001015609A (ja) | 半導体装置、液晶表示装置及び半導体装置の製造方法 | |
| JP3648343B2 (ja) | 半導体装置 | |
| KR100238644B1 (ko) | 에스오아이 소자 및 그 제조방법 |