JPH10276077A - リセット回路 - Google Patents

Abstract

(57)【要約】 【課題】 １個のリセット回路で電源投入からリセット
解除までの時間の異なる被制御システムに対応する。 【解決手段】 遅延回路３を構成する特定の４個のＤ型
フリップフロップから出力された４種類の遅延信号ＤＬ
Ｙ１〜ＤＬＹ４を選択信号Ｃ０、Ｃ１の組み合わせによ
って選択出力する。従って、リセット回路の使用側が製
造側に依存することなく意図する遅延信号を作成でき、
１つのリセット回路で電源投入からリセット解除までの
時間の異なる被制御システムに容易に対応できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、異なる被制御シス
テムのリセット解除に好適なリセット回路に関する。

【０００２】

【従来の技術】図３は従来のリセット回路を示すブロッ
ク図であり、集積化されている。図３において、（１）
はコンパレータであり、＋端子にはリセット回路の電源
電圧Ｖ１が印加され、−端子には基準電圧Ｖｒｅｆが印
加される。（２）は発振回路であり、コンパレータ
（１）の比較出力に応答して動作する。即ち、電源投入
後において電源電圧Ｖ１＜基準電圧Ｖｒｅｆの範囲で
は、コンパレータ（１）の比較出力がローレベルの為、
発振回路（２）は発振動作を停止した状態である。一
方、電源電圧Ｖ１＞基準電圧Ｖｒｅｆの範囲では、コン
パレータ（１）の比較出力がハイレベルに反転する為、
発振回路（２）は当該ハイレベルが供給されて発振動作
を開始する。尚、電源電圧Ｖ１は発振回路（２）にも供
給される為、発振回路（２）が安定発振できない状態で
コンパレータ（１）の比較出力がハイレベルとならない
様に、基準電圧Ｖｒｅｆは設定される。発振回路（２）
としては、ＲＣ発振回路、水晶発振回路、セラミック発
振回路等の何れを適用しても良い。（３）は遅延回路で
あり、発振回路（２）の発振信号を異なる時間（例えば
４種類）遅延させた複数の遅延信号を作成し、複数の遅
延信号の何れか１つを選択出力するものである。（４）
は出力回路であり、遅延回路（３）の遅延信号を、マイ
クロコンピュータ等の被制御システムをリセット解除で
きるレベルまで増幅するものである。尚、コンパレータ
（１）及び遅延回路（３）はＭＯＳトランジスタで構成
され、発振回路（２）及び出力回路（４）はバイポーラ
トランジスタで構成される。また、被制御システムは、
出力回路（４）の１番目の出力変化でリセット解除され
る構成でも、出力回路（４）の出力変化を所定時間だけ
受け付けてリセット解除される構成であってもよい。

【０００３】図４は遅延回路（３）の具体例を示すブロ
ック図である。図４はｎ個のＤ型フリップフロップ（５
−１）〜（５−ｎ）をカスケード接続したものである。
詳しくは、各Ｄ型フリップフロップのＤ（データ入力）
端子と＊Ｑ（反転出力）端子とを短絡すると共に、前段
のＤ型フリップフロップの＊Ｑ端子と後段のＤ型フリッ
プフロップのＣＫ（クロック入力）端子とを接続したも
のである。即ち、各Ｄ型フリップフロップ（５−１）〜
（５−ｎ）は１／２分周回路として動作する。また、特
定の４個のＤ型フリップフロップのＱ（出力）端子は集
積回路の内部において導出され、次段の出力回路（４）
の入力とメタル切り換えで接続される。例えば、発振回
路（２）の発振周期を０．７８ｍｓｅｃに設定すると、
特定の４個のＤ型フリップフロップのＱ端子からは、発
振信号が所定分周されて２５ｍｓｅｃ、５０ｍｓｅｃ、
１００ｍｓｅｃ、２００ｍｓｅｃの遅延信号が出力さ
れ、当該遅延信号の何れか１つがメタル配線を介して出
力回路（４）から増幅出力される。

【０００４】被制御システムは、その構成に応じて、電
源投入からリセット解除までの時間が異なるものであ
る。そこで、１個のリセット回路で４種類の遅延信号を
作成し、即ち、１個のリセット回路で複数の被制御シス
テムに対応できる様にしていた。

【０００５】

【発明が解決しようとする課題】しかし、１個のリセッ
ト回路で複数の被制御システムに対応するには、メタル
切り換えが不可欠となる。従って、リセット回路（集積
回路）の製造側においては、遅延信号の遅延時間に応じ
て異なる機種を製造しなければならない為、製造費用が
高くなると共に納期が長くなる問題があり、一方、リセ
ット回路の使用側においては、遅延時間に応じて個別の
リセット回路を使用しなければいけないと言う製造側の
デメリットを被らざるを得ない問題があった。

【０００６】そこで、本発明は、リセット回路の使用側
が遅延信号の遅延時間をその場で任意に選択できる様に
することを目的とする。

【０００７】

【課題を解決するための手段】本発明は、前記問題点を
解決する為に成されたものであり、電源投入後、発振回
路の発振信号を異なる時間遅延させた複数の遅延信号を
作成すると共に、前記複数の遅延信号の何れか１つを選
択出力する遅延回路を有し、被制御システムに前記複数
の遅延信号の何れか１つを供給することにより、前記被
制御システムを前記遅延信号のレベル変化に応答してリ
セット状態からリセット解除状態とするリセット回路に
おいて、前記遅延回路は、選択信号に応答して前記複数
の遅延信号の何れか１つを選択出力する選択論理回路を
有することを特徴とする。

【０００８】また、前記リセット回路を集積化し、前記
選択信号を供給する端子を導出したことを特徴とする。

【０００９】

【発明の実施の形態】本発明の詳細を図面に従って具体
的に説明する。図１は本発明のリセット回路を示すブロ
ック図であり、集積化されるものとする。尚、図１の構
成において、図３と同一素子については同一番号を記
し、その説明を省略する。図１の遅延回路（３）は、図
３の遅延回路（３）と異なり、メタル切り換えの為の配
線を持たない。

【００１０】図１において、（６）は選択論理回路であ
り、２ビットの選択信号Ｃ０、Ｃ１の組み合わせに応じ
て、遅延回路（３）を構成する特定の４個のＤ型フリッ
プフロップから出力される４種類の遅延信号ＤＬＹ１〜
ＤＬＹ４の何れか１つを選択出力し、出力回路（４）に
供給するものである。図２は選択論理回路（６）の具体
回路図である。

【００１１】図２において、ＡＮＤゲート（７）の一方
の入力端子はインバータ（１１）を介して選択信号Ｃ０
と接続され、他方の入力端子は選択信号Ｃ１と接続され
る。ＡＮＤゲート（８）の一方の入力端子は選択信号Ｃ
０と接続され、他方の入力端子はインバータ（１２）を
介して選択信号Ｃ１と接続される。ＡＮＤゲート（９）
の一方の入力端子は選択信号Ｃ０と接続され、他方の入
力端子は選択信号Ｃ１と接続される。ＡＮＤゲート（１
０）の一方の入力端子はインバータ（１１）を介して選
択信号Ｃ０と接続され、他方の入力端子はインバータ
（１２）を介して選択信号Ｃ１と接続される。即ち、選
択信号Ｃ０、Ｃ１を各々Ｌ（ローレベル）、Ｈ（ハイレ
ベル）に設定するとＡＮＤゲート（７）が開き、選択信
号Ｃ０、Ｃ１を各々Ｈ、Ｌに設定するとＡＮＤゲート
（８）が開き、選択信号Ｃ０、Ｃ１を共にＨに設定する
とＡＮＤゲート（９）が開き、選択信号Ｃ０、Ｃ１を共
にＬに設定するとＡＮＤゲート（１０）が開くことにな
る。

【００１２】ＮＡＮＤゲート（１３）の一方の入力端子
はＡＮＤゲート（７）の出力端子と接続され、他方の入
力端子は遅延信号ＤＬＹ１（遅延時間２５ｍｓｅｃ）と
接続され、ＮＡＮＤゲート（１３）はＡＮＤゲート
（７）の出力がＨの時のみ遅延信号ＤＬＹ１を反転出力
する。ＮＡＮＤゲート（１４）の一方の入力端子はＡＮ
Ｄゲート（８）の出力端子と接続され、他方の入力端子
は遅延信号ＤＬＹ２（遅延時間５０ｍｓｅｃ）と接続さ
れ、ＮＡＮＤゲート（１４）はＡＮＤゲート（８）の出
力がＨの時のみ遅延信号ＤＬＹ２を反転出力する。ＮＡ
ＮＤゲート（１５）の一方の入力端子はＡＮＤゲート
（９）の出力端子と接続され、他方の入力端子は遅延信
号ＤＬＹ３（遅延時間１００ｍｓｅｃ）と接続され、Ｎ
ＡＮＤゲート（１５）はＡＮＤゲート（９）の出力がＨ
の時のみ遅延信号ＤＬＹ３を反転出力する。ＮＡＮＤゲ
ート（１６）の一方の入力端子はＡＮＤゲート（１０）
の出力端子と接続され、他方の入力端子は遅延信号ＤＬ
Ｙ４（遅延時間２００ｍｓｅｃ）と接続され、ＮＡＮＤ
ゲート（１６）はＡＮＤゲート（１０）の出力がＨの時
のみ遅延信号ＤＬＹ４を反転出力する。ＮＡＮＤゲート
（１７）の４入力端子はＮＡＮＤゲート（１３）〜（１
６）の出力端子と接続され、出力端子は次段の出力回路
（４）の入力端子と接続される。

【００１３】例えば、遅延信号ＤＬＹ２を選択論理回路
（６）から選択出力させる場合、選択信号Ｃ０、Ｃ１を
各々Ｈ、Ｌに設定すればよい。この場合、ＡＮＤゲート
（８）の出力がＨ、ＡＮＤゲート（７）（９）（１０）
の出力がＬの為、ＮＡＮＤゲート（１４）が遅延信号Ｄ
ＬＹ２を反転出力し、ＮＡＮＤゲート（１３）（１５）
（１６）の出力がＨとなり、これより、ＮＡＮＤゲート
（１７）から遅延信号ＤＬＹ２が出力されることにな
る。

【００１４】以上より、使用者がその場で任意に選択信
号Ｃ０、Ｃ１を組み合わせることにより、遅延時間の異
なる遅延信号を作成できる。従って、従来生じていた製
造費用、納期等の問題を解消でき、１個のリセット回路
で電源投入からリセット解除までの時間の異なる複数の
被制御システムに容易に対応できることになる。

【００１５】

【発明の効果】本発明によれば、リセット回路の使用側
が製造側に依存することなく任意に選択信号Ｃ０、Ｃ１
を組み合わせることにより、遅延時間の異なる遅延信号
を作成できる。従って、従来生じていた製造費用、納期
等の問題を解消でき、１個のリセット回路で電源投入か
らリセット解除までの時間の異なる複数の被制御システ
ムに容易に対応できる利点が得られる。

【図面の簡単な説明】

【図１】本発明のリセット回路を示すブロック図であ
る。

【図２】図１の選択論理回路の一具体回路を示す回路ブ
ロック図である。

【図３】従来のリセット回路を示すブロック図である。

【図４】図３の遅延回路の一具体回路を示す回路ブロッ
ク図である。

【符号の説明】

（２） 発振回路 （３） 遅延回路 （６） 選択論理回路 （７）〜（１０） ＡＮＤゲート （１１）（１２） インバータ （１３）〜（１７） ＮＡＮＤゲート

Claims (2)

【特許請求の範囲】
1. 【請求項１】 電源投入後、発振回路の発振信号を異な
   る時間遅延させた複数の遅延信号を作成すると共に、前
   記複数の遅延信号の何れか１つを選択出力する遅延回路
   を有し、被制御システムに前記複数の遅延信号の何れか
   １つを供給することにより、前記被制御システムを前記
   遅延信号のレベル変化に応答してリセット状態からリセ
   ット解除状態とするリセット回路において、 前記遅延回路は、選択信号に応答して前記複数の遅延信
   号の何れか１つを選択出力する選択論理回路を有するこ
   とを特徴とするリセット回路。
2. 【請求項２】 前記リセット回路を集積化し、前記選択
   信号を供給する端子を導出したことを特徴とする請求項
   １記載のリセット回路。