JPH0562705B2 - - Google Patents

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JPH0562705B2
JPH0562705B2 JP60030190A JP3019085A JPH0562705B2 JP H0562705 B2 JPH0562705 B2 JP H0562705B2 JP 60030190 A JP60030190 A JP 60030190A JP 3019085 A JP3019085 A JP 3019085A JP H0562705 B2 JPH0562705 B2 JP H0562705B2
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】 〔概要〕 本発明にかかる試験回路をそなえた半導体集積
回路は、その試験用制御信号が、該集積回路のリ
セツト端子およびクロツク信号発生用発振器の発
振子接続用の一対の端子の一方からそれぞれ入力
される各信号を論理処理することによつて生成さ
れ、更に試験用クロツク信号が該発振器の前記一
対の端子の他方から入力されるように構成されて
おり、それによつて特にテスト端子を付設するこ
となく、既存の端子を用いて高速度の試験を行う
ことができる。
〔産業上の利用分野〕
本発明は、試験回路をそなえた半導体集積回路
に関し、特に該半導体集積回路の機能試験を高速
度で行うことができる試験回路をそなえた半導体
集積回路に関する。
〔従来の技術〕
一般にこの種の半導体集積回路においては、第
３図に示されるように基本のクロツク信号を発生
する発振回路１をそなえ、該発振回路１から出力
される基本クロツク信号が分周回路２により分周
されて内部回路動作用のクロツク信号として内部
回路に供給される。
かかる半導体集積回路の動作を第３図について
更に詳細に説明すると、先ず該集積回路を通常モ
ードで動作させるにあたつては、そのリセツト端
子をローレベルに設定し、更に該発振回路１の入
力側端子（OSC IN端子）および出力側端子
（OSC OUT端子）間に発振子（水晶振動子）８
を外付けして該発振回路１を動作させることによ
り、該発振回路１において発生した基本クロツク
信号が分周回路２を通して内部回路にその動作用
クロツク信号として供給される。なお、６３は該
発振回路１の帰還抵抗である。この場合リセツト
端子から入力される信号をローレベルとすること
によつて発振回路は動作可能となりまた内部回路
もパワーダウン信号PDがローレベルとなつてパ
ワーダウン解除となる。
一方該集積回路をパワーダウンモードとするに
あたつては、該リセツト端子からハイレベルの信
号が入力されることによつて該発振器の入出力側
端子（OSC IN端子およびOSC OUT端子）がと
もにローレベルとされ、発振回路１がリセツトさ
れるとともに、パワーダウン信号PDが、ハイレ
ベルになる事によつて、該集積回路の内部回路は
すべて初期状態（非動作状態）に戻される。
かかる半導体集積回路において、内部回路の機
能試験を行う（すなわちテストモードとする）場
合には、上記通常動作時と同様の状態（すなわち
通常モード）として、該発振回路のおいて発生し
た基本クロツクを分周回路によつて分周したクロ
ツクが試験用クロツク信号とされていた。
しかしながらかかる従来回路においては、上述
したように試験時においても分周したクロツクが
用いられるため試験時間として長時間を要し、特
に量産工程中においてその機能試験を行うような
場合に、その生産能率が著しく低下するという問
題点があつた。
この点を解決するために該半導体集積回路に特
に試験専用の端子（所謂テスト端子）を設け、該
テスト端子から試験用の制御信号又は試験用のク
ロツク信号を直接入力することも考えられている
が、このような場合には、該半導体集積回路に１
個余分のピン端子を要することになり、それだけ
装置が大型化するという別の問題点があつた。
〔発明が解決しようとする問題点〕
本発明は上記問題点を解決するためになされた
ものであつて、特にテスト端子を付設することな
く、従来より既存する端子（すなわちリセツト端
子、OSC IN端子、およびOSC OUT端子）のみ
を用いて試験用の制御信号を生成するとともに試
験用のクロツク信号を入力させるようにして高速
度の試験を行うようにしたものである。
〔問題点を解決するための手段〕 かかる問題点を解決するために本発明によれ
ば、集積回路を動作させるためのクロツク信号を
発生する発振回路、当該発振回路に設けられた発
振子接続用の一対の端子、該発振回路を制御する
リセツト端子、該リセツト端子および上記発振子
接続用の一対の端子の一方から入力される各信号
レベルに応答して該集積回路を試験するための試
験用制御信号を生成する論理回路、該発振回路に
接続されており、該発振回路の出力端子から出力
されるクロツク信号を分周する分周回路、該分周
回路の出力端子と該発振回路の該出力端子と接続
され、該分周回路の出力と試験時に該発振子接続
用の一対の端子の他方から入力される試験用クロ
ツクとを切り換えるスイツチ回路とを備え、該試
験用制御信号により該スイツチ回路の切換動作の
制御が行われることを特徴とする試験回路をそな
えた半導体集積回路が提供される。
〔作用〕
上記構成によれば、リセツト端子および発振回
路の発振子接続用の一対の端子の一方（例えば発
振回路の入力側端子）からそれぞれ入力される各
信号を論理処理することによつて生成された試験
制御信号によつて切り換え動作するスイツチ回路
を介して、該試験用のクロツク信号を上記発振回
路の前記一対の端子の他方（例えば発振回路の出
力側端子）から直接内部回路に供給し、該内部回
路の試験を高速度で行うことができる。
〔実施例〕
第１図は本発明にかかる半導体集積回路の１実
施例を示すもので、集積回路チツプ１０上におい
て、リセツト端子及び発振回路の入力側端子
（OSCIN端子）からの各信号がそれぞれ入力され
るナンドゲート４の出力側からとり出される試験
用制御信号CNTによつて切換動作を行うスイツ
チ回路３によつて２つの回路及びの切換が行
われる。
いま第１図に示される集積回路を通常モードで
動作させるにあたつては、上述したようにリセツ
ト端子をローレベルに設定した上、発振回路の発
振子接続用の一対の端子、すなわち入力側端子と
出力側端子（OSC IN端子とOSC ONT端子）間
に発振子（水晶振動子）８を外付けして、該発振
回路を動作させる。
このとき該ナンドゲート４の出力側はハイレベ
ルとなつており、該ハイレベルの制御信号CNT
によつて該スイツチ回路３は回路側につなが
り、該発振回路１から出力される基本クロツク信
号が分周回路２で分周された上、内部回路９に対
しその動作用のクロツク信号として供給される。
次に該集積回路の機能試験を行う（所謂テスト
モードとする）にあたつては、リセツト端子をハ
イレベルに設定した上、該発振回路の入出力側端
子間に外付けされている水晶振動子８を取外し
て、その入力端子（OSC IN端子）をハイレベル
に設定し、その出力側端子（OSC OUT端子）か
ら試験用のクロツク信号（例えばその周波数を該
発振回路から出力される基本クロツク信号と同程
度とする）を入力する。
この場合、該ナンドゲート４の出力側はローレ
ベルとなり、該ローレベルの制御信号CNTによ
つて該スイツチ回路３は回路側に接続される。
したがつて発振回路の出力側端子（OSC OUT端
子）から入力される試験用のクロツク信号は、分
周回路２を通ることなく回路を通して直接に内
部回路９に供給され、該試験時において、内部回
路９を高速度で動作させ、試験時間を大幅に短縮
することができる。なおこのとき、発振回路１の
入力側はハイレベルのまま固定されていて該発振
回路１は非動作状態となり、またアンドゲート５
の出力側はローレベルとなつていてパワーダウン
解除の状態となつている。
なお、該集積回路をパワーダウン状態とする場
合には、該リセツト端子からハイレベルの信号を
入力することによつてＮチヤンネルトランジスタ
７を導通させて該発振回路の入力側および出力側
をともにローレベルとし、該発振回路１を非動作
状態とした上で、アンドゲート５の出力側をハイ
レベルとし、該ハイレベルのパワーダウン信号
PDによつて内部回路９をリセツト状態とするこ
とは上述したとおりである。
第２図は第１図におけるスイツチ回路３の具体
例を示すもので、該スイツチ回路３はオアゲート
３１，３３、ナンドゲート３４、およびインバー
タ３２，３５によつて構成される。
そしてナンドゲート４の出力側からとり出され
る制御信号CNTがハイレベルのときは、オアゲ
ート３１の出力側はハイレベルのまま固定され、
分周回路２の出力側から回路を通して供給され
る通常モード時のクロツク信号がオアゲート３３
の出力側、更にはナンドゲート３４の出力側にと
り出される。なお該ナンドゲート３４の出力側に
更にインバータ３５を接続することによつて、該
インバータ３５の出力側からは回路から入力さ
れるクロツク信号と同相のクロツク信号がとり出
される。
一方該制御信号（試験用制御信号）CNTをロ
ーレベルとしたときは、オアゲート３３の出力側
はハイレベルに固定され、発振回路の出力側端子
（OSC OUT端子）から直接回路を通して供給
されるテストモード時のクロツク信号（例えば基
本クロツク信号と同一の周波数の）がオアゲート
３１の出力側、更にはナンドゲート３４の出力側
にとり出される。そして該ナンドゲート３４の出
力側に接続されたインバータ３５の出力側から
は、回路から入力される試験用のクロツク信号
と同相のクロツク信号がとりだされる。
〔発明の効果〕
本発明によれば、特にテスト端子を設けること
なく従来より既存する端子（すなわちリセツト端
子および発振回路の発振子接続用の一対の端子）
のみを用いて試験用の制御信号を生成するととも
に、所定周波数の試験用クロツク信号を入力させ
ることができ、装置を大型化することなく高速度
の試験を行うことができる。
【図面の簡単な説明】
第１図は本発明にかかる試験回路をそなえた半
導体集積回路の１実施例を示す回路図、第２図は
第１図の集積回路におけるスイツチ回路の具体例
を示す回路図、第３図はこの種の半導体集積回路
の従来例を示す回路図である。 （符号の説明）、１……発振回路、２……分周
回路、３……スイツチ回路、４……ナンドゲー
ト、５……アンドゲート、６１，６２，６３……
帰還抵抗、７……Ｎチヤンネルトランジスタ、８
……水晶振動子、９……内部回路、１０……集積
回路チツプ。

Claims (1)

    【特許請求の範囲】
  1. １ 集積回路を動作させるためのクロツク信号を
    発生する発振回路、当該発振回路に設けられた発
    振子接続用の一対の端子、該発振回路を制御する
    リセツト端子、該リセツト端子および上記発振子
    接続用の一対の端子の一方から入力される各信号
    レベルに応答して該集積回路を試験するための試
    験用制御信号を生成する論理回路、該発振回路に
    接続されており、該発振回路の出力端子から出力
    されるクロツク信号を分周する分周回路、該分周
    回路の出力端子と該発振回路の該出力端子と接続
    され、該分周回路の出力と試験時に該発振子接続
    用の一対の端子の他方から入力される試験用クロ
    ツクとを切り換えるスイツチ回路とを備え、該試
    験用制御信号により該スイツチ回路の切換動作の
    制御が行われることを特徴とする試験回路をそな
    えた半導体集積回路。
JP60030190A 1985-02-20 1985-02-20 試験回路をそなえた半導体集積回路 Granted JPS61191973A (ja)

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US06/828,188 US4697140A (en) 1985-02-20 1986-02-11 Semiconductor integrated circuit having a test circuit for testing an internal circuit
KR1019860001083A KR900001242B1 (ko) 1985-02-20 1986-02-17 내부회로 검사용 검사회로를 갖는 반도체 집적회로
DE8686301107T DE3685759T2 (de) 1985-02-20 1986-02-18 Integrierte halbleiterschaltung.
EP86301107A EP0192456B1 (en) 1985-02-20 1986-02-18 Semiconductor integrated circuit

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EP (1) EP0192456B1 (ja)
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