JPH10283217A

JPH10283217A - 装置デバック方法

Info

Publication number: JPH10283217A
Application number: JP9090865A
Authority: JP
Inventors: Hideki Mizushina; 秀樹水科
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1997-04-09
Filing date: 1997-04-09
Publication date: 1998-10-23

Abstract

(57)【要約】【課題】データ処理装置におけるデバックの作業効率
を向上する。【解決手段】プロセッサバス３０に接続された複数の
ＬＳＩ５０，６０，７０ｎのうち、例えばＬＳＩ６０
に、アドレス指定レジスタ６３とアドレスマスクレジス
タ６４と、比較検出手段６５とを設けておく。装置のデ
バックを行う場合、バスマスタであるマイクロプロセッ
サユニット４０から、レジスタ６３，６４のレジスタ空
間に対し、バス上のアドレスとデータの属性を示す属性
信号の所定のビットの組み合わせが特定の条件になった
ことを検出するための値を格納しておく。このようにす
ると、比較検出手段６５によって、特定の条件になった
ことが検出され、トリガＴｒｉがアサートされる。アサ
ートされたトリガＴｒｉをロジックアナライザ等に与え
てデバックを開始する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数の集積回路
（以下、ＬＳＩという）がバスで接続されたデータ処理
装置に対してデバックを行う装置デバック方法に関する
ものである。

【０００２】

【従来の技術】図２は、従来のＣＰＵ装置の構成図であ
る。このＣＰＵ装置は、従来の典型的なデータ処理装置
であり、ＭＰＵ（マイクロプロセッサユニット）１及び
主メモリ２と、周辺ＬＳＩであるマスタＬＳＩ（maste
r）３と、バス変換ＬＳＩ４と、スレーブＬＳＩ（slave
）５等を備えている。ＭＰＵ１と主メモリ２とは、高
速のプロセッサバス６で接続されている。ＭＰＵ１及び
主メモリ２に対して、各マスタＬＳＩ３、バス変換ＬＳ
Ｉ４、及びスレーブＬＳＩ５も、プロセッサバス６によ
って接続されている。バス変換ＬＳＩ４は、バス間の信
号の速度変換を行うものであり、該バス変換ＬＳＩ４
は、プロセッサバス６とそれよりも低速のＩ／Ｏバス７
との間に配置されている。Ｉ／Ｏバス７に、他装置の複
数のＩ／Ｏ装置８−１，８−２，…が接続される。

【０００３】プロセッサバス６は、クロック信号ＣＬＫ
に同期して運用される。このプロセッサバス６を介し
て、バスの運用を制御するバスサイクルが伝送される。
バスサイクルは、バスサイクルの開始を示すバススター
ト信号（負論理）、終了を示すデータコンプリート信号
（負論理）、アドレスとデータをタイミングをずらせて
多重化した例えば３２ビットのＡＤ［0:31］信号、アク
セス種を示す２ビットのＡＴ［0:1 ］信号、転送方向を
示す１ビットのＲＷ信号、及び転送サイズを示す２ビッ
トのＳＩＺ［0:1 ］信号等で構成されている。ＭＰＵ１
から主メモリ２に対するアクセスはバスサイクルを発生
することによって行う。ＭＰＵ１は、バスの使用権を制
するバスマスタであり、主メモリ２はそれに応ずるバス
スレーブである。バスマスタをバススタート信号をアサ
ートする側、及びバススレーブをデータコンプリート信
号をアサートする側と定義すると、図２のＬＳＩ３，Ｌ
ＳＩ４もバスマスタとなり、ＬＳＩ４，ＬＳＩ５もバス
スレーブとなり得る。バスマスタが複数存在する場合に
は、それらバスマスタ間でバスサイクルを発生する前に
バスの使用権の調整を行う。

【０００４】図３は、図２のバスサイクルのタイムチャ
ートである。図４（ａ）〜（ｃ）は、図２のバスサイク
ルの信号内容を示す図であり、同図（ａ）はＡＴ［0:1
］信号の内容、同図（ｂ）はＲＷ信号の内容、及び同
図（ｃ）はＳＩＺ［0:1 ］信号の内容をそれぞれ示して
いる。バスマスタは、図３のように、クロック信号ＣＬ
Ｋに同期して、ＡＤ［0:31］信号にアドレス（Address)
を示し、ＡＴ［0:1 ］信号、ＲＷ信号、ＳＩＺ［0:1］
信号を出力すると共に、バススタート信号をアサートの
低レベルに設定する。図４のように、ＡＴ［0:1 ］信号
は２ビットの示す値によって、メモリ空間に対するアク
セスの割り当てや、割込み応答アクセスやレジスタ空間
に対するアクセス等を意味する。ＲＷ信号では、ライト
要求かリード要求かを意味する。ＳＩＺ［0:1 ］信号
は、データや命令の転送サイズを意味する。バススレー
ブは、バススタート信号がアサートされたクロック信号
ＣＬＫの立ち上がりで、アドレス、ＡＴ［0:1 ］信号、
ＲＷ信号、及びＳＩＺ［0:1 ］信号をサンプルし、自分
がそれに応答すべきかどうかを判定する。自分が応答す
べきであると判定した場合、バススレーブはＲＷ信号に
基づきリード要求かライト要求かを判定する。リード要
求の場合、バススレーブは応答データをＡＤ［0:31］信
号として出力する。ライト要求の場合、ＡＤ［0:31］信
号のデータを受け取る。

【０００５】バスサイクルの終了は、バススレーブがデ
ータコンプリート信号をアサートにすることによって行
なわれる。データコンプリート信号のアサート回数は、
バスサイクルの転送サイズを指定するＳＩＺ［0:1 ］の
値によって変化する。一方、Ｉ／Ｏバス７は、クロック
信号ＣＬＫの例えば倍周期のクロックに同期して運用さ
れるが、Ｉ／Ｏバス７のバスサイクルプロトコルは、プ
ロセッサバス６と同等である。Ｉ／Ｏ装置８−１，８−
２，…の制御用に、ＣＰＵ装置のメモリ及びレジスタ空
間のアドレスの一部が割当てられている。ＭＰＵ１から
任意のＩ／Ｏ装置８−ｎに対してアクセスする場合、Ｍ
ＰＵ１がＩ／Ｏ装置８−ｎ宛てにバスサイクルをプロセ
ッサバス６上に発生し、バス変換ＬＳＩ４がプロセッサ
バス６上のバスサイクル中のＩ／Ｏ装置８−ｎのアドレ
スを検出し、該バスサイクルをＩ／Ｏバス７のバスサイ
クルに変換する。このＭＰＵ１からＩ／Ｏ装置８−ｎに
対してアクセスする際、両方のバス６，７でデータを伝
達するので、プロセッサバス６のバスサイクルの終了
は、Ｉ／Ｏバス７の終了の後になる。このようなＣＰＵ
装置のハードのデバックは、特定の信号の組み合わせ条
件を起点としてそれ以降の任意の場所の信号変化を観測
することで行われる。

【０００６】

【発明が解決しようとする課題】しかしながら、従来の
ＣＰＵ装置等のデバック方法では、次のような課題があ
った。図５（ａ），（ｂ）は、図２のＣＰＵ装置のデバ
ック方法（その１）を示す図であり、同図（ａ）はロジ
ックアナライザの要部、同図（ｂ）はプローブとプロー
ブケーブルとを示す図である。この図５（ａ），（ｂ）
を参照しつつ、従来の装置デバック方法を説明する。一
般的に、簡易テストプログラム等でＣＰＵ装置のハード
のデバックを行う時には、ロジックアナライザ１０等が
用いられ、特定の信号の組み合わせ条件を起点としてそ
れ以降の信号変化を観測する。例えば、プロセッサバス
６におけるバスサイクルを起点として、それ以降のＩ／
Ｏバス７上の信号を観測する場合等がある。このデバッ
クに用いられるロジックアナライザ１０は、図５（ａ）
のように、ロジックアナライザコンソール１１から比較
条件が設定される比較回路１２を有している。比較回路
１２は、パラレルなプローブケーブル１３に接続されて
いる。プローブケーブル１３の先には、図５（ｂ）のよ
うに対になったコネクタ１４ａ，１４ｂを介してプロー
ブ１５が接続されている。

【０００７】プローブ１５はプロセッサバス６に接続さ
れ、ロジックアナライザ１０が該プロセッサバス６の信
号をプローブ入力し、比較回路１２がプローブケーブル
１３から入力された信号と比較条件とを比較してトリガ
Ｔｒｉを発生して起点を示している。汎用のロジックア
ナライザ１０のプローブ１５の先端１５ａは、ものを挟
む形状であり、ＬＳＩ１６のピン１７を挟むことで、ト
リガ対象のバス信号をプローブ入力するようになってい
る。特定のアドレスに対するアクセスをトリガ条件とし
て以降の信号変化を観測する場合、ＡＤ［0:31］信号の
３２ビット、及びバススタート信号の計３３本のプロー
ブ１５を接続する必要がある。ＡＴ［0:1 ］信号、ＲＷ
信号、及びＳＩＺ［0:1 ］信号までも条件に含める場合
には、さらに５本のプローブ１５を追加して接続する必
要がある。これらの接続作業は相当な時間を要する。

【０００８】図６は、図２のＣＰＵ装置のデバック方法
（その２）を示す図である。ロジックアナライザ１０と
バスとの接続を容易化するために、図６のように、基板
配線パタン１８により、バスの信号線をコネクタ１４ｂ
のスルーホールまで引き出す方法も採用されている。と
ころが、この場合においても、接続によってバスに１０
ｐＦ程度の負荷容量が加えられることになり、高速で動
作する装置では、本来の動作を観測できないことがあ
る。即ち、プローブ１５を接続する場合には、その接続
に手間（工数）がかかる。また、プロセッサバス６の高
速化に伴い、プローブ接続等で追加された容量で誤動作
を招く可能性がある。

【０００９】

【課題を解決するための手段】前記課題を解決するため
に、本発明は、データとアドレスとそれらの属性を示す
属性信号とを複数ビットで伝送するバスと、前記バスに
接続された複数のＬＳＩとを備えたデータ処理装置に対
し、前記バス上の前記アドレス及び前記属性信号の所定
のビットの組み合わせが特定の条件になったときを検出
し、それ以降における前記データ処理装置の任意の測定
点の信号変化を観察して該データ処理装置のデバックを
行う装置デバック方法において、次のようにしている。
即ち、前記複数のＬＳＩのうちの任意のＬＳＩに、前記
特定の条件を設定するための前記アドレスと前記属性信
号の各ビットの値を格納する第１のレジスタと、前記第
１のレジスタの各ビットの値をそれぞれ有効化或いは無
効化して前記所定のビットの組み合わせを設定する値を
格納する第２のレジスタと、前記第１及び第２のレジス
タに格納された値を用い、前記バス上のアドレス及び属
性信号の所定のビットの組み合わせが前記特定の条件に
なったときを検出する比較検出手段とを設け、予め、前
記第１のレジスタに前記特定の条件を設定するための前
記アドレスと前記属性信号の各ビットの値を格納すると
共に、第２のレジスタに前記所定のビットの組み合わせ
を設定する値を格納する。そして、前記比較検出手段に
よって前記バス上のアドレス及び属性信号の所定のビッ
トの組み合わせが前記特定の条件になったことを検出さ
せ、該検出以降に前記データ処理装置の任意の測定点の
信号変化を観察してデータ処理装置のデバックを行う。

【００１０】本発明によれば、以上のように装置デバッ
ク方法を構成したので、第１のレジスタの各ビットに格
納された各ビットの値に対して、第２のレジスタに与え
られた値はそれぞれ有効化と無効化をする。これによ
り、バス上のアドレスと属性信号の所定の組み合わせが
設定される。ここで、例えばすべてのビットを有効にす
ると、第１のレジスタの各ビットの値がそのまま、バス
上のアドレスと属性信号の所定の組み合わせの特定の条
件になる。比較検出手段により、第１及び第２のレジス
タに格納された値を用い、バス上のアドレス及び属性信
号の所定のビットの組み合わせが特定の条件になったと
きが自動的に検出される。この検出が行なわれた後、デ
ータ処理装置の任意の測定点の信号変化が観察され、デ
ータ処理装置のデバックが行われる。従って、前記課題
を解決できるのである。

【００１１】

【発明の実施の形態】図１は、本発明の実施形態の装置
デバック方法を行うデータ処理装置の概要を示す構成図
である。このデータ処理装置は、プロセッサバス３０を
備えている。プロセッサバス３０は、従来と同様にバス
サイクルを転送するものであり、該プロセッサバス３０
には、バスマスタになるＭＰＵ４０及びマスターＬＳＩ
（master）５０と、バススレーブになるバス変換ＬＳＩ
６０と任意数のＬＳＩ７０ｎ等とが接続されている。バ
ス変換ＬＳＩ６０は、プロセッサバス３０から受信した
アドレスとデータをタイミングをずらせて多重化した例
えば３２ビットのＡＤ［0:31］信号、それらの属性を示
す属性信号である２ビットのＡＴ［0:1 ］信号、転送方
向を示す１ビットのＲＷ信号、転送サイズを示す２ビッ
トのＳＩＺ［0:1 ］信号等を一次的に保持する受信バッ
ファ６１と、従来のバス変換ＬＳＩと同様の本来の処理
を行うための能ブロック６２とを有している。このバス
変換ＬＳＩ６０には、さらに、第１のレジスタであるア
ドレス指定レジスタ６３と、第２のレジスタであるアド
レスマスクレジスタ６４と、バス３０上のアドレス及び
属性信号の所定のビットの組み合わせが特定の条件にな
ったときを検出する比較検出手段６５とが、新たに設け
られている。

【００１２】図７は、図１中のレジスタ６３，６４のビ
ット構成を示す図である。アドレス指定レジスタ６３及
びアドレスマスクレジスタ６４は、アドレスＡＤ［0:3
1］信号を格納する３２ビットのaddress 部と、ＡＴ
［0:1 ］信号を格納する２ビットのＡＴ部と、ＲＷ信号
を格納する１ビットのＲＷ部と、ＳＩＺ［0:1］信号を
格納する２ビットのＳＩＺ部とをそれぞれ有し、これら
のレジスタ空間に、アドレスと属性信号が割り当てられ
ている。アドレス指定レジスタ６３及びアドレスマスク
レジスタ６４のビットサイズは、プロセッサバス３０の
バス幅に応じて設定され、ＡＴ部，ＲＷ部，ＳＩＺ部の
ビット構成も、バスサイクルの種別数に応じて設定され
ている。

【００１３】比較検出手段６５は、アドレス指定レジス
タ６３の各ビットと受信バッファ６１における対応する
ビットとの排他的論理和をそれぞれ求め、かつ、それら
の否定論理を求める論理回路６５ａと、該論理回路６５
ａの出力する複数の論理値と、アドレスマスクレジスタ
６４の各ビットとの論理和をそれぞれ求める論理回路６
５ｂとを備えている。つまり、論理和回路６５ｂの出力
する各ビットの値mat[x] は、次の（１）式の論理式で
それぞれ表したものになる。 mat [x] ＝⁻（（受信バッファ６１の値）EXOR（アドレス指定レジスタ６３の値））｜（アドレスマスクレジスタ６４の値）・・・（１）但し、EXOR；排他的論理和⁻ ；否定｜；論理和論理和回路６５ｂの出力側に、論理回路６５ｃが接続さ
れている。論理回路６５ｃは、論理回路６５ｂの出力す
る３７ビットの値mat [0:37]の論理積をとるものであ
り、この論理積をとった結果が外部の図５のロジックア
ナライザ１０等に与えられるようになっている。

【００１４】次に、このデータ処理装置において装置の
ハードをデバックする装置デバック方法を説明する。バ
スマスタのＭＰＵ４０を簡易テストモードで動作させ、
ＡＴ［0:1 ］信号に“１１”（バイナリ表示）、ＲＷ信
号に“０”（バイナリ表示）を設定し、レジスタ空間に
対するライトアクセスを実行させ、予め、バス変換ＬＳ
Ｉ６０中のアドレス指定レジスタ６３とアドレスマスク
レジスタ６４とに、デバックにおける起点を検出するた
めの値設定を行う。この設定が行われた後、バス変換Ｌ
ＳＩ６０は、プロセッサバス３０上に発生するすべての
バスサイクルを監視し、バススタート信号がアサートさ
れたクロック信号ＣＬＫの立ち上がりで、アドレスＡＤ
［0:31］信号、ＡＴ［0:1 ］信号ＲＷ信号、ＳＩＺ［0:
1 ］信号等を受信する。受信したこれらの信号は、受信
バッファ６１に保持される。比較検出手段６５は、受信
バッファ６１の保持した値とアドレス指定レジスタ６３
とアドレスマスクレジスタ６４とに設定された値との比
較を行い、プロセッサバス３０上のアドレス及び属性信
号の所定のビットの組み合わせが、特定の条件になった
ことを検出する。アドレス及び属性信号の所定のビット
の組み合わせが、特定の条件になったときには、比較検
出手段６５の出力信号はアサートされて“１”になる。
これが、トリガＴｒｉとしてロジックアナライザ１０に
与えられる。

【００１５】図８（ａ），（ｂ）は、図１中のレジスタ
６３，６４の設定例をそれぞれ示す図であり、簡単化の
ため、address 部はＨＥＸ表示、ＡＴ部とＲＷ部とＳＩ
Ｚ部とはバイナリ表示で示している。図８（ａ）のよう
に、アドレス指定レジスタ６３のaddress 部に“FFFFFF
FF”、ＡＴ部に“00”、ＲＷ部に“1 ”、及びＳＩＺ部
に“11”を設定し、アドレスマスクレジスタ６４のaddr
ess 部に“000FFFFF”、ＡＴ部に“01”、ＲＷ部に“0
”、及びＳＩＺ部に“00”を設定しておくと、アドレ
スマスクレジスタ６４のaddress 部の下位２０ビット
と、ＡＴ部の下位ビットとに、バイナリ値の“１”が設
定されたことになる。これらのビットに対して（１）式
を適用すると、プロセッサバス３０上の対応するビット
の値にかかわらず、バイナリ値の“１”が立つ。

【００１６】一方、アドレスマスクレジスタ６４でバイ
ナリ値の“０”が設定されたビットでは、プロセッサバ
ス３０上の対応するビットの値がアドレス指定レジスタ
６３の設定値と等しいときのみ“１”が立つ。つまり、
アドレスマスクレジスタ６４でバイナリの“１”と設定
されたビットは、比較においてマスクされて無効化さ
れ、バイナリの“０”と設定されたビットのみ有効化さ
れる。そのため、プロセッサバス３０に“FFF00000”〜
“FFFFFFFF”のアドレスで、メモリ空間のデータのリー
ド或いはメモリ空間の命令のリードのアクセスが発生し
たときに、アサートされたトリガＴｒｉが出力される。
図８（ｂ）のように、アドレス指定レジスタ６３のaddr
ess 部に“12345678”、ＡＴ部に“11”、ＲＷ部に“0
”、及びＳＩＺ部に“10”を設定し、アドレスマスク
レジスタ６４のaddress 部に“00000000”、ＡＴ部に
“00”、ＲＷ部に“0 ”、及びＳＩＺ部に“11”を設定
しておくと、転送サイズに関わらず、“12345678”のア
ドレスでレジスタ空間のライトアクセスが発生したとき
に、アサートされたトリガＴｒｉが出力される。アサー
トされたトリガＴｒｉがロジックアナライザ１０に与え
られる。ロジックアナライザ１０を用いて、それ以降の
データ処理装置の任意の点の信号変化を観測する。これ
により、装置デバックを行なう。

【００１７】以上のように、本実施形態では、プロセッ
サバス３０に接続されたバス変換ＬＳＩ６０に、アドレ
ス指定レジスタ６３及びアドレスマスクレジスタ６４の
２個のレジスタを設けるとともに、比較検出手段６５を
設けている。そのため、ロジックアナライザ１０等に対
し、トリガＴｒｉを出力する比較検出手段６５の端子を
ひとつだけ接続すればよくなり、多数のプローブを接続
する手間が省けて作業効率が向上する。そのうえ、ＬＳ
Ｉ６０内部に比較検出手段６５があるので、追加負荷が
発生せず、高速動作するデータ処理装置でも確実なデバ
ックが行える。なお、本発明は、上記実施形態に限定さ
れず種々の変形が可能である。例えば、上記実施形態で
はバス変換ＬＳＩ６０にレジスタ６３，６４と比較検出
手段６５とを設けているが、プロセッサバス３０に接続
された他のＬＳＩに、該レジスタ６３，６４及び比較検
出手段６５を設けてもよい。また、比較検出手段６５の
出力側にラッチ回路を設けてもよい。ラッチ回路を設け
ることにより、トリガＴｒｉがアサートされている期間
を１バスサイクルの全期間に設定することができる。

【００１８】

【発明の効果】以上詳細に説明したように、本発明によ
れば、バスに接続された複数のＬＳＩのうちの任意のＬ
ＳＩに、第１のレジスタと第２のレジスタと、第１及び
第２のレジスタに格納された値を用い、該バス上のアド
レス及び属性信号の所定のビットの組み合わせが特定の
条件になったときを検出する比較検出手段とを設け、予
め、第１のレジスタに特定の条件を設定するためのアド
レスと属性信号の各ビットの値を格納すると共に、第２
のレジスタに所定のビットの組み合わせを設定する値を
格納している。そして、比較検出手段によってバス上の
アドレス及び属性信号の所定のビットの組み合わせが特
定の条件になっことたことを検出させ、該検出以降にデ
ータ処理装置の任意の測定点の信号変化を観察するよう
にしている。そのため、従来のように、バス上のバスサ
イクルが特定の条件になったことを検出するために、多
数のプローブを接続する必要がなくなり、作業効率が改
善されると共に、追加される負荷がなくなり、高速化さ
れたデータ処理装置でも、デバックが可能になる。

【図面の簡単な説明】

【図１】本発明の実施形態の装置デバック方法を行うデ
ータ処理装置の概要を示す構成図である。

【図２】従来のＣＰＵ装置の構成図である。

【図３】図２のバスサイクルのタイムチャートである。

【図４】図２のバスサイクルの信号内容を示す図であ
る。

【図５】図２のＣＰＵ装置のデバック方法（その１）を
示す図である。

【図６】図２のＣＰＵ装置のデバック方法（その２）を
示す図である。

【図７】図１中のレジスタ６３，６４のビット構成を示
す図である。

【図８】図１中のレジスタ６３，６４の設定例を示す図
である。

【符号の説明】

３０プロセッサバス４０ＭＰＵ（バスマスタ）５０マスタＬＳＩ（バスマスタ）６０バス変換ＬＳＩ（バススレー
ブ）６１受信バッファ６２機能ブロック６３アドレス指定レジスタ６４アドレスマスクレジスタ６５比較検出手段７０ｎＬＳＩ（バススレーブ）Ｔｒｉトリガ

Claims

【特許請求の範囲】

【請求項１】データとアドレスとそれらの属性を示す
属性信号とを複数ビットで伝送するバスと、前記バスに
接続された複数の集積回路とを備えたデータ処理装置に
対し、前記バス上の前記アドレス及び前記属性信号の所定のビ
ットの組み合わせが特定の条件になったときを検出し、
それ以降における前記データ処理装置の任意の測定点の
信号変化を観察して該データ処理装置のデバックを行う
装置デバック方法において、前記複数の集積回路のうちの任意の集積回路に、前記特
定の条件を設定するための前記アドレスと前記属性信号
の各ビットの値を格納する第１のレジスタと、前記第１
のレジスタの各ビットの値をそれぞれ有効化或いは無効
化して前記所定のビットの組み合わせを設定する値を格
納する第２のレジスタと、前記第１及び第２のレジスタ
に格納された値を用い、前記バス上のアドレス及び属性
信号の所定のビットの組み合わせが前記特定の条件にな
ったときを検出する比較検出手段とを設け、予め、前記第１のレジスタに前記特定の条件を設定する
ための前記アドレスと前記属性信号の各ビットの値を格
納すると共に、第２のレジスタに前記所定のビットの組
み合わせを設定する値を格納し、前記比較検出手段によって前記バス上のアドレス及び属
性信号の所定のビットの組み合わせが前記特定の条件に
なったことを検出させ、該検出以降に前記データ処理装
置の任意の測定点の信号変化を観察してデータ処理装置
のデバックを行うことを特徴とする装置デバック方法。